TW201532281A - 半導體基板中的半導體元件及其製備方法 - Google Patents

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Abstract

本發明公開了一種用於溝槽金屬氧化物半導體場效應電晶體（MOSFET）中的低米勒電容的較厚的底部氧化物，提出了半導體元件的製備方法和元件。半導體功率元件形成在半導體基板上，具有複數個溝槽電晶體晶胞，各晶胞都有一個溝槽閘極。各溝槽閘極都具有藉由多晶矽層上的再氧化製程形成的較厚的底部氧化物（TBO），沉積在溝槽的底面上。

Description

半導體基板中的半導體元件及其製備方法
本發明主要關於製備溝槽半導體功率元件（例如DMOS元件）的方法和結構，更確切的說，本發明是關於製備帶有厚度可變的閘極氧化物的溝槽半導體功率元件的元件結構和方法。
DMOS（雙擴散MOS）電晶體是一種MOSFET（金屬氧化物半導體場效應電晶體），利用對準到一個公共邊緣的兩個連續擴散步驟，構成電晶體的通道區。DMOS電晶體通常用作高電壓、高電流元件，作為獨立的電晶體，或者作為功率積體電路中的元件。這種應用的優勢在於，DMOS電晶體可以利用很低的正向電壓降，提供單位面積上的高電流。
一種典型的DMOS電晶體是溝槽DMOS電晶體。在這種類型的DMOS電晶體中，閘極形成在溝槽中，通道形成在溝槽閘極的側壁周圍，通道從源極開始向汲極延伸。溝槽閘極內襯薄氧化層，並用多晶矽填充。與平面閘極DMOS元件相比，溝槽DMOS很少控制流動的電流，因此比導通電阻的值較低。
為了改善元件的性能，通常需要靈活的製備製程，以便更方便地製備溝槽DMOS電晶體，調節溝槽氧化物的厚度。藉由有策略地調節時間氧化物在溝槽內不同部位的厚度，改善元件的性能。確切地說，在溝槽頂部最好是較薄的閘極氧化物，使通道電流最大。相反地，溝槽底部需要較厚的閘極氧化物，以承載較高的閘漏擊穿電壓。
美國專利號4,941,026提出了一種垂直通道半導體元件，包括一個具有可變厚度氧化物的絕緣閘極電極，但並沒有說明如何製備這樣的元件。
美國專利號4,914,058提出了一種製備DMOS的製程，包括用氮化物內襯溝槽，具有側壁的內部溝槽穿過第一溝槽的底部延伸，藉由氧化生長用電介質材料內襯內部溝槽，以便在內部溝槽側壁上實現閘極溝槽電介質厚度的增加。
美國公開號2008/0310065提出了一種瞬態電壓抑制（TVS）電路，帶有單一方向的閉鎖和對稱雙向閉鎖能力，與位於第一導電類型的半導體基板上的電磁干擾（EMI）濾波器整合在一起。與EMI濾波器整合的TVS電路更包括一個接地端，沉積在表面上，用於對稱雙向閉鎖結構，沉積在半導體基板的底部，用於單向閉鎖結構，以及一個輸入和輸出端，沉積在頂面上，至少帶有一個穩壓二極體和多個電容器，沉積在半導體基板中，以便藉由直接電容耦合，無需中級浮動的本體區，將接地端耦合到輸入和輸出端。電容器沉積在襯有氧化物和氮化物的溝槽中。
如果厚氧化物均勻地形成在溝槽中，在溝槽中背部填充多晶矽閘極過程中，要像習知技術那樣形成較大的溝槽縱橫比（深度A與寬度B之比）的話，就會遇到困難。作為示例，第1A至1D圖表示製備習知技術的獨立閘極的習知技術方法的剖面圖。如第1A圖所示，溝槽106形成在半導體層102中。厚氧化物104形成在溝槽106的底部和側壁上，使其縱橫比A/B增大。多晶矽108原位沉積在溝槽106中。由於多晶矽沉積的高縱橫比，如第1B圖所示，會形成匙孔110。如第1C圖所示，回刻多晶矽108，然後如第1D圖所示，進行各向同性的高溫氧化物（HTO）氧化，剩餘一部分匙孔110。
第2圖表示具有一個遮罩多晶矽閘極的電流遮罩閘極溝槽（SGT）元件200的剖面圖，內部多晶矽氧化物（IPO）202在構成閘極204的第一多晶矽結構(多晶矽2)和作為導電遮罩206的第二多晶矽結構(多晶矽1)之間。依據一種習知技術的製程，這種結構可以藉由含有（遮罩206和多晶矽氧化物202的）兩個回刻步驟的製程，在兩個多晶矽結構之間製備多晶矽氧化物202。確切地說，構成遮罩206的多晶矽沉積在溝槽中，回刻它，在遮罩206上製備HDP氧化物，藉由回刻，為沉積多晶矽留出空間，製備閘極204。這種方法的不足之處在於，很難控制晶圓上IPO的厚度。IPO的厚度取決於兩個獨立的、毫不相關的回刻步驟，從而導致多晶矽回刻不足或多晶矽過度回刻或兩者兼而有之，造成IPO厚度的不均勻以及局部減薄。
另外，上述方法中在側壁的較厚部分上，閘極溝槽電介質的厚度，與溝槽底部的厚度有關係。一個厚度不變，另一個厚度也不會發生變化。
基於上述原因，有必要提出半導體功率元件的新型元件結構和製備方法，以提供更加便捷的製備製程，更加靈活地調整沿溝槽閘極的不同部分的閘極氧化物厚度，從而解決上述技術困難和侷限。
本發明的目的是提供一種便捷且成本低的製程為高密度電晶體晶胞製備較厚的底部氧化物（TBO）溝槽，以解決了傳統製備製程中遇到的困難和侷限，改善了元件性能。
為達到上述目的，本發明提供了一種形成在半導體基板中的半導體元件，包括：一個在半導體基板中打開的溝槽，其具有被第一底部絕緣層和底部多晶矽再氧化層覆蓋的溝槽底面；溝槽更具有被第一側壁絕緣層覆蓋的側壁，以及覆蓋第一側壁絕緣層的第一多晶矽層；以及用第二多晶矽層填充溝槽，構成半導體元件的溝槽閘極。
上述的半導體元件，其中：溝槽具有溝槽深度/溝槽寬度（B/A）＞3的縱橫比。
上述的半導體元件，其中：第一底部絕緣層包括第一底部氧化層，第一側壁絕緣層包括第一側壁氧化層；以及第一底部絕緣層和第一側壁絕緣層的層厚範圍為50至150埃，覆蓋第一底部絕緣層的底部多晶矽再氧化層的層厚範圍約為200埃至500埃。
上述的半導體元件，其中：覆蓋第一底部絕緣層的底部多晶矽再氧化層的層厚大於側壁絕緣層。
本發明更提供了一種在半導體基板中製備半導體元件的方法，包括：在半導體基板中打開溝槽，形成一個第一絕緣層，覆蓋溝槽側壁和溝槽底面；沉積一個第一多晶矽層，覆蓋在溝槽底面和溝槽側壁上的第一絕緣層上方；沉積一個保護墊片層，覆蓋在溝槽底面和溝槽側壁上的第一多晶矽層上方，然後選擇性地刻蝕保護墊片層，使溝槽底面上的第一多晶矽層裸露出來，同時覆蓋溝槽側壁上的第一多晶矽層；並且進行多晶矽再氧化製程，使溝槽底面上裸露的第一多晶矽層氧化，構成多晶矽再氧化層，然後從溝槽側壁上除去保護墊片層，並用第二多晶矽層填充溝槽。
上述的方法，其中：在半導體基板中打開溝槽的步驟包括在半導體基板上方製備一個氧化物-氮化物-氧化物（ONO）硬遮罩，利用溝槽遮罩進行硬遮罩刻蝕和矽化物刻蝕，形成溝槽，ONO硬遮罩包括一個底部氧化層、一個中間氮化層和一個頂部氧化層。
上述的方法，其中：製備保護墊片層的步驟包括製備一個氮化矽層，層厚約為100埃至300埃。
上述的方法，其中：氧化裸露的第一多晶矽層製備多晶矽再氧化層的步驟，包括氧化溝槽底面上裸露的第一多晶矽層，形成多晶矽再氧化層，層厚大於側壁絕緣層的厚度。
上述的方法，更包括：利用化學機械平整化（CMP）製程，將第二多晶矽層平整至硬遮罩的頂面。
上述的方法，更包括：利用多晶矽回刻製程，回刻第二多晶矽層，形成多晶矽凹陷，用第二多晶矽層上方的頂部氧化層填充多晶矽凹陷，然後利用CMP製程，使頂部氧化層平整至硬遮罩中間氮化層的頂面。
因此，本發明的一個方面在於，提出了一種藉由調節閘極氧化物厚度，確切地說是具有高縱橫比的溝槽底部的厚度，製備具有低閘漏電容的半導體功率元件的新型、改良的元件結構和製備方法。
本發明的另一方面在於，提出一種製備具有低閘漏電容的半導體功率元件的新型、改良的元件結構和製備方法，以便製備帶有高縱橫比的溝槽閘極的高密度電晶體晶胞。這種改良製程藉由簡便的、低成本的處理製程，為高密度電晶體晶胞製備較厚的底部氧化物（TBO）溝槽，從而解決了傳統製備製程中遇到的困難和侷限，改善了元件性能。
本發明的一個較佳實施例主要提出了一種形成在半導體基板上的半導體功率元件，具有多個溝槽電晶體晶胞，各晶胞都有一個溝槽閘極。各溝槽閘極都具有較厚的底部氧化物（TBO），藉由多晶矽REOX製程在多晶矽層上形成，多晶矽層沉積在溝槽的底面上。
閱讀以下詳細說明並參照圖式之後，本發明的這些和其他的特點和優勢，對於本領域的通常知識者而言，無疑將顯而易見。
在本發明的 實施例中，如下所述，利用獨立的處理步驟使底部電介質層的厚度大於溝槽側壁上電介質層的厚度。較厚的底部電介質層降低了溝槽閘極和DMOS電晶體的汲極之間的電容。
第3A至3O圖表示依據本發明的一個實施例，帶有可變厚度的閘極溝槽氧化物用於第1D圖所示類型的獨立多晶矽閘極的溝槽DMOS的製備製程的剖面圖。
如第3A圖所示，寬度為A的溝槽306形成在半導體基板302中。作為示例，但不作為侷限，溝槽306可以利用一個硬遮罩（沒有明確地表示出），例如氧化物或氮化物硬遮罩，然後除去或保留在合適的位置。更可選擇，利用光致抗蝕劑（PR）膜（圖中沒有表示出），製備溝槽306。沉積氧化物304（或其他絕緣物），填充溝槽306。在氧化物304上進行化學機械平整化（CMP），然後回刻，使溝槽306中的氧化物304凹陷，如第3B圖所示，保留氧化物304的厚塊，填充溝槽底部的絕大部分，使溝槽頂部的矽側壁裸露出來。在第3C圖中，在溝槽306的裸露側壁上以及半導體基板302的頂面上，生長薄氧化物308。作為示例，但不作為侷限，薄氧化物308的厚度範圍約為50埃至100埃。
第3D圖表示在氧化物308和氧化物304上方，沉積一層氧化物抗刻蝕材料，例如氮化物310。在一個實施例中，氮化物310可以由氮化矽構成。更可選擇，由於多晶矽層也有很高的抗刻蝕性，因此在後續的氧化物刻蝕過程中，抗刻蝕層由多晶矽層構成。氮化物310的厚度決定了底部氧化物側壁厚度T1，T1約在500埃至5000埃之間。各向異性地回刻氮化物310，在溝槽306的側壁上留下一個或多個氧化物抗刻蝕墊片311，如第3E圖所示。然後，在溝槽306的底部，各向異性地刻蝕厚氧化物304，到預定義厚度T2，如第3F圖所示。厚度T2約在500埃至5000埃之間。製備墊片311的材料（例如氮化物材料）最好可以抵抗氧化物304的刻蝕製程。因此，墊片311用作刻蝕遮罩，定義溝槽在氧化物304中的寬度A’。在本方法中，厚度T1和T2不相關，也就是說，厚度T1不會取決於厚度T2。通常來說，要求T2大於T1。如果厚度T1和T2沒有關係，那麼可以更加容易地實現。刻蝕後，可以除去墊片311和薄氧化物308，留下具有寬度A的頂部和寬度A’的較窄底部的溝槽，溝槽內襯氧化物304的剩餘部分，如第3G圖所示。
然後，在半導體基板302的上方，以及未被剩餘氧化物304覆蓋的那部分溝槽側壁上，生長閘極電介質（或氧化物）314，使得頂部的寬度A”大於底部的寬度A’，如第3H圖所示。由於具有寬度A”的寬溝槽頂部，更加利於填充，從而有效降低了溝槽“縱橫比”。可以沉積導電材料，例如摻雜多晶矽，填充溝槽。第3I圖表示窄溝槽情況下的多晶矽縫隙填充物，例如在溝槽頂部的寬度A”約為1.2微米，在這裡可以輕鬆地用摻雜多晶矽完全填充溝槽。然後，回刻多晶矽316，形成一個單獨的閘極多晶矽，如第3J圖所示。多晶矽316將閘極電介質314作為元件的閘極電極。
更可選擇， 第3K圖表示溝槽較寬的情況下，多晶矽縫隙填充物，例如溝槽頂部直徑A”約為3微米，在這裡多晶矽可以輕鬆地完全填充，留下縫隙319。然後，沉積填充材料，例如HDP氧化物，填充縫隙319以及多晶矽318上方，如第3L圖所示。然後，回刻填充材料320，如第3M圖所示，藉由回刻多晶矽318和填充材料320，製備獨立的閘極多晶矽318，如第3N圖所示。該元件可以藉由標準的製程完成，例如包括在所選的那部分半導體基板302中注入離子，製備本體區330和源極區332，然後在表面上方製備厚電介質層360，藉由電介質層360打開接觸孔，用於沉積源極金屬370，以便電連接到源極和本體區，如第3O圖所示。
在本發明的實施例範圍內，上述製程更有多種變化。例如， 第4A至4M圖表示依據本發明的一個實施例，帶有可變厚度的閘極溝槽氧化物用於第2圖所示類型的遮罩多晶矽閘極的溝槽DMOS的製備製程過程。在本實施例中，呈氧化物-氮化物-氧化物（ONO）結構的複合絕緣物形成在溝槽的側壁和底部。
如第4A圖所示，首先在半導體基板402上製備溝槽401。在溝槽401的側壁上製備薄氧化層404。氧化層404的厚度約為50埃至200埃。然後，在氧化層404上方沉積氮化物406。氮化物406的厚度約為50埃至500埃。用氧化物408填充溝槽401，例如利用LPCVD和高密度等離子。然後，回刻氧化物408，保留帶有厚氧化物塊的寬度為A的溝槽，基本填充溝槽底部，如第4B圖所示。
可選擇薄氧化物410（例如高溫氧化物（HTO））沉積在氧化物408上方，在溝槽401的側壁上以及氮化物406上方，如第4C圖所示。氧化物410的厚度約為50埃至500埃。可以在氧化物410上方（或者如果未使用氧化物410，則在氮化物406上），沉積導電材料（例如摻雜多晶矽412）。多晶矽412的厚度取決於所需的底部氧化物側壁厚度T1，T1約為500埃至5000埃。然後，各向異性地回刻多晶矽412，製備多晶矽墊片413，如第4D圖所示。
然後，在底部各向異性地刻蝕氧化物408，至所需厚度T2，如第4E圖所示。T2 的厚度約為500埃至5000埃。構成墊片413的多晶矽最好可以抵抗用於各向異性地刻蝕氧化物408的刻蝕製程。在溝槽側壁上，多晶矽墊片413的厚度決定了厚度T1，從而決定了藉由各向異性刻蝕製程，在氧化物408中刻蝕溝槽的寬度A”。刻蝕後，除去墊片413，如第4F圖所示。溝槽頂部上方的“縱橫比”得到了有效地增大，比溝槽底部和側壁上不均勻地形成厚氧化物更加易於縫隙填充。更要注意的是，只需簡單地改變各向異性刻蝕的持續時間，底部厚度T2就可以只由側壁厚度T1決定。通常來說，要求T2＞T1。
沉積導電材料，例如多晶矽414，填充氧化物408中的溝槽，如第4G圖所示。然後回刻多晶矽414，到厚氧化物408的頂面以下，例如約為1000埃至2000埃，形成縫隙416，如第4H圖所示。剩餘的多晶矽414作為最終元件的遮罩電極。可以製備絕緣物，例如多晶矽再氧化物418，填充縫隙416，如第4I圖所示。多晶矽再氧化物418的厚度約為2000埃至3000埃。由於頂部和頂面被氮化物406覆蓋，因此在該區域不會發生氧化。
刻蝕可選的薄氧化物410，然後刻蝕掉裸露部分的氮化物406和氧化層404，如第4J圖所示。
然後，在溝槽的側壁上和半導體基板402的上方生長閘極氧化層420，如第4K圖所示。最後，沉積導電材料，例如摻雜多晶矽423，形成一個有源閘極，如第4L圖所示。溝槽401頂部側壁上的閘極氧化層420的厚度，決定了多晶矽423形成的有源閘極頂部的寬度A’。通常來說，閘極氧化層420的厚度小於T1和T2，約為幾十至幾百埃。而且，多晶矽423的頂面可能在氧化層420下方凹陷。
然後，繼續用標準製程製備元件，注入本體區430和源極區432，在表面上方形成厚電介質層460，並藉由電介質層460打開孔洞，沉積源極金屬層470，以便電連接到源極和本體區。該過程製成的元件400如第4M圖所示，元件400位於基板402上，基板402包括一個輕摻雜的外延層402-E覆蓋著重摻雜的基板層402-S。在第4M圖所示的實施例中，閘極溝槽401從外延層402-E的頂面開始延伸，穿過整個外延層402-E，到達基板層402-S。更可選擇，溝槽401的底部在外延層402-E中截止，不觸及基板層402-S（圖中沒有表示出）。溝槽401具有一個多晶矽閘極電極，沉積在溝槽頂部，一個多晶矽遮罩電極沉積在溝槽底部，一個中間多晶矽電介質層位於兩者之間，使它們絕緣。為了優化遮罩效果，底部遮罩電極可以藉由佈局安排，電連接到源極金屬層470，源極金屬層470在實際應用中通常接地。薄閘極氧化層420使閘極電極與溝槽頂部的源極和本體區絕緣。為了使元件的閘漏電容最小，改善元件的開關速度和效率，要小心地控制本體區430的擴散到閘極電極的底部，從而有效降低閘極和沉積在本體區下方的汲極區之間的耦合。底部遮罩（或源極）電極沿溝槽的下邊緣和底部，被厚電介質層424包圍， 以便與汲極區絕緣。我們希望，電介質層424的厚度大於薄閘極氧化層420的厚度，溝槽底部上的可變厚度T2和溝槽側壁上的厚度T1呈T1＜T2的關係。如第4M圖所示，電介質層424更包括一個夾在氧化層404和氧化物408之間的氮化物406。
第5A至5F圖表示依據本發明的一個實施例，帶有第2圖所示類型的可變厚度的閘極溝槽氧化物用於遮罩多晶矽閘極的溝槽DMOS的另一種可選製備製程。
如第5A圖所示，寬度為A的溝槽501形成在半導體基板502中。薄絕緣層，例如氧化物504，生長或沉積在溝槽501的表面上以及半導體基板502的頂面上。氧化物504的厚度約為450埃。然後，在氧化物504上方沉積一層材料，例如氮化物506，厚度約為50埃至500埃，然後在氮化物506上方沉積另一種氧化物，例如HTO（高溫氧化物）氧化物508。氮化物506的厚度約為100埃，HTO氧化物508的厚度約為800埃。在本例中，氧化物504、氮化物506以及HTO氧化物508的總厚度決定了窄溝槽501的寬度A’。然後在溝槽501中沉積原位摻雜的多晶矽510，並回刻至例如500埃至2微米之間的預定義厚度，形成遮罩電極。可以選擇注入砷，至少到溝槽中剩餘的多晶矽510的頂部中，以提高厚度氧化步驟中多晶矽的再氧化速率。
確切地說，如第5B圖所示，可以藉由氧化多晶矽510的頂部，製備絕緣物，例如多晶矽再氧化層512。多晶矽再氧化層512的厚度約為3000埃。氮化物506確保僅在多晶矽510的上方形成氧化層512。然後，藉由刻蝕製程，刻蝕到氮化物506截止，除去HTO氧化物508，如第5C圖所示。這樣可以保護下面的氧化物，不受除去較厚HTO氧化物508的刻蝕製程的影響。除去氮化物506，留下寬度為A”的溝槽頂部，A”大於A’，如第5D圖所示。在本例中，頂部的寬度A”由溝槽側壁上的薄氧化物504的厚度決定。利用熱氧化物，改善整個晶圓上中間多晶矽氧化層512的厚度均勻性。這是因為與在溝槽中沉積和回刻多晶矽上的氧化物相反，熱氧化製程使溝槽中多晶矽的頂部氧化。
由於氮化物比氧化物的濕刻蝕選擇性很高，因此在氮化物移除過程中，可以保留氧化物。
然後，在薄氧化物504上形成（例如藉由生長或沉積）閘極氧化物514，如第5E圖所示。閘極氧化物514的厚度約為450埃。更可選擇，在生長閘極氧化物514之前，首先除去薄氧化物504。最終，在閘極氧化物514上方的溝槽剩餘部分中，沉積第二導電材料，例如摻雜的多晶矽516。回刻多晶矽516，形成遮罩閘極結構，其中多晶矽516為閘極電極，多晶矽510為遮罩電極。
本領域的通常知識者應明確，在上述實施例中，在製備閘極溝槽、閘極溝槽氧化物、閘極多晶矽和遮罩多晶矽的過程中，只需要一個單獨的遮罩——一個初始遮罩，定義閘極溝槽。
第6A至6F圖表示依據本發明的一個實施例，帶有可變厚度的溝槽閘極氧化物用於製備溝槽DMOS的製備製程的剖面圖。
如第6A圖所示，ONO（氧化物-氮化物-氧化物）硬遮罩601形成在半導體基板602上方，半導體基板602包括一個底部氧化層601-1、一個中間氮化層601-2以及一個頂部氧化層601-3。作為示例，但不作為侷限，底部氧化層601-1約為200埃，氮化層601-2也3500埃，頂部氧化層601-3約為1400埃。在第6B圖中，利用溝槽遮罩（圖中沒有表示出），進行硬遮罩刻蝕和矽刻蝕，在半導體基板602中形成溝槽606。在一個典型實施例中， 在深度B（包括硬遮罩601的厚度）和寬度A的比例下，即縱橫比B/A＞3時，進行溝槽刻蝕製程。溝槽刻蝕製程首先利用蝕刻劑，除去ONO硬遮罩601，使半導體基板602的頂面裸露出來，然後利用第二次刻蝕製程，形成溝槽606。沿溝槽606的側壁和底面，生長一個薄閘極氧化層608（或其他絕緣物）。在一個典型實施例中，薄氧化層608的厚度範圍約為100埃至600埃。
第6C圖表示在閘極氧化層608上方沉積一個多晶矽的薄層的步驟，在溝槽606的側壁和底面上，閘極氧化層608的厚度範圍約為100至800埃。然後，在多晶矽層610上方，沉積一個氮化層612。在一個典型實施例中，氮化層612的厚度範圍約為50至300埃。利用刻蝕製程，例如氮化物乾刻蝕製程，除去溝槽底面上的氮化層612，沿溝槽606的側壁形成氮化物墊片。在第6D圖中，繼續進行多晶矽再氧化製程，進行製備，氧化裸露的底部多晶矽層610，構成底部多晶矽再氧化床層，與閘極氧化層608相結合，在溝槽606的底面上，構成厚底部氧化層611。
在第6E圖中，藉由濕浸，除去溝槽側壁上的氮化物墊片，然後用多晶矽層616等導電材料填充溝槽606，例如藉由化學氣相沉積（CVD）。除去多餘的多晶矽層616，利用化學機械平整化（CMP）製程，使硬遮罩601的表面平整。在第6F圖中，藉由多晶矽回刻製程，回刻多晶矽層至半導體基板602的表面，例如藉由乾刻蝕製程，以便形成多晶矽凹陷，然後用氧化層618填充。多晶矽層616和硬遮罩601的頂部氧化層601-3上方多餘的氧化層618，用CMP製程平整至硬遮罩601的氮化層601-2的表面。藉由標準製程完成元件，製成具有厚底部氧化物（TBO）的溝槽MOSFET。
儘管本發明已經詳細說明了現有的較佳實施例，但應理解這些說明不應作為本發明的侷限。對於這些實施例，也有可能使用各種可選、修正和等效方案。因此，本發明的範圍不應侷限於以上說明，而應由所附的申請專利範圍及其全部等效內容決定。本方法中所述步驟的順序並不用於侷限進行相關步驟的特定順序的要求。任何可選件（無論首選與否），都可與其他任何可選件（無論首選與否）組合。在以下申請專利範圍中，除非特別聲明，否則不定冠詞“一個”或“一種”都指下文內容中的一個或多個專案的數量。除非在指定的申請專利範圍中用“意思是”特別指出，否則所附的申請專利範圍應認為是包括意義及功能的限制。
1、108、2、316、318、412、414、423、510、516‧‧‧多晶矽
102‧‧‧半導體層
104‧‧‧厚氧化物
106、306、401、501、606‧‧‧溝槽
110‧‧‧匙孔
200、400‧‧‧元件
202‧‧‧多晶矽氧化物
204‧‧‧閘極
206‧‧‧遮罩
302、502、602‧‧‧半導體基板
304、308、408、410、418、508、514‧‧‧氧化物
310、406、504、506‧‧‧氮化物
311、413‧‧‧墊片
314‧‧‧閘極電介質
319、416‧‧‧縫隙
320‧‧‧填充材料
330、430‧‧‧本體區
332、432‧‧‧源極區
360、424、460‧‧‧電介質層
370‧‧‧源極金屬
402‧‧‧基板
402-E‧‧‧外延層
402-S‧‧‧基板層
404、512、608、611、618‧‧‧氧化層
420‧‧‧閘極氧化層
470‧‧‧源極金屬層
601‧‧‧硬遮罩
601-1‧‧‧底部氧化層
601-2、612‧‧‧氮化層
601-3‧‧‧頂部氧化層
610、616‧‧‧多晶矽層
第1A至1D圖表示依據習知技術，製備溝槽閘極的剖面示意圖。 第2圖表示在習知技術的多晶矽1和多晶矽2之間含有一個中間多晶矽氧化物（IPO）的溝槽閘極的剖面示意圖。 第3A至3O圖表示依據本發明的一個實施例，帶有可變厚度的閘極溝槽氧化物用於獨立多晶矽閘極的溝槽DMOS的製備製程的剖面圖。 第4A至4M圖表示依據本發明的一個實施例，帶有可變厚度的閘極溝槽氧化物用於遮罩多晶矽閘極的溝槽DMOS的製備製程的剖面圖。 第5A至5F圖表示依據本發明的一個實施例，帶有可變厚度的閘極溝槽氧化物用於遮罩多晶矽閘極的溝槽DMOS的一種可選製備製程的剖面圖。 第6A至6F圖表示依據本發明的一個實施例，帶有較厚的底部氧化物（TBO）用於遮罩多晶矽閘極的溝槽DMOS的一種可選製備製程的剖面圖。
302‧‧‧半導體基板
314‧‧‧閘極電介質
318‧‧‧多晶矽
320‧‧‧填充材料
330‧‧‧本體區
332‧‧‧源極區
360‧‧‧電介質層
370‧‧‧源極金屬

Claims (10)

  1. 一種形成在半導體基板中的半導體元件，該半導體元件包括： 一個在半導體基板中打開的溝槽，其具有被第一底部絕緣層和底部多晶矽再氧化層覆蓋的溝槽底面； 該溝槽更具有被第一側壁絕緣層覆蓋的側壁，以及覆蓋第一側壁絕緣層的第一多晶矽層；以及 其中，該溝槽採用第二多晶矽層填充，構成該半導體元件的溝槽閘極。
  2. 如申請專利範圍第1項所述之半導體元件，其中該溝槽具有溝槽深度/溝槽寬度＞3的縱橫比。
  3. 如申請專利範圍第1項所述之半導體元件，其中第一底部絕緣層包括第一底部氧化層，第一側壁絕緣層包括第一側壁氧化層；以及 第一底部絕緣層和第一側壁絕緣層的層厚範圍為50至150埃， 覆蓋第一底部絕緣層的底部多晶矽再氧化層的層厚範圍為200埃至500埃。
  4. 如申請專利範圍第1項所述之半導體元件，其中覆蓋第一底部絕緣層的底部多晶矽再氧化層的層厚大於側壁絕緣層。
  5. 一種在半導體基板中製備半導體元件的方法，該方法包括： 在半導體基底中打開溝槽，形成一個第一絕緣層，覆蓋溝槽側壁和溝槽底面； 沉積一個第一多晶矽層，覆蓋在溝槽底面和溝槽側壁上的該第一絕緣層上方； 沉積一個保護墊片層，覆蓋在溝槽底面和溝槽側壁上的該第一多晶矽層上方，然後選擇性地刻蝕該保護墊片層，使溝槽底面上的該第一多晶矽層裸露出來，同時覆蓋溝槽側壁上的該第一多晶矽層；並且 進行多晶矽再氧化製程，使溝槽底面上裸露的該第一多晶矽層氧化，構成多晶矽再氧化層，然後從溝槽側壁上除去該保護墊片層，並用第二多晶矽層填充溝槽。
  6. 如申請專利範圍第5項所述之方法，其中在半導體基板中打開溝槽的步驟包括在半導體基板上方製備一個氧化物-氮化物-氧化物硬遮罩，利用溝槽遮罩進行硬遮罩刻蝕和矽化物刻蝕，形成溝槽，該氧化物-氮化物-氧化物硬遮罩包括一個底部氧化層、一個中間氮化層和一個頂部氧化層。
  7. 如申請專利範圍第5項所述之方法，其中製備該保護墊片層的步驟包括製備一個氮化矽層，層厚為100埃至300埃。
  8. 如申請專利範圍第5項所述之方法，其中氧化裸露的該第一多晶矽層製備多晶矽再氧化層的步驟，包括氧化溝槽底面上裸露的該第一多晶矽層，形成多晶矽再氧化層，層厚大於側壁絕緣層的厚度。
  9. 如申請專利範圍第6項所述之方法，該方法更包括： 利用化學機械平整化製程，將第二多晶矽層平整至該氧化物-氮化物-氧化物硬遮罩的頂面。
  10. 如申請專利範圍第9項所述之方法，該方法更包括： 利用多晶矽回刻製程，回刻第二多晶矽層，形成多晶矽凹陷，用第二多晶矽層上方的該頂部氧化層填充多晶矽凹陷，然後利用化學機械平整化製程，使該頂部氧化層平整至該氧化物-氮化物-氧化物硬遮罩的該中間氮化層的頂面。
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