JP2005019668A - 半導体装置 - Google Patents
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Abstract
【課題】トレンチゲート型のパワーMOSFETの構成を有する半導体装置において、ゲート絶縁膜の隅部付近の電界をさらに緩和可能な半導体装置を提供すること。
【解決手段】ゲート絶縁膜106は、側壁下部111の膜厚がゲートトレンチ110の底面に近づくに従って徐々に厚くなるように形成されており、ゲート電極膜107と接する面が傾斜面114となっている。したがって、ゲート絶縁膜106の隅部は、ゆるやかな鈍角をなしている。この構造によれば、静電容量Crss、オン抵抗Ronといった特性を維持しつつ、ゲート絶縁膜206の隅部付近の電界を非常に緩和することができる。
【選択図】 図1
【解決手段】ゲート絶縁膜106は、側壁下部111の膜厚がゲートトレンチ110の底面に近づくに従って徐々に厚くなるように形成されており、ゲート電極膜107と接する面が傾斜面114となっている。したがって、ゲート絶縁膜106の隅部は、ゆるやかな鈍角をなしている。この構造によれば、静電容量Crss、オン抵抗Ronといった特性を維持しつつ、ゲート絶縁膜206の隅部付近の電界を非常に緩和することができる。
【選択図】 図1
Description
【0001】
【発明の属する分野】
本発明は、半導体装置及びその製造法に係り、主として電源回路等に利用されるパワーMOSFETの構成を有する半導体装置に関するものである。
【0002】
【従来の技術】
パワーMOSFETの構成を有する半導体装置において、いわゆるトレンチゲートを形成したものは、近年、DC−DCコンバータなど各種電源に幅広く応用されている。トレンチゲートを形成した半導体装置においては、例えば特許文献1のように、ゲートトレンチ(溝)をやや深く形成し、深く形成した分だけゲート絶縁膜の底部を厚くして絶縁耐圧を確保することが行われている。
【0003】
しかし、この手段を用いると、ゲート絶縁膜の外周面の面積が大きくなるので静電容量Crssも増加し、スイッチング特性を低下させる要因となる。また、ゲートトレンチを深くした場合に、ソース電極膜とドレイン電極膜との間に電圧を印加したときに、ゲート絶縁膜の底部の隅部付近に電界が集中しやすくなる。
【0004】
そこで、本件発明者らは、上記課題を解決するために、特許文献2、すなわち図6に示すような構造を発明した。図5は、従来技術に係る半導体装置の例を示す断面斜視図である。図5の符号において、200は半導体装置、201はN+型ドレイン層、202はN−型ドリフト層、203はP型ボディ層、204はP+型拡散領域、205はN+型ソース領域、206はゲート絶縁膜、207はゲート電極膜、210はゲートトレンチ、211は側壁下部、212は側壁上部、213は底部、215はソース電極膜、216はドレイン電極膜を示している。また、図6は、図5のトレンチゲートの拡大図である。図6の符号において、217,218は隅部である。
【0005】
図6に示すように、この発明においては、ゲート絶縁膜206の側壁下部211の膜厚を厚くし、その側壁上部212の膜厚を薄くしている。この構造によって、静電容量Crssを小さくすることでき、同時にゲート絶縁膜206の隅部218付近の電界が緩和されるので絶縁耐圧の確保も可能となった。
【0006】
ところが、本発明者のその後の研究により、図5に示した構造について、静電容量Crssを小さい状態に保つとともに、図6に示したゲート絶縁膜206の隅部217付近等の電界を緩和しつつ、さらにオン抵抗Ronを低減することが可能であることが分かった。
【0007】
【特許文献1】
特許第2647884号公報(第3−5頁、図1)
【特許文献2】
特開2002−299619号公報(第5−6頁、図2)
【0008】
【発明が解決しようとする課題】
トレンチゲート型のパワーMOSFETの構成を有する半導体装置において、ゲート絶縁膜の隅部付近の電界をさらに緩和可能な半導体装置を提供することを目的とするものである。
【0009】
【課題を解決するための手段】
上記の課題を解決するための手段として、本発明は、第1導電型の第1の導電層と、前記第1の導電層に積層させて形成してなる第1導電型の第2の導電層と、前記第2の導電層に積層させて形成してなる第1導電型とは反対型の第2導電型の第3の導電層と、前記第3の導電層上に選択的に形成してなる第1導電型の第1の導電領域と、前記第3の導電層上に選択的に形成してなる第2導電型の第2の導電領域と、前記第1の導電領域を開口させて前記第2の導電層まで達するように形成してなる溝と、前記溝の側面及び底面上に形成してなる第1の絶縁膜と、
【0010】
前記第1の絶縁膜の表面上に形成してなるゲート電極膜と、前記第1の絶縁膜及び前記ゲート電極膜上に形成してなる第2の絶縁膜を有し、前記第1の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも下方の膜厚が所定深さよりも上方の膜厚よりも厚く形成されてなる半導体装置であって、前記第1の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも上方の膜厚はほぼ均一となるように形成され、所定深さよりも下方の膜厚は前記溝の底面に近づくに従って漸次大きくなるように形成されていることを特徴とするものとした。
【0011】
以上の手段によれば、ゲート電極膜に傾斜を加えたことによってゲート電極膜の隅部付近の電界が緩和される。
【0012】
さらに、上記手段において、前記第1の絶縁膜は、前記溝の底面上に形成した部分において、凹部を有するようにできる。
【0013】
くわえて、上記手段において、前記第1の導電層は、第2導電型の第4の導電層に積層して形成されているものにできる。
【0014】
【発明の実施の形態】
以下に、本発明の第1の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図1は、本発明の第1の実施の形態に係る半導体装置を示す断面斜視図である。図1の符号において、100は半導体装置、101はN+型ドレイン層、102はN−型ドリフト層、103はP型ボディ層、104はP+型拡散領域、105はN+型ソース領域、106はゲート絶縁膜、107はゲート電極膜、108は上部ゲート絶縁膜、109は境界面、110はゲートトレンチ、111は側壁下部、112は側壁上部、113は底部、114は傾斜面、115はソース電極膜、116はドレイン電極膜を示している。また、図4は、図1のトレンチゲートの拡大図である。図4の符号において、117,118は隅部である。
【0015】
半導体装置100は、N+型ドレイン層101上にN−型ドリフト層102を積層し、さらにN−型ドリフト層102上にP型ボディ領域103を積層して形成している。また、P型ボディ領域103の表面近傍に、P+型拡散領域104をストライプ状に形成している。くわえて、P+型拡散領域104を両側から挟むように2つのN+型ソース領域105を形成している。なお、2つのN+型ソース領域105もP型ボディ領域103の表面近傍に形成されるが、その底部はP+型拡散領域104よりもやや浅くなっている。
【0016】
なお、側壁上部112と側壁下部111との境界位置は、本件発明者の研究の結果、N−型ドリフト層102とP型ボディ領域103との境界面109よりもやや浅くすることが最も好ましいことが分かった。また、上部ゲート絶縁膜108は、N+型ソース領域105の底部の深さ等設計条件に応じて、その上面をN+型ソース領域105の上面より深く、つまりゲートトレンチ110の上端よりも下方に位置するように形成しても良い。その場合、ゲートトレンチ110の上端付近の空間には、ソース電極膜115を充填することが好ましい。このようにすれば、ソース電極膜115とN+型ソース領域105との接合面の面積が広がるので、ソース電極膜115とN+型ソース領域105との電気的接続がより確実になる。逆に、上部ゲート絶縁膜108の一部がゲートトレンチ110の外に出た状態に形成することも可能である。
【0017】
さらに、各構成要素の詳細な構成について説明する。N+型ドレイン層101は、N+型シリコン基板から形成されている。N−型ドリフト層102は、N+型ドレイン層101の表面上に、N型の不純物を含むシリコン膜をエピタキシャル成長させて形成したものであり、N+型ドレイン層101よりも電気的抵抗が高い。また、P型ボディ層103は、N−型ドリフト層102の表面からP型の不純物を注入し、その表面から所定の深さの範囲内にこの不純物を高温で拡散することによって形成している。
【0018】
P+型拡散領域104は、P型ボディ層103の表面からP型の不純物を選択的に注入し、その表面から所定の深さまでの範囲内に、この不純物を高温で拡散させることによって形成している。N+型ソース領域105は、N+型の不純物を注入して拡散させることによって形成する。
【0019】
ゲート絶縁膜106は、高温の酸素雰囲気中でシリコン酸化膜を成膜することによって形成する。もちろん、酸化シリコンをCVD法で堆積させて形成することも可能である。また、上部ゲート電極膜108は、酸化シリコンをCVD法で堆積させて形成する。ゲート電極膜107は、N型の不純物を含むポリシリコンを堆積させて形成する。
【0020】
ゲートトレンチ110は、エッチングによってP型ボディ層103及びP+型拡散領域104の表面を開口させ、N−型ドリフト層102まで達する溝を形成したものである。なお、ゲートトレンチ110は、図1に示した深さ程度とすることが好ましいが、必要に応じて変更することも可能である。また、図1においては、ゲートトレンチ110を奥行き方向に平行に延びるストライプ状のものとして表したが、半導体装置100を平面的に見たときに、格子模様または煉瓦積み模様を呈するように形成することも可能である。この場合には、メサ部も半導体装置100を平面的に見たときに、正方形や長方形などを呈するように形成されることになる。
【0021】
ドレイン電極膜111及びソース電極膜112は、スパッタリングによって形成する。これらの材料は、Al−Siや、Al−Si−Cuなどが好ましいが、これらに限定されるものでなく、それぞれの電極膜として好ましい材料であれば他のものであってもよい。また、これらの形成方法もスパッタリング以外の方法を用いることも可能である。
【0022】
以上の構成において、ソース電極膜115とドレイン電極膜116との間に電圧を印加するとともに、ゲート電極膜107とソース電極膜115との間に閾値以上の電圧を印加すると、P型ボディ層103のゲート絶縁膜106との境界近傍に反転層が形成されてチャネルとなる。そして、ドレイン電極膜116からソース電極115へこのチャネルを通って電流が流れる。また、ゲート電極膜107とソース電極膜115との間の電圧を所定閾値より低くすれば、このチャネルが消滅して、ドレイン電極膜115とソース電極膜116との間には電流が流れない。
【0023】
さて、上述のように、ゲート絶縁膜106において、その側壁下部111のゲート電極膜107と接する面を傾斜面114とし、ゲート絶縁膜106の隅部117,118が鈍角となるようにしている。本件発明者の研究結果によれば、隅部117,118を鈍角としたことによって、これらの付近の電界緩和に顕著な効果があることが分かった。なお、隅部117,118を鈍角にしても、静電容量Crss、オン抵抗Ronといった特性に特段の影響を与えることはない。また、傾斜面114は、その傾斜角を小さくするとオン抵抗を低減でき、逆に大きくするとゲート容量の低減や電界をさらに緩和できるので、半導体装置100に求められる機能に応じて適宜設定することことが好ましい。
【0024】
さらに、本発明の第2の実施の形態に係る半導体装置について説明する。本発明の第2の実施の形態に係る半導体装置を示す断面斜視図である。図2において、119は凹部、その他の符号はすべて図1と同じものを示している。この実施の形態においては、ゲート絶縁膜106の側壁下部111を傾斜面114とすることに加えて、ゲート絶縁膜106の底部113に凹部119を形成することによって、ゲート絶縁膜106の底部113を部分的に薄くしている。このように、ゲート絶縁膜106を部分的に薄くすると、構造的には第1の実施の形態よりも複雑になるが、オン抵抗をさらに低減することが可能になる。
【0025】
なお、傾斜面の中央付近の位置は、本件発明者の研究の結果、N−型ドリフト層102とP型ボディ領域103との境界面の中央付近よりもやや浅くすることが最も好ましいことが分かった。側壁下部111の膜厚T1と側壁上部112の膜厚T2との比は、T1/T2≧1.5とすることが好適であることが分かった。くわえて、ゲート電極膜107の形成等に支障がない場合には、この比をT1/T2≧2.0とするとさらに電界が緩和されてより好適であることが分かった。さらに、上部ゲート絶縁膜108は、N+型ソース領域105の底部の深さ等構造上の制約等に応じて、その上面をN+型ソース領域105の上面より深く、つまりゲートトレンチ110の上端よりも下方に位置するように形成しても良い。その場合、ゲートトレンチ110の上端付近の空間には、ソース電極膜115を充填することが好ましい。このようにすれば、ソース電極膜115とN+型ソース領域105との接合面の面積が広がるので、ソース電極膜115とN+型ソース領域105との電気的接続がより確実になる。逆に、上部ゲート絶縁膜108の一部がゲートトレンチ110の外に出た状態に形成することも可能である。
【0026】
なお、上述の凹部119を含むゲート絶縁膜106の下方の構造については、電界緩和を図るために、以下のような形態にすることができる。図3は、本発明の第2の実施の形態に係る半導体装置の変形例におけるトレンチゲートを示す断面図である。図3おいて、120は隅部、その他の符号はすべて図2と同じものを示している。この変形例では、ゲート絶縁膜106の隅部117,118,120に丸みを持たせている。したがって、凹部119などの近傍において、さらに電界緩和を図ることができる。
【0027】
以上のように、これらの実施の形態においては、それぞれゲート絶縁膜106の側壁下部111を傾斜させて隅部117,118を鈍角にしたことで、これらの付近の電界緩和を実現できた。
【0028】
なお、これらの実施の形態に係る半導体装置において、ゲート絶縁膜として形成したシリコン酸化膜の一部または全部をシリコン窒化膜で形成することができる。また、ゲート電極膜は、ポリシリコンに代えて金属によって形成することもできる。さらに、ソース電極膜は、ソーストレンチの内部の一部にのみ形成するなど、部分的に形成することも可能である。また、以上の実施の形態に係る半導体装置においては、Nチャネルトレンチゲート型パワーMOSFETの構成を例として取り上げたが、Pチャネルトレンチゲート型パワーMOSFETの場合においても同様の構成を適用できる。この場合、ゲート電極膜は、P型の不純物を含むポリシリコンを堆積させて形成する。また、トレンチゲートを形成した絶縁ゲート型バイポーラトランジスタ(IGBT)に対しても好ましく適用できる。さらに、N+型ドレイン層となるシリコン基板は、シリコンに代えて、炭化ケイ素(SiC)など他の材料を用いる場合にも適用できる。
【0029】
【発明の効果】
以上のように、本発明は、第1導電型の第1の導電層と、前記第1の導電層に積層させて形成してなる第1導電型の第2の導電層と、前記第2の導電層に積層させて形成してなる第1導電型とは反対型の第2導電型の第3の導電層と、
【0030】
前記第3の導電層上に選択的に形成してなる第1導電型の第1の導電領域と、前記第3の導電層上に選択的に形成してなる第2導電型の第2の導電領域と、前記第1の導電領域を開口させて前記第2の導電層まで達するように形成してなる溝と、前記溝の側面及び底面上に形成してなる第1の絶縁膜と、前記第1の絶縁膜の表面上に形成してなるゲート電極膜と、前記第1の絶縁膜及び前記ゲート電極膜上に形成してなる第2の絶縁膜を有し、前記第1の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも下方の膜厚が所定深さよりも上方の膜厚よりも厚く形成されてなる半導体装置であって、前記第1の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも上方の膜厚はほぼ均一となるように形成され、所定深さよりも下方の膜厚は前記溝の底面に近づくに従って漸次大きくなるように形成したので、ゲート絶縁膜の隅部付近の電界をさらに緩和することが可能になる。
【0031】
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体装置を示す断面斜視図である。
【図2】本発明の第2の実施の形態に係る半導体装置を示す断面斜視図である。
【図3】図3は、本発明の第2の実施の形態に係る半導体装置の変形例におけるトレンチゲートを示す断面図である。
【図4】図1のトレンチゲートの拡大図である。
【図5】従来技術に係る半導体装置の例を示す断面斜視図である。
【図6】図5のトレンチゲートの拡大図である。
【符号の簡単な説明】
100 半導体装置
101 N+型ドレイン層
102 N−型ドリフト層
103 P型ボディ層
104 P+型拡散領域
105 N+型ソース領域
106 ゲート絶縁膜
107 ゲート電極膜
108 上部ゲート絶縁膜
109 境界面
110 ゲートトレンチ
111 側壁下部
112 側壁上部
113 底部
114 傾斜面
115 ソース電極膜
116 ドレイン電極膜
117 隅部
118 隅部
119 凹部
120 隅部
200 半導体装置
201 N+型ドレイン層
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204 P+型拡散領域
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206 ゲート絶縁膜
207 ゲート電極膜
210 ゲートトレンチ
211 側壁下部
212 側壁上部
213 底部
215 ソース電極膜
216 ドレイン電極膜
217 隅部
218 隅部
【発明の属する分野】
本発明は、半導体装置及びその製造法に係り、主として電源回路等に利用されるパワーMOSFETの構成を有する半導体装置に関するものである。
【0002】
【従来の技術】
パワーMOSFETの構成を有する半導体装置において、いわゆるトレンチゲートを形成したものは、近年、DC−DCコンバータなど各種電源に幅広く応用されている。トレンチゲートを形成した半導体装置においては、例えば特許文献1のように、ゲートトレンチ(溝)をやや深く形成し、深く形成した分だけゲート絶縁膜の底部を厚くして絶縁耐圧を確保することが行われている。
【0003】
しかし、この手段を用いると、ゲート絶縁膜の外周面の面積が大きくなるので静電容量Crssも増加し、スイッチング特性を低下させる要因となる。また、ゲートトレンチを深くした場合に、ソース電極膜とドレイン電極膜との間に電圧を印加したときに、ゲート絶縁膜の底部の隅部付近に電界が集中しやすくなる。
【0004】
そこで、本件発明者らは、上記課題を解決するために、特許文献2、すなわち図6に示すような構造を発明した。図5は、従来技術に係る半導体装置の例を示す断面斜視図である。図5の符号において、200は半導体装置、201はN+型ドレイン層、202はN−型ドリフト層、203はP型ボディ層、204はP+型拡散領域、205はN+型ソース領域、206はゲート絶縁膜、207はゲート電極膜、210はゲートトレンチ、211は側壁下部、212は側壁上部、213は底部、215はソース電極膜、216はドレイン電極膜を示している。また、図6は、図5のトレンチゲートの拡大図である。図6の符号において、217,218は隅部である。
【0005】
図6に示すように、この発明においては、ゲート絶縁膜206の側壁下部211の膜厚を厚くし、その側壁上部212の膜厚を薄くしている。この構造によって、静電容量Crssを小さくすることでき、同時にゲート絶縁膜206の隅部218付近の電界が緩和されるので絶縁耐圧の確保も可能となった。
【0006】
ところが、本発明者のその後の研究により、図5に示した構造について、静電容量Crssを小さい状態に保つとともに、図6に示したゲート絶縁膜206の隅部217付近等の電界を緩和しつつ、さらにオン抵抗Ronを低減することが可能であることが分かった。
【0007】
【特許文献1】
特許第2647884号公報(第3−5頁、図1)
【特許文献2】
特開2002−299619号公報(第5−6頁、図2)
【0008】
【発明が解決しようとする課題】
トレンチゲート型のパワーMOSFETの構成を有する半導体装置において、ゲート絶縁膜の隅部付近の電界をさらに緩和可能な半導体装置を提供することを目的とするものである。
【0009】
【課題を解決するための手段】
上記の課題を解決するための手段として、本発明は、第1導電型の第1の導電層と、前記第1の導電層に積層させて形成してなる第1導電型の第2の導電層と、前記第2の導電層に積層させて形成してなる第1導電型とは反対型の第2導電型の第3の導電層と、前記第3の導電層上に選択的に形成してなる第1導電型の第1の導電領域と、前記第3の導電層上に選択的に形成してなる第2導電型の第2の導電領域と、前記第1の導電領域を開口させて前記第2の導電層まで達するように形成してなる溝と、前記溝の側面及び底面上に形成してなる第1の絶縁膜と、
【0010】
前記第1の絶縁膜の表面上に形成してなるゲート電極膜と、前記第1の絶縁膜及び前記ゲート電極膜上に形成してなる第2の絶縁膜を有し、前記第1の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも下方の膜厚が所定深さよりも上方の膜厚よりも厚く形成されてなる半導体装置であって、前記第1の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも上方の膜厚はほぼ均一となるように形成され、所定深さよりも下方の膜厚は前記溝の底面に近づくに従って漸次大きくなるように形成されていることを特徴とするものとした。
【0011】
以上の手段によれば、ゲート電極膜に傾斜を加えたことによってゲート電極膜の隅部付近の電界が緩和される。
【0012】
さらに、上記手段において、前記第1の絶縁膜は、前記溝の底面上に形成した部分において、凹部を有するようにできる。
【0013】
くわえて、上記手段において、前記第1の導電層は、第2導電型の第4の導電層に積層して形成されているものにできる。
【0014】
【発明の実施の形態】
以下に、本発明の第1の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図1は、本発明の第1の実施の形態に係る半導体装置を示す断面斜視図である。図1の符号において、100は半導体装置、101はN+型ドレイン層、102はN−型ドリフト層、103はP型ボディ層、104はP+型拡散領域、105はN+型ソース領域、106はゲート絶縁膜、107はゲート電極膜、108は上部ゲート絶縁膜、109は境界面、110はゲートトレンチ、111は側壁下部、112は側壁上部、113は底部、114は傾斜面、115はソース電極膜、116はドレイン電極膜を示している。また、図4は、図1のトレンチゲートの拡大図である。図4の符号において、117,118は隅部である。
【0015】
半導体装置100は、N+型ドレイン層101上にN−型ドリフト層102を積層し、さらにN−型ドリフト層102上にP型ボディ領域103を積層して形成している。また、P型ボディ領域103の表面近傍に、P+型拡散領域104をストライプ状に形成している。くわえて、P+型拡散領域104を両側から挟むように2つのN+型ソース領域105を形成している。なお、2つのN+型ソース領域105もP型ボディ領域103の表面近傍に形成されるが、その底部はP+型拡散領域104よりもやや浅くなっている。
【0016】
なお、側壁上部112と側壁下部111との境界位置は、本件発明者の研究の結果、N−型ドリフト層102とP型ボディ領域103との境界面109よりもやや浅くすることが最も好ましいことが分かった。また、上部ゲート絶縁膜108は、N+型ソース領域105の底部の深さ等設計条件に応じて、その上面をN+型ソース領域105の上面より深く、つまりゲートトレンチ110の上端よりも下方に位置するように形成しても良い。その場合、ゲートトレンチ110の上端付近の空間には、ソース電極膜115を充填することが好ましい。このようにすれば、ソース電極膜115とN+型ソース領域105との接合面の面積が広がるので、ソース電極膜115とN+型ソース領域105との電気的接続がより確実になる。逆に、上部ゲート絶縁膜108の一部がゲートトレンチ110の外に出た状態に形成することも可能である。
【0017】
さらに、各構成要素の詳細な構成について説明する。N+型ドレイン層101は、N+型シリコン基板から形成されている。N−型ドリフト層102は、N+型ドレイン層101の表面上に、N型の不純物を含むシリコン膜をエピタキシャル成長させて形成したものであり、N+型ドレイン層101よりも電気的抵抗が高い。また、P型ボディ層103は、N−型ドリフト層102の表面からP型の不純物を注入し、その表面から所定の深さの範囲内にこの不純物を高温で拡散することによって形成している。
【0018】
P+型拡散領域104は、P型ボディ層103の表面からP型の不純物を選択的に注入し、その表面から所定の深さまでの範囲内に、この不純物を高温で拡散させることによって形成している。N+型ソース領域105は、N+型の不純物を注入して拡散させることによって形成する。
【0019】
ゲート絶縁膜106は、高温の酸素雰囲気中でシリコン酸化膜を成膜することによって形成する。もちろん、酸化シリコンをCVD法で堆積させて形成することも可能である。また、上部ゲート電極膜108は、酸化シリコンをCVD法で堆積させて形成する。ゲート電極膜107は、N型の不純物を含むポリシリコンを堆積させて形成する。
【0020】
ゲートトレンチ110は、エッチングによってP型ボディ層103及びP+型拡散領域104の表面を開口させ、N−型ドリフト層102まで達する溝を形成したものである。なお、ゲートトレンチ110は、図1に示した深さ程度とすることが好ましいが、必要に応じて変更することも可能である。また、図1においては、ゲートトレンチ110を奥行き方向に平行に延びるストライプ状のものとして表したが、半導体装置100を平面的に見たときに、格子模様または煉瓦積み模様を呈するように形成することも可能である。この場合には、メサ部も半導体装置100を平面的に見たときに、正方形や長方形などを呈するように形成されることになる。
【0021】
ドレイン電極膜111及びソース電極膜112は、スパッタリングによって形成する。これらの材料は、Al−Siや、Al−Si−Cuなどが好ましいが、これらに限定されるものでなく、それぞれの電極膜として好ましい材料であれば他のものであってもよい。また、これらの形成方法もスパッタリング以外の方法を用いることも可能である。
【0022】
以上の構成において、ソース電極膜115とドレイン電極膜116との間に電圧を印加するとともに、ゲート電極膜107とソース電極膜115との間に閾値以上の電圧を印加すると、P型ボディ層103のゲート絶縁膜106との境界近傍に反転層が形成されてチャネルとなる。そして、ドレイン電極膜116からソース電極115へこのチャネルを通って電流が流れる。また、ゲート電極膜107とソース電極膜115との間の電圧を所定閾値より低くすれば、このチャネルが消滅して、ドレイン電極膜115とソース電極膜116との間には電流が流れない。
【0023】
さて、上述のように、ゲート絶縁膜106において、その側壁下部111のゲート電極膜107と接する面を傾斜面114とし、ゲート絶縁膜106の隅部117,118が鈍角となるようにしている。本件発明者の研究結果によれば、隅部117,118を鈍角としたことによって、これらの付近の電界緩和に顕著な効果があることが分かった。なお、隅部117,118を鈍角にしても、静電容量Crss、オン抵抗Ronといった特性に特段の影響を与えることはない。また、傾斜面114は、その傾斜角を小さくするとオン抵抗を低減でき、逆に大きくするとゲート容量の低減や電界をさらに緩和できるので、半導体装置100に求められる機能に応じて適宜設定することことが好ましい。
【0024】
さらに、本発明の第2の実施の形態に係る半導体装置について説明する。本発明の第2の実施の形態に係る半導体装置を示す断面斜視図である。図2において、119は凹部、その他の符号はすべて図1と同じものを示している。この実施の形態においては、ゲート絶縁膜106の側壁下部111を傾斜面114とすることに加えて、ゲート絶縁膜106の底部113に凹部119を形成することによって、ゲート絶縁膜106の底部113を部分的に薄くしている。このように、ゲート絶縁膜106を部分的に薄くすると、構造的には第1の実施の形態よりも複雑になるが、オン抵抗をさらに低減することが可能になる。
【0025】
なお、傾斜面の中央付近の位置は、本件発明者の研究の結果、N−型ドリフト層102とP型ボディ領域103との境界面の中央付近よりもやや浅くすることが最も好ましいことが分かった。側壁下部111の膜厚T1と側壁上部112の膜厚T2との比は、T1/T2≧1.5とすることが好適であることが分かった。くわえて、ゲート電極膜107の形成等に支障がない場合には、この比をT1/T2≧2.0とするとさらに電界が緩和されてより好適であることが分かった。さらに、上部ゲート絶縁膜108は、N+型ソース領域105の底部の深さ等構造上の制約等に応じて、その上面をN+型ソース領域105の上面より深く、つまりゲートトレンチ110の上端よりも下方に位置するように形成しても良い。その場合、ゲートトレンチ110の上端付近の空間には、ソース電極膜115を充填することが好ましい。このようにすれば、ソース電極膜115とN+型ソース領域105との接合面の面積が広がるので、ソース電極膜115とN+型ソース領域105との電気的接続がより確実になる。逆に、上部ゲート絶縁膜108の一部がゲートトレンチ110の外に出た状態に形成することも可能である。
【0026】
なお、上述の凹部119を含むゲート絶縁膜106の下方の構造については、電界緩和を図るために、以下のような形態にすることができる。図3は、本発明の第2の実施の形態に係る半導体装置の変形例におけるトレンチゲートを示す断面図である。図3おいて、120は隅部、その他の符号はすべて図2と同じものを示している。この変形例では、ゲート絶縁膜106の隅部117,118,120に丸みを持たせている。したがって、凹部119などの近傍において、さらに電界緩和を図ることができる。
【0027】
以上のように、これらの実施の形態においては、それぞれゲート絶縁膜106の側壁下部111を傾斜させて隅部117,118を鈍角にしたことで、これらの付近の電界緩和を実現できた。
【0028】
なお、これらの実施の形態に係る半導体装置において、ゲート絶縁膜として形成したシリコン酸化膜の一部または全部をシリコン窒化膜で形成することができる。また、ゲート電極膜は、ポリシリコンに代えて金属によって形成することもできる。さらに、ソース電極膜は、ソーストレンチの内部の一部にのみ形成するなど、部分的に形成することも可能である。また、以上の実施の形態に係る半導体装置においては、Nチャネルトレンチゲート型パワーMOSFETの構成を例として取り上げたが、Pチャネルトレンチゲート型パワーMOSFETの場合においても同様の構成を適用できる。この場合、ゲート電極膜は、P型の不純物を含むポリシリコンを堆積させて形成する。また、トレンチゲートを形成した絶縁ゲート型バイポーラトランジスタ(IGBT)に対しても好ましく適用できる。さらに、N+型ドレイン層となるシリコン基板は、シリコンに代えて、炭化ケイ素(SiC)など他の材料を用いる場合にも適用できる。
【0029】
【発明の効果】
以上のように、本発明は、第1導電型の第1の導電層と、前記第1の導電層に積層させて形成してなる第1導電型の第2の導電層と、前記第2の導電層に積層させて形成してなる第1導電型とは反対型の第2導電型の第3の導電層と、
【0030】
前記第3の導電層上に選択的に形成してなる第1導電型の第1の導電領域と、前記第3の導電層上に選択的に形成してなる第2導電型の第2の導電領域と、前記第1の導電領域を開口させて前記第2の導電層まで達するように形成してなる溝と、前記溝の側面及び底面上に形成してなる第1の絶縁膜と、前記第1の絶縁膜の表面上に形成してなるゲート電極膜と、前記第1の絶縁膜及び前記ゲート電極膜上に形成してなる第2の絶縁膜を有し、前記第1の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも下方の膜厚が所定深さよりも上方の膜厚よりも厚く形成されてなる半導体装置であって、前記第1の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも上方の膜厚はほぼ均一となるように形成され、所定深さよりも下方の膜厚は前記溝の底面に近づくに従って漸次大きくなるように形成したので、ゲート絶縁膜の隅部付近の電界をさらに緩和することが可能になる。
【0031】
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体装置を示す断面斜視図である。
【図2】本発明の第2の実施の形態に係る半導体装置を示す断面斜視図である。
【図3】図3は、本発明の第2の実施の形態に係る半導体装置の変形例におけるトレンチゲートを示す断面図である。
【図4】図1のトレンチゲートの拡大図である。
【図5】従来技術に係る半導体装置の例を示す断面斜視図である。
【図6】図5のトレンチゲートの拡大図である。
【符号の簡単な説明】
100 半導体装置
101 N+型ドレイン層
102 N−型ドリフト層
103 P型ボディ層
104 P+型拡散領域
105 N+型ソース領域
106 ゲート絶縁膜
107 ゲート電極膜
108 上部ゲート絶縁膜
109 境界面
110 ゲートトレンチ
111 側壁下部
112 側壁上部
113 底部
114 傾斜面
115 ソース電極膜
116 ドレイン電極膜
117 隅部
118 隅部
119 凹部
120 隅部
200 半導体装置
201 N+型ドレイン層
202 N−型ドリフト層
203 P型ボディ層
204 P+型拡散領域
205 N+型ソース領域
206 ゲート絶縁膜
207 ゲート電極膜
210 ゲートトレンチ
211 側壁下部
212 側壁上部
213 底部
215 ソース電極膜
216 ドレイン電極膜
217 隅部
218 隅部
Claims (3)
- 第1導電型の第1の導電層と、
前記第1の導電層に積層させて形成してなる第1導電型の第2の導電層と、
前記第2の導電層に積層させて形成してなる第1導電型とは反対型の第2導電型の第3の導電層と、
前記第3の導電層上に選択的に形成してなる第1導電型の第1の導電領域と、
前記第3の導電層上に選択的に形成してなる第2導電型の第2の導電領域と、
前記第1の導電領域を開口させて前記第2の導電層まで達するように形成してなる溝と、
前記溝の側面及び底面上に形成してなる第1の絶縁膜と、
前記第1の絶縁膜の表面上に形成してなるゲート電極膜と、
前記第1の絶縁膜及び前記ゲート電極膜上に形成してなる第2の絶縁膜を有し、
前記第1の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも下方の膜厚が所定深さよりも上方の膜厚よりも厚く形成されてなる半導体装置であって、
前記第1の絶縁膜は、前記溝の側面上に形成した部分において、所定深さよりも上方の膜厚はほぼ均一となるように形成され、所定深さよりも下方の膜厚は前記溝の底面に近づくに従って漸次大きくなるように形成されていることを特徴とする半導体装置。 - 前記第1の絶縁膜は、前記溝の底面上に形成した部分において、凹部を有することを特徴とする請求項1に記載の半導体装置。
- 前記第1の導電層は、第2導電型の第4の導電層に積層して形成されていることを特徴とする請求項1に記載の半導体装置。
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