KR20150052164A - 반도체 장치 - Google Patents

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사토시 가와시리
가즈코 오가와
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산켄덴키 가부시키가이샤
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Abstract

제1도전형의 제1반도체영역과, 제1반도체영역의 위에 배치된 제2도전형의 제2반도체영역과 제2반도체영역의 위에 배치된 제1도전형의 제3반도체영역과, 제3반도체영역의 위에 배치된 제2도전형의 제4반도체영역과, 제4반도체영역의 상면으로부터 신장하여 제4반도체영역 및 제3반도체영역을 관통하여 제2반도체영역까지 도달하는 홈의 내벽상에 배치된 절연막과, 홈의 측면에 있어서 절연막상에 배치되어, 제3반도체영역과 대향하는 제어전극과, 제1반도체영역과 전기적으로 접속하는 제1주전극과, 제4반도체영역과 전기적으로 접속하는 제2주전극과, 홈의 저면에 있어서 절연막의 위에 배치되고, 또한 제어전극과 이간하여 배치된 저면전극과을 구비하고, 평면에서 볼 때에 있어서 홈이 신장하는 방향의 길이는 홈의 폭보다도 크고, 또한, 서로 인접하는 상기 홈의 간격보다도 상기 홈의 폭이 넓다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 스위칭 동작(switching 動作)을 하는 트렌치 게이트형(trench gate型)의 반도체 장치(半導體裝置)의 구조에 관한 것이다.
절연 게이트형 바이폴라 트랜지스터(IGBT; 絶緣 gate型 bipolar transistor)는, 고입력 임피던스, 저온전압을 가지고 있기 때문에, 모터구동회로 등에서 사용되고 있다. 그러나 IGBT에 있어서는, 내압(耐壓)과 온전압(on電壓)이 트레이드 오프(trade-off)의 관계에 있다.
이 때문에 내압을 높게 유지하면서, 온전압을 내리기 위하여 다양한 방법이 제안되어 있다. 예를 들면, 드리프트 영역보다도 불순물 농도가 높게 정공(正孔, hole)이 축적되는 ｎ형층(이하에 있어서 「캐리어 축적층」이라고 한다)을 베이스 영역과 드리프트 영역 사이에 형성하는 구조가 제안되어 있다. 이 구조에 의하면 컬렉터 영역으로부터의 정공이 에미터 전극에 도달하는 것을 방해할 수 있어, 온전압을 내릴 수 있다(예를 들면 특허문헌1 참조).
일본국 공개특허 특개2002-353456호 공보
그러나 캐리어 축적층을 구비하는 반도체 장치를 실현시키기 위하여는, 캐리어 축적층을 형성하는 프로세스가 필요하게 되어 반도체 장치의 제조공정이 증대한다. 또한 반도체 장치에 드리프트 영역보다도 불순물 농도가 높은 캐리어 축적층을 배치하는 방법에서는 공핍층(空乏層)이 양호하게 넓어지기 어렵기 때문에, 내압과 온전압의 트레이드 오프를 충분하게 해소할 수 없다고 하는 문제가 있었다.
거기에서, IGBT에 있어서 홈의 폭을 넓힘으로써 온저항을 내릴 수 있다는 것이 본 출원인에 의하여 찾아내어졌다. 그러나 홈의 폭을 넓힌 구조의 IGBT에서는, 귀환용량(歸還容量) Crss가 증대한다고 하는 문제가 있었다.
본 발명은 이러한 문제점에 비추어 보아 이루어진 것으로서, 내압과 온전압의 트레이드 오프를 충분하게 해소할 수 있고, 귀환용량도 감소된 트렌치 게이트형의 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 하나의 태양에 의하면, (A)제1도전형의 제1반도체영역과, (B)제1반도체영역의 위에 배치된 제2도전형의 제2반도체영역과, (C)제2반도체영역의 위에 배치된 제1도전형의 제3반도체영역과, (D)제3반도체영역의 위에 배치된 복수의 제2도전형의 제4반도체영역과, (E)제4반도체영역의 상면으로부터 신장하여 제4반도체영역 및 제3반도체영역을 관통하여 제2반도체영역까지 도달하는 홈의 내벽상에 각각 배치된 절연막과, (F)홈의 측면에 있어서 절연막의 제3반도체영역의 측면과 대향하는 영역상에 배치된 제어전극과, (G)제1반도체영역과 전기적으로 접속하는 제1주전극과, (H)제4반도체영역과 전기적으로 접속하는 제2주전극과, (I)홈의 저면에 있어서 제어전극과 이간하여 절연막의 위에 배치되고, 제2주전극과 전기적으로 접속된 저면전극을 구비하고, 평면에서 볼 때에 있어서 홈이 신장하는 방향의 길이는 홈의 폭이상이며, 또한 인접하는 홈 상호간의 간격보다도 홈의 폭이 넓은 반도체 장치가 제공된다.
본 발명의 다른 태양에 의하면, (A)제1도전형의 제1반도체영역과, (B)제1반도체영역의 위에 배치된 제2도전형의 제2반도체영역과, (C)제2반도체영역의 위에 배치된 제1도전형의 제3반도체영역과, (D)제3반도체영역의 위에 배치된 복수의 제2도전형의 제4반도체영역과, (E)제4반도체영역의 상면으로부터 신장하여 제4반도체영역 및 제3반도체영역을 관통하여 제2반도체영역까지 도달하는 홈의 내벽상에 각각 배치된 절연막과, (F)홈의 측면에 있어서 절연막의 제3반도체영역의 측면과 대향하는 영역상에 배치된 제어전극과, (G)홈의 저면에 있어서 제어전극과 이간하여 절연막의 위에 배치된 저면전극과,(H) 제1반도체영역과 전기적으로 접속하는 제1주전극과, (I)제어전극 및 저면전극의 위에 배치된 층간절연막과, (J)층간절연막을 사이에 두고 제어전극 및 저면전극의 상방에, 제3반도체영역상 및 제4반도체영역상에 배치되고, 제4반도체영역 및 저면전극과 전기적으로 접속하는 제2주전극을 구비하고, 평면에서 볼 때에 있어서 인접하는 홈의 사이의 반도체영역의 면적보다도 홈의 면적이 넓은 반도체 장치가 제공된다.
본 발명에 의하면, 내압과 온전압의 트레이드 오프를 충분하게 해소할 수 있고, 귀환용량도 감소된 트렌치 게이트형의 반도체 장치를 제공할 수 있다.
도1은 본 발명의 실시형태에 관한 반도체 장치의 구조를 나타내는 모식적인 단면도이다.
도2는 본 발명의 실시형태에 관한 반도체 장치의 홈의 폭과, 컬렉터-에미터간 전압 및 컬렉터-에미터간 포화전압의 관계를 나타내는 그래프이다.
도3은 반도체 장치에 있어서 정공이 축적되는 모양을 나타내는 시뮬레이션 결과이다.
도4는 홈 주변의 전위분포의 시뮬레이션 결과이다.
도5는 본 발명의 실시형태에 관한 반도체 장치의 홈의 폭과, 컬렉터-에미터간 전압 및 컬렉터-에미터간 포화전압의 관계를 나타내는 다른 그래프이다.
도6은 본 발명의 실시형태에 관한 반도체 장치의 제조방법을 나타내는 공정 단면도이다.
도7은 본 발명의 실시형태에 관한 반도체 장치의 제조방법을 나타내는 공정 단면도(계속)이다.
도8은 본 발명의 실시형태에 관한 반도체 장치의 게이트 전극과 저면전극과 절연막과 에미터 영역의 배치를 나타내는 도식도로서, 도8(a)는 평면도, 도8(b)는 도8(a)의 VIII-VIII방향을 따른 단면도이다.
도9는 본 발명의 실시형태에 관한 반도체 장치의 에미터 영역의 배치예를 나타내는 모식적인 사시도이다.
도10은 본 발명의 실시형태에 관한 반도체 장치의 에미터 영역의 다른 배치예를 나타내는 모식적인 사시도이다.
도11은 본 발명의 실시형태에 관한 반도체 장치의 홈과 접속홈의 배치예를 나타내는 모식적인 평면도이다.
도12는 본 발명의 실시형태에 관한 반도체 장치의 홈과 접속홈의 연결장소의 구조를 나타내는 모식적인 평면도이다.
도13은, 본 발명의 실시형태에 관한 반도체 장치에 있어서 도12에 나타낸 연결장소의, 홈이 신장하는 방향을 따른 모식적인 단면도이다.
도14는 본 발명의 다른 실시예에 관한 반도체 장치의 구조예를 나타내는 모식적인 단면도이다.
도15는 본 발명의 다른 실시예에 관한 반도체 장치에 있어서의 홈내의 구조의 변형예를 나타내는 도이다.
도16은 본 발명의 실시형태에 관한 반도체 장치의 홈과 접속홈의 배치예를 나타내는 모식적인 평면도이다.
도17은 본 발명의 실시형태에 관한 반도체 장치의 도12에 나타낸 연결장소의, A-A방향을 따른 모식적인 단면도이다.
다음에 도면을 참조하여 본 발명의 실시형태를 설명한다. 이하의 도면의 기재에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 다만, 도면은 모식적인 것으로서, 두께와 평면치수의 관계, 각 부의 길이의 비율 등은 현실의 것과는 다른다는 것에 유의하여야 한다. 따라서 구체적인 치수는 이하의 설명을 참작하여 판단하여야 할 것이다. 또한, 도면 상호간에 있어서도 상호 치수의 관계나 비율이 서로 다른 부분이 포함되어 있는 것은 물론이다.
또한, 이하에 나타나 있는 실시형태는, 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로서, 본 발명의 기술적 사상은, 구성부품의 형상, 구조, 배치 등을 하기의 것으로 특정하는 것이 아니다. 본 발명의 실시형태는, 특허청구범위에 있어서 다양한 변경을 가할 수 있다.
본 발명의 실시형태에 관한 반도체 장치(1)는, 도1에 나타나 있는 바와 같이 반도체 기판(100)이, 제1도전형의 제1반도체영역(10)과, 제1반도체영역(10)상에 배치된 제2도전형의 제2반도체영역(20)과, 제2반도체영역(20)상에 배치된 제1도전형의 제3반도체영역(30)과, 제3반도체영역(30)상에 배치된 제2도전형의 제4반도체영역(40)을 구비한다.
도1에 나타나 있는 바와 같이, 제4반도체영역(40)의 상면으로부터 신장하여 제4반도체영역(40) 및 제3반도체영역(30)을 관통하여 제2반도체영역(20)까지 도달하는 홈(25)이 형성되어 있다. 홈(25)의 내벽상에는 절연막(50)이 배치되어 있다. 그리고 홈(25)의 벽면에 있어서, 절연막(50)상에 제3반도체영역(30)의 측면과 대향하여 제어전극(60)이 배치되어 있다. 또한 홈(25)의 내벽면의 저면측의 절연막(50)상에 제어전극(60)과 이간하여 저면전극(65)이 배치되어 있다. 또한 반도체 장치(1)는, 제1반도체영역(10)과 전기적으로 접속하는 제1주전극(80)과, 제3반도체영역(30) 및 제4반도체영역(40)과 전기적으로 접속하는 제2주전극(90)을 구비한다. 또한, 제2주전극(90)이 제3반도체영역(30)과 전기적으로 접속하지 않고 있어도 좋다. 저면전극(65)은, 제2주전극(90)과 전기적으로 접속되어 있다.
제1도전형과 제2도전형은 서로 반대의 도전형이다. 즉 제1도전형이 ｎ형이면 제2도전형은 ｐ형이며, 제1도전형이 ｐ형이면 제2도전형은 ｎ형이다. 이하에 있어서, 제1도전형이 ｐ형, 제2도전형이 ｎ형인 경우를 예시적으로 설명한다.
상기한 바와 같이 도1에 나타낸 반도체 장치(1)는 트렌치 게이트형의 IGBT이다. 설명을 알기 쉽게 하기 위하여, 이하에서는 제1반도체영역(10)을 ｐ형의 컬렉터 영역(10), 제2반도체영역(20)을 ｎ형의 드리프트 영역(20), 제3반도체영역(30)을 ｐ형의 베이스 영역(30), 제4반도체영역(40)을 ｎ형의 에미터 영역(40)으로 하여 설명한다. 복수의 에미터 영역(40)이, 베이스 영역(30)의 상면의 일부에 선택적으로 삽입되어 있다. 반도체 장치(1)에 있어서, 각 반도체영역의 불순물 농도 및 두께 등을 예시하면 아래와 같다.
에미터 영역(40)의 두께는 0.3μm∼1μm이며, 에미터 영역(40)의 불순물 농도는 1 x 1018cm-3 ∼ 1 x 1020cm-3이다. 또한 베이스 영역(30)의 두께는 4μｍ정도이며, 베이스 영역(30)의 불순물 농도는 5 x 1016cm-3 ∼ 1 x 1018cm-3이다. 또한 드리프트 영역(20)의 두께는 40μｍ이상이고 또한 140μｍ이하이며, 드리프트 영역(20)의 비저항(比抵抗)은 10Ωcm이상이고 또한 150Ωcm이하인 것이 바람직하다. 또한 컬렉터 영역(10)의 두께는 0.1μm∼300μm이며, 컬렉터 영역(10)의 불순물 농도는, 1 x 1017cm-3 ∼ 1 x 1019cm-3이다.
또 도1에 나타낸 예에서는, 드리프트 영역(20)과 컬렉터 영역(10) 사이에 ｎ형의 버퍼층(15)이 배치되어 있다.
또한 제어전극(60)을 게이트 전극(60), 제1주전극(80)을 컬렉터 전극(80), 제2주전극(90)을 에미터 전극(90)으로 하여 설명한다. 또한 게이트 전극(60)과 대향하는 베이스 영역(30)의 표면이 채널형성영역(101)이다. 즉, 홈(25)의 측면에 형성된 절연막(50)의 영역이 게이트 절연막으로서 기능한다.
도1에 나타내는 반도체 장치(1)에서는, 홈(25)의 폭(W1)이 홈(25)의 깊이보다도 크다. 예를 들면 홈(25)의 폭(W1)이 3μm∼20μm, 더 바람직하게는 3μm∼15μm이며, 더 바람직하게는 6μm∼15μm이다. 홈(25)의 깊이는 2μm∼10μm이며, 예를 들면 5μｍ정도이다. 또한 서로 인접하는 홈(25)의 간격(W2)은, 홈(25)의 간격(W2)보다도 홈(25)의 폭(W1)이 넓은 것이 바람직하여, 예를 들면 2∼4μm이다.
또한 본 발명에서 말하는 홈(25)의 폭(W1)이라 함은, 도1에 나타나 있는 바와 같이 베이스 영역(30)과 드리프트 영역(20)의 계면의 연장상의 위치에 있어서의 폭을 의미한다. 또한 본 발명에서 말하는 이웃하는 홈(25)의 간격(W2)이라 함은, 베이스 영역(30)과 드리프트 영역(20)의 계면의 연장상의 위치에 있어서의 홈(25) 사이의 간격을 의미한다. 또한 홈(25) 사이에 있어서 반도체 기판(100)의 표면에 노출한 베이스 영역(30)의 폭, 즉 베이스 영역(30)과 에미터 전극(90)이 접촉하는 부분의 폭을 「접속영역폭」이라고 말하고, 도1에 있어서 폭(W3)으로서 나타내었다. 또, 여기에서 말하는 「접속영역폭」이라고 함은, 도1에 있어서의 지면(紙面)과 수직방향인 홈(25)이 신장하는 방향과 수직인 방향을 따른 폭이다. 즉 홈(25)의 폭방향과 평행하는 방향에서의 길이를 의미한다.
게이트 전극(60)은, 홈(25)을 구성하는 한 쌍의 측면(제1측면과 제2측면)에 배치된 좌우의 게이트 전극(60)으로 구성되어 있고, 각각이 베이스 영역(30)과 절연막(50)을 사이에 두고 대향하도록 형성되어 있다. 또한 도1에 나타내는 단면에서는 좌우의 게이트 전극(60)은 분리되어 있지만, 좌우의 게이트 전극(60)은, 후술하는 바와 같이 접속홈(125)내의 게이트 접속부를 통하여 전기적으로 접속되어 있다. 게이트 전극(60) 및 게이트 접속부는, 예를 들면 불순물 농도가 1E19atom/cm3이상이고 또한 1E20atom/cm3이하인 고농도로 도프(dope)된 도전성의 다결정 실리콘막으로 구성된다.
또한 본 발명에 의거하여 홈(25)의 저면의 중앙측에는 게이트 전극(60)이 형성되어 있지 않다. 즉 홈(25)의 측면을 따라 배치된 게이트 전극(60)은, 반도체 기판(100)의 표면으로부터 홈(25)의 저면을 향하여 형성되어 있지만, 홈(25)의 저면의 중앙측에는 게이트 전극(60)이 형성되어 있지 않다. 홈(25)의 표면에 있어서 게이트 전극(60)이 형성되어 있지 않은 홈(25)의 저면의 영역내에는, 절연막(50)을 사이에 두고 드리프트 영역(20)과 대향하는 저면전극(65)이 형성되어 있다. 저면전극(65)은, 예를 들면 불순물 농도가 1E19atom/cm3이상이고 또한 1E20atom/cm3이하인 고농도로 도프된 도전성의 다결정 실리콘막으로 구성되어 있다. 이 저면전극(65)은, 홈(25)의 제1측면측에서 홈(25)의 제2측면측을 향하여 신장하고 있다. 저면전극(65)은, 좌우의 게이트 전극(60)과 이간하고 있어, 저면전극(65)과 좌우의 게이트 전극(60)은 전기적으로 분리되어 있다(절연되어 있다).
또한 좌우의 게이트 전극(60)과 저면전극(65)을 덮도록, 홈(25)내에는 층간절연막(70)이 형성되어 있다. 층간절연막(70)은, 저면전극(65)과 그 양측의 게이트 전극(60) 사이에도 형성되어 있어, 저면전극(65)과 좌우의 게이트 전극(60)을 전기적으로 절연하고 있다. 반도체 기판(100)의 표면상에는 에미터 전극(90)이 형성되어 있고, 에미터 전극(90), 게이트 전극(60) 및 저면전극(65) 사이에도 층간절연막(70)이 형성되어 있다.
층간절연막(70)은 이웃하는 홈(25)의 사이의 반도체 기판(100)상에 개구부를 구비하고, 반도체 기판(100)의 표면을 덮도록 배치된 에미터 전극(90)은, 층간절연막(70)의 개구부를 통하여 베이스 영역(30)과 에미터 영역(40)의 상면에 형성되어 있다. 상기한 구성에 의하여 에미터 전극(90)은, 반도체 기판(100)의 표면에 있어서 베이스 영역(30) 및 에미터 영역(40)과 전기적으로 접속된다. 또한 에미터 전극(90)에는, 후술하는 바와 같이 홈(25)의 저면에 형성된 저면전극(65)도 전기적으로 접속되어 있다.
또한 에미터 영역(40)은, 도9에 나타나 있는 바와 같이 홈(25)의 신장방향을 따라 띠모양으로 배치되어 있다. 여기에서 도1의 반도체 장치(1)의 구조를 도식적으로 나타내는 사시도인 도10에 나타나 있는 바와 같이, 에미터 영역(40)이 홈(25)을 따라 띠모양으로 형성되어 있는 것이 아니라, 홈(25)을 따라 베이스 영역(30)의 상부에 간헐적으로 배치하더라도 좋다.
반도체 장치(1)의 평면도를 도11에 나타낸다. 도11에 나타나 있는 바와 같이, 복수의 홈(25)의 외측에는 홈(25)과 평행하게 신장하는 좌우 한 쌍의 외측홈(225)이 배치되어 있다. 또한 이웃하는 홈(25)의 양단을 접속홈(125)이 연결하고 있고, 외측홈(225)의 양단에 있어서도 접속홈(125)이 연결되어 있다. 또, 가장 외측의 외측홈(225)을 접속홈(125)이라고 부를 수도 있다. 또한 접속홈(125)과 홈(25)의 연결장소에 대하여 확대한 평면도를 도12에 나타낸다. 또한 반도체 장치에 있어서 도12에 나타낸 연결장소의, 저면전극(65)에 대하여 홈이 신장하는 방향으로 절단한 모식적인 단면도를 도13에 나타낸다. 또한 도11의 평면도에 있어서, 게이트 전극(60)과 저면전극(65)을 생략하고, 홈(25)과 접속홈(125)과 외측홈(225)의 관계를 나타낸 평면도를 도16에 나타낸다. 도11 및 도12에서는, 층간절연막(70)이나 에미터 전극(90) 등의 도시를 생략하고 있다. 또 도1은 도12의 Ｉ-I방향을 따른 단면도이다.
도11 및 도16에 나타나 있는 바와 같이 홈(25)이 신장하는 방향의 길이(L)가 홈(25)의 폭(W1) 이상인 복수의 홈(25)이 병렬로 배치되어 있다. 또한 도11에서 지면에 있어서 홈(25)의 좌우의 가장 외측에 있어서, 적어도 1개의 홈(외측홈)(225)이 홈(25)이 신장하는 방향과 평행하게 배열되어 있다. 좌우 한 쌍의 외측홈(225)은 베이스 영역(30)의 상면으로부터 드리프트 영역(20)에 도달하도록 형성되어 있고, 외측홈(225)에 있어서 반도체 기판(100)의 외주측 측벽에는 베이스 영역(30)상의 에미터 영역(40)이 배치되어 있지 않다.
외측홈(225)내의 구조에 대하여 더 상세하게 설명하면, 반도체 장치(1)를 외측홈(225)의 폭방향의 단면에서 보았을 경우에, 홈(25)내의 게이트 전극(60)과 같이 좌우 한 쌍의 외측홈(225)에 있어서 반도체 기판(100)의 외주측 측벽과 그것과 대향하는 내주측 측벽상에, 좌우의 게이트 전극(60)이 각각 절연막(50)을 사이에 두고 베이스 영역(30)과 대향하여 배치되어 있다. 또한 홈(25)내의 저면전극(65)과 같이, 저면전극(65)이, 외측홈(225)의 일단에서 타단을 향하여 절연막(50)을 사이에 두고 외측홈(225)의 저면에서 드리프트 영역(20)과 대향하여 신장하고 있다. 저면전극(65)은, 외측홈(225)내의 좌우의 게이트 전극(60)과 이간하고 있어, 저면전극(65)과 외측홈(225)내의 좌우의 게이트 전극(60)과는 전기적으로 분리되어 있다. 구체적으로는, 외측홈(225)내의 저면전극(65)과 그 양측의 게이트 전극(60) 사이에도 층간절연막(70)이 형성되어 있어, 저면전극(65)과 좌우의 게이트 전극(60)은 서로 전기적으로 절연되어 있다.
접속홈(125)에 대하여 더 상세하게 설명하면, 도16에 나타나 있는 바와 같이 접속홈(125)은, 복수의 홈(25)의 배열방향으로 신장하고 이웃하는 복수의 홈(25) 및 외측홈(225)의 일단을 서로 연결하는 제1접속홈(125a)과, 복수의 홈(25)의 배열방향으로 신장하고 이웃하는 복수의 홈(25) 및 외측홈(225)의 타단을 서로 연결하는 제2접속홈(125b)을 구비한다. 즉, 한 쌍의 접속홈(125a, 125b)이 대향하는 영역에 복수의 홈(25)과 외주홈(225)이 배치되어 있다. 또, 한 쌍의 접속홈(125a, 125b)을 서로 구별하는 경우 이외에는, 접속홈(125)으로서 기재한다.
또한 접속홈(125)을 포함하는 반도체 장치(1)의 단면도를 도17에 나타낸다. 도17에 나타나 있는 바와 같이, 접속홈(125)은 베이스 영역(30)의 상면으로부터 드리프트 영역(20)에 도달하도록 형성되어 있고, 접속홈(125)의 측벽에는 베이스 영역(30)상의 에미터 영역(40)이 배치되어 있지 않다. 따라서 외측홈(225)과 접속홈(125)으로 둘러싸인 영역의 내측의 영역이 IGBT로서 동작하는 활성영역이며, 외측홈(225)과 접속홈(125)로 둘러싸인 영역의 외측이 활성영역을 둘러싸는 외주영역으로서 기능한다. 또, 도11 및 도16에 있어서 홈(25)은 3개밖에 나타내지 않고 있지만, 이는 도식적으로 나타내는 것으로서 실제로는 더 많은 홈(25)이 병렬로 배치되어 있다.
도11의 반도체 장치의 평면도에 나타나 있는 바와 같이, 홈(25)내 및 외측홈(225)내의 저면전극(저면전극의 본체부)(65)은, 홈(25) 및 외측홈(225)의 저면을 따라 띠모양으로 절연막(50)과 나란하게 신장하고 있다. 또한 도13에 나타나 있는 바와 같이 저면전극(65)은 절연막(50)과 나란하게 접속홈(125)의 저면상을 신장하고 있다. 저면전극(65)의 폭은 일정하여도 좋고, 작은 폭의 제1영역과 큰 폭의 제2영역이 홈(25) 및 외측홈(225)의 길이방향으로 반복하여 형성되어도 좋다. 또, 서로 다른 폭의 영역이 저면전극(65)에 존재하는 경우에, 평균적인 저면전극(65)의 폭을 저면전극(65)의 폭이라고 한다.
그리고 저면전극(65)의 단부는 접속홈(125)내에 존재한다. 또한 저면전극(65)의 단부는 저면전극 접속부(301)와 접속되어 있다. 도13에 나타나 있는 바와 같이, 저면전극 접속부(301)는 저면전극(65)의 단부와 에미터 전극(90)을 접속한다. 저면전극 접속부(301)는 홈(25) 및 외측홈(225)로부터 접속홈(125)에 걸쳐서 저면전극(65)상에 형성된 층간절연막(70)을 관통하여 접속홈(125)의 깊이방향으로 형성되어 있다. 따라서 저면전극 접속부(301)의 치수(접속홈(125)의 깊이방향의 치수)는 저면전극(65)의 두께(접속홈(125)의 깊이방향의 치수)보다도 커져 있다. 또한 도11 및 도12에서 반도체 장치(1)를 평면에서 볼 때에 나타내는 바와 같이, 접속홈(125)내의 저면전극(65)의 단부의 폭은 홈(25)내에 있어서의 저면전극(65)의 폭보다도 넓다. 이에 따라 저면전극(65)과 저면전극 접속부(301)를 양호하게 접속할 수 있다.
또한 접속홈(125)내에 형성되는 층간절연막(70)은 접속홈(125)내에 적층한 후에 어닐처리(aneal 處理) 되어서, 층간절연막(70)에 개구부를 형성하여 저면전극 접속부(301)를 개구부내에 형성한다. 이 때에, 도17에 나타나 있는 바와 같이 접속홈(125)의 폭이 홈(25)보다도 넓으므로, 층간절연막(70)은 접속홈(125)의 중앙측에서 비교적 얇고 또한 층간절연막(70)의 상면이 접속홈(125)의 중앙측에서 평탄하게 된다. 여기에, 층간절연막(70)의 개구부를 형성하고, 저면전극 접속부(301)를 형성함으로써, 층간절연막(70)의 개구부와 저면전극 접속부(301)를 용이하게 형성할 수 있다. 또한 접속부(301)는 저면전극(65)과의 접속을 양호하게 할 수 있다.
다음에 게이트 전극(60)과 게이트 버스라인 사이의 접속에 대하여 설명한다. 도11의 반도체 장치의 평면도에 나타나 있는 바와 같이, 홈(25)내 및 외측홈(225)내의 게이트 전극(60)은, 홈(25) 및 외측홈(225)의 측벽을 따라 띠모양으로 신장하고, 게이트 전극(60)의 단부는 접속홈(125a, 125b)에 도달한다. 또한 게이트 전극(60)의 단부는 접속홈(125)내의 게이트 접속부와 접속하고, 게이트 버스라인(62)과 접속하고 있다.
도11 및 도12에 나타나 있는 바와 같이 게이트 접속부는 제1부분(60a)과, 제2부분(60b)과, 접속홈(125)의 외측 측면에 절연막(50)을 사이에 두고 형성된 게이트 접속부의 제3부분(60c)을 구비한다.
게이트 접속부의 제1부분(60a)은, 접속홈(125)의 내측 측면상에 절연막(50)을 따라 형성되어 있다. 게이트 접속부의 제1부분(60a)은, 접속홈(125)의 길이방향으로 신장하고 이웃하는 게이트 전극(60) 사이를 접속하고 있다.
게이트 접속부의 제2부분(60b)은, 접속홈(125)의 저면상에 절연막(50)을 따라 형성되어 있다. 게이트 접속부의 제2부분(60b)은 접속홈(125)의 폭방향으로 신장하고, 게이트 접속부의 제1부분(60a)의 바닥부측과 일단에서 접속하고 있다. 또, 도11 및 도12에 나타나 있는 바와 같이 게이트 접속부의 제2부분(60b)은 이웃하는 저면전극(60)의 단부의 사이를 통과하도록 신장하고 있다. 또한 게이트 접속부의 제2부분(60b)의 치수(홈(25)의 깊이방향의 치수)는, 저면전극(65)의 두께(m)과 거의 같고, 게이트 전극(60)의 치수(홈(25)의 깊이방향의 치수)보다도 작다.
게이트 접속부의 제3부분(60c)은, 접속홈(125)의 외측 측면상에 절연막(50)을 따라 형성되어 있다. 게이트 접속부의 제3부분(60c)은 접속홈(125)의 외측 측면상에 절연막(50)을 따라 형성되어 있다. 게이트 접속부의 제3부분(60c)은 접속홈(125)의 깊이방향으로 반도체 기판 상방을 향하여 신장하고, 게이트 접속부의 제2부분(60b)의 타단과 접속하고 있다.
또한 게이트 접속부의 제4부분(60d)이 반도체 기판(100)상에 절연막(50)을 따라 형성되어, 게이트 접속부의 제3부분(60c)과 게이트 버스라인(62) 사이를 접속하고 있다.
도시를 생략하였지만, 버스라인(62)의 외측의 외주영역에 다양한 내압향상 구조를 채용할 수 있다. 예를 들면, 리사프(Reduced Surface Field : RESURF)나 전계완화링(Field Limiting Ring : FLR) 등이 외주영역에 배치된다.
여기에서 도1에 나타낸 반도체 장치(1)의 동작에 대하여 설명한다.
에미터 전극(90)과 컬렉터 전극(80) 사이에 소정의 컬렉터 전압을 인가하고, 에미터 전극(90)과 게이트 전극(60) 사이에 소정의 게이트 전압을 인가한다. 예를 들면 컬렉터 전압은 300V∼1600V정도, 게이트 전압은 10V∼20V정도이다. 이렇게 하여 반도체 장치(1)를 온상태로 하면, 채널영역(101)에 있어서 ｐ형으로부터 ｎ형으로 반전하여 채널이 형성된다. 형성된 채널을 통하여, 에미터 영역(40)으로부터의 전자가 드리프트 영역(20)으로 주입된다. 이렇게 주입된 전자에 의하여 컬렉터 영역(10)과 드리프트 영역(20) 사이가 순바이어스(順bias) 되어, 컬렉터 영역(10)으로부터 정공(hole)이 드리프트 영역(20), 베이스 영역(30)의 순으로 이동한다. 또한 전류를 늘려가면, 컬렉터 영역(10)으로부터의 정공이 증가하여 베이스 영역(30)의 하방으로 정공이 축적된다. 이 결과, 전도도 변조(傳導度變調)에 의하여 온전압이 저하한다.
반도체 장치(1)를 온상태로부터 오프상태로 하는 경우에는, 게이트 전압을 임계치 전압보다도 낮게 하고, 예를 들면 게이트 전압을 에미터 전압과 같은 전위 또는 부전위(負電位)가 되도록 제어하여 채널영역(101)을 소멸시킨다. 이에 따라 에미터 영역(40)으로부터 드리프트 영역(20)에 대한 전자의 주입이 정지한다. 컬렉터 전극(80)의 전위가 에미터 전극(90)보다도 높으므로, 베이스 영역(30)과 드리프트 영역(20)의 계면에서 공핍층이 넓어져 간다. 또한 드리프트 영역(20)에 축적된 정공은, 서로 인접하는 홈(25) 사이에 형성된 베이스 영역(30)을 통하여 에미터 전극(90)으로 배출된다. 즉 홈(25)과 홈(25) 사이의 베이스 영역(30)과 에미터 전극(90)이 접촉하는 부분이 정공의 흡출구(吸出口)가 된다.
도2에, 반도체 장치(1)의 홈(25)의 폭(W1)과 게이트-에미터 단락시의 컬렉터-에미터간 전압(VCES) 및 컬렉터-에미터간 포화전압(Vcesat)의 관계를 나타낸다. 컬렉터-에미터간 포화전압(Vcesat)은 온전압에 상당한다. 또 홈(25) 사이의 간격(W2) 및 접속영역폭은 일정하게 하였다. 컬렉터-에미터간 포화전압(Vcesat)은 낮을 수록 바람직하고, 컬렉터-에미터간 전압(VCES)은 높을 수록 바람직하다. 도2로부터, 홈(25)의 폭(W1)을 넓힘으로써 온전압이 저하하는 것을 알 수 있다. 이것은 다음의 이유에 의한다.
에미터 전극(90)과 컬렉터 전극(80) 사이에 소정의 컬렉터 전압을 인가하고, 에미터 전극(90)과 게이트 전극(60) 사이에 소정의 게이트 전압을 인가하여 반도체 장치(1)가 온 하면, 채널형성영역(101)이 ｐ형으로부터 ｎ형으로 반전하여 채널이 형성된다. 형성된 채널을 통과하여 에미터 전극(90)으로부터 홈(25)의 측면을 따라 주로 이동해온 전자가 드리프트 영역(20)으로 주입된다. 이렇게 주입된 전자에 의하여 컬렉터 영역(10)과 드리프트 영역(20) 사이가 순바이어스 되어, 정공이 컬렉터 영역(10)으로부터 드리프트 영역(20)으로 이동한다.
컬렉터 영역(10)으로부터 이동해온 정공은 홈(25)의 바닥부에 의하여 그 이동이 방해되어 홈(25)의 하방으로 축적된다. 그리고 도1에 나타내는 반도체 장치(1)에 있어서, 홈(25)의 폭(W1)이 넓을 수록 홈(25)의 하방에 있어서의 정공의 축적량이 증가한다. 따라서 도9 및 도10에 있어서 나타나 있는 바와 같이 반도체 장치(1)의 평면에서 볼 때에 있어서의 홈(25)의 면적(S1)은 홈(25) 사이의 반도체영역의 면적보다도 큰 것이 바람직하다. 홈(25)의 면적(S1)이 넓을 수록, 평면에서 볼 때에 있어서 홈(25)의 하방에 있어서의 정공의 축적량이 증가한다. 또한 홈(25) 바닥부의 하방에서의 드리프트 영역(20)의 두께는 홈(25)의 폭(W1)에 비하여 충분히 넓어, 적어도 30μm∼40μｍ 이상이기 때문에 채널의 연장부분의 컬렉터 영역(10)과 드리프트 영역(20)의 계면뿐만 아니라, 그것보다도 넓은 범위에서 컬렉터 영역(10)과 드리프트 영역(20)의 계면이 순바이어스가 되어, 정공이 컬렉터 영역(10)으로부터 드리프트 영역(20)으로 용이하게 이동할 수 있다.
이 결과, 홈(25)의 하방뿐만 아니라 그 근방 또한 그 외측의 베이스 영역(30)의 하측의 드리프트 영역(20)에 있어서의 정공의 축적량이 증가한다. 이상으로부터, 드리프트 영역(20)내에 축적되는 정공 총량이 증가하고 전도도 변조가 보다 강화되어, 반도체 장치(1)의 온전압이 감소된다.
또한 접속홈(125)과 외측홈(225)에 있어서도, 홈(25)과 같이 정공의 이동이 방해되어, 접속홈(125)과 외측홈(225)의 하방뿐만 아니라 접속홈(125)과 외측홈(225)의 내주측 측벽측의 근방, 또한 그 내측의 베이스 영역(30)의 하측의 드리프트 영역(20)에 정공이 축적된다. 이 결과, 접속홈(125)과 외측홈(225)을 형성함으로써 반도체 장치(1)의 온전압이 더 감소된다. 여기에서 도14에 나타나 있는 바와 같이 접속홈(125)과 외측홈(225)의 적어도 일방의 홈폭(W4)을 홈(25) 상호간의 간격(W2)보다 크게 함으로써 접속홈(125)의 하방뿐만 아니라 접속홈(125)과 외측홈(225)의 내주측 측벽측의 근방, 또한 그 내측의 베이스 영역(30)의 하측의 드리프트 영역(20)에도 정공이 비교적 쌓이기 쉬워진다. 그 결과, 온전압을 현저하게 감소시킬 수 있다.
그러나 접속홈(125)과 외측홈(225)의 적어도 일방의 홈폭(W4)을 홈(25) 상호간의 간격(W2)보다 크게 한 경우에는, 외측홈(125)의 외주측 측벽측에 배치된 베이스 영역(30)의 하방으로 정공이 축적되기 쉽고, 이에 따라 래치업(latch up)이 일어나 쉽다. 이것은 디바이스의 신뢰성의 저하로 이어진다. 따라서 홈폭(W4)과 홈폭(W2)의 관계는, 온전압감소와 래치업의 방지의 관점으로부터 결정하여야 한다. 즉, 래치업을 방지하기 위하여는 홈폭(W4)을 홈폭(W1)보다 크게 하지 않는 것이 바람직하다. 또한 도13에 나타나 있는 바와 같이 접속홈(125)의 외측에 베이스 영역(30)이 배치되고, 이 베이스 영역(30)에 에미터 전극(90)이 접속되면, 베이스 영역(30)을 통하여 이 베이스 영역(30)의 하방으로 축적된 정공을 에미터 전극(90)에 배출시킬 수 있다. 그 결과, 래치업을 방지할 수 있다.
또한 홈(25)의 신장방향과 교차하는 접속홈(125)을 배치함으로써, 칩의 평면적인 내응력 균형을 개선하는 효과도 부수적으로 얻을 수 있다.
한편 반도체 장치(1)에 있어서, 접속영역의 폭(W3)을 작게 함으로써 에미터 전극(90)에 대한 정공의 이동의 감소효과에 대하여 이하에서 설명한다.
베이스 영역(30)이 에미터 전극(90)과 접촉하는 접속영역의 폭(W3)은, 정공이 베이스 영역(30) 그리고 에미터 전극(90)으로 이동하기 위한 창구가 되는 부분이다. 폭(W3)이 폭(W1)에 비하여 1/2배∼1/12배 정도로 충분하게 좁으므로, 에미터 전극(90)으로 이동하는 정공의 양을 적게 할 수 있고, 홈(25)의 바닥부 부근의 드리프트 영역(20)내에 정공이 축적된다. 여기에서 폭(W3)이 폭(W1)에 비하여 충분하게 좁다. 또한 이것은, 도9 및 도10에 있어서, 홈(25)의 면적(S1)에 비하여 베이스 영역(30)의 에미터 전극(90)과 대향하는 영역(S2)은 충분하게 좁은 것을 의미한다. 따라서 홈(25)의 면적(S1)에 의한 정공축적 효과와, 에미터 전극(90)과 대향하는 면적(S2)을 작게 함으로써 에미터 전극(90)에 대한 정공의 이동의 억제효과의 상승적인 효과에 의하여 전도도 변조가 현저하게 강화되어, 온전압이 충분하게 감소된 반도체 장치(1)가 실현된다.
그런데 칩면적의 증대에는 비용 및 제조 프로세스 때문에 한계가 있다. 그리고 칩 사이즈를 일정하게 한 경우에, 홈(25)의 폭(W1)을 넓히면 채널 개수가 감소한다. 그 결과, 도5와 같이 정공이 축적되어서 전도도 변조에 의하여 온전압이 저하하는 효과보다도, 채널 개수의 감소에 의한 온전압의 상승의 효과가 커지고 반도체 장치의 온전압은 상승한다. 따라서 3μm∼20μｍ정도인 것이 바람직하다. 그리고 홈(25)의 폭(W1)이 7μｍ 정도인 경우에, 가장 효과적으로 온전압이 감소되는 것을 알 수 있다. 일반적인 반도체 장치에서는, 홈(25)의 폭(W1)은 넓은 경우에도 1μm∼2μｍ정도이다.
이상과 같이 반도체 장치(1)는, 홈(25)과 접속홈(125)과 외측홈(225)의 폭(W1)(또는 홈(25)과 접속홈(125)과 외측홈(225)의 면적)을 크게 함으로써 정공축적효과와, 접속영역의 폭(W3)(또는 평면에서 볼 때에 있어서의 베이스 영역(30)의 에미터 전극(90)과 대향하는 영역(S2)의 면적)을 작게 함으로써 에미터 전극(90)에 대한 정공의 이동의 감소효과의 상승적인 효과에 의하여, 전도도 변조가 현저하게 강화되어 온전압이 충분하게 감소된 반도체 장치(1)가 실현된다. 이 결과, 본 실시예의 반도체 장치(1)에 의하면, 예를 들면 캐리어 축적층이 배치된 구조 등을 채용하지 않아도, 온전압을 감소시킬 수 있다.
도3(a)에, 정공이 축적되는 모양의 시뮬레이션 결과를 나타낸다. 참고로, 도3(a)보다도 홈(25)의 폭이 좁을 경우의 시뮬레이션 결과를 도3(b)에 나타나 있다. 도3(b)는, 도3(a)의 홈(25)의 폭(W1)이 반 정도가 되었을 경우의 시뮬레이션 결과이다. 도3(a) 및 도3(b)의 횡축은 홈(25)의 폭, 종축은 홈(25)의 표면(개구)으로부터의 깊이다. 또한 영역(R20)은 드리프트 영역(20), 영역(R30)은 베이스 영역(30), 영역(R40)은 에미터 영역(40)의 위치를 나타낸다. 축적되는 정공의 밀도가 높은 영역일 수록 짙게 표시하고 있다. 즉, 도3(b)와 비교하여 도3(a)의 경우의 쪽이, 홈(25)의 하방 뿐만 아니라 그 근방 또한 그 외측의 베이스 영역(30)의 하측의 드리프트 영역(20)에 있어서의 정공의 축적량이 증가하고 있는 것을 알 수 있다.
특히, 도1에 나타낸 반도체 장치(1)에서는, 저면전극(65)은 에미터 전극(90)과 전기적으로 접속되어 있어, 에미터 전위로 고정되어 있다. 따라서 저면전극(65)측으로 정공이 끌어당겨져, 홈(25)의 바닥부에 정공이 축적되기 쉽다. 이 때문에 홈(25)의 하방 뿐만 아니라 그 근방 또한 그 외측의 베이스 영역(30)의 하측의 드리프트 영역(20)에 보다 많은 정공이 축적된다. 따라서 반도체 장치(1)는, 전도도 변조의 효과가 촉진되어 온저항을 보다 낮출 수 있다.
다음에 저면전극(65)에 의하여 정공이 효과적으로 축적되는 메커니즘에 대하여 이하에 설명한다.
도1이나 도11 등에 나타나 있는 바와 같이, 저면전극(65)은 홈(25) 및 외측홈(225)내에 있어서 홈(25) 및 외측홈(225)내로 신장하는 방향으로 접속홈(125)에 이르기까지 띠모양으로 신장하고 있다. 여기에서 반도체 장치(1)의 전체를 평면에서 보았을 경우에, 홈(25) 상호간의 간격(W2)에 대한 저면전극(65)의 폭(d2)의 비율이 1/4 이상, 바람직하게는 저면전극(65)의 폭(d2) > 홈(25) 상호간의 간격(W2)이다. 또한 저면전극(65)의 폭(d2)(또는 면적S3)은 홈(25)의 폭(W1)(또는 면적(S1))의 70%이상이다. 따라서 복수의 홈(25)내의 저면전극(65)이 활성영역의 거의 전체에 걸쳐서 배치되어 있다.
에미터 전극(90)과 전기적으로 접속한 저면전극(65)은, 저면전극(65) 아래의 홈(25) 및 외측홈(225)의 하방의 드리프트 영역(20)으로 정공을 당겨서 현저하게 체재시키는 효과가 있다. 따라서 반도체 장치(1)는, 전도도 변조의 효과가 촉진되어 온저항을 더 내릴 수 있다.
또한 도2에 나타나 있는 바와 같이 홈(25)의 폭(W1)을 넓게 함으로써 반도체 장치(1)의 내압을 향상시킬 수 있다. 이것은 다음의 이유에 의한다.
반도체 장치(1)를 온상태로부터 오프상태로 하면, 베이스 영역(30)과 드리프트 영역(20) 사이에 형성되는 ＰＮ접합 계면측으로부터 뿐만 아니라, 홈(25)의 바닥부 및 그 주변으로부터 드리프트 영역(20)내로 공핍층이 넓어져 간다. 이 때에, 공핍층의 넓어지는 방법이 일정하고, 보다 광범위하게 퍼져가는 것이 바람직하다. 공핍층의 확대가 불균일하거나, 좁거나 하는 경우에는 내압이 저하한다. 예를 들면, 홈(25)의 저면에 있어서 홈(25)의 폭방향의 양 단부가 전계집중점이다. 홈(25)의 폭(W1)이 좁은 경우에는, 홈(25)의 저면의 홈(25)의 폭방향의 양 단부 상호간이 가깝기 때문에, 홈(25)의 저면의 바로 아래에 있어서 공핍층이 양호하게 동일하고 또한 광범위 하게 넓어지지 않는다. 한편 홈(25)의 바닥부의 폭(W1)이 넓은 경우에는, 홈(25)의 저면의 양 단부의 간격이 넓기 때문에, 홈(25)의 바닥부의 바로 아래에 있어서의 공핍층은 보다 동일하게 또는 보다 광범위하게 넓어진다. 이 때문에, 홈(25)의 폭(W1)이 넓은 반도체 장치(1)에서는 내압이 향상된다.
전위분포(電位分布)를 시뮤레이션한 결과를 도4(a), 도4(b)에 나타내고 있다. 도4(b)는, 도4(a)와 비교하여 홈(25)의 폭(W1)이 반 정도인 경우다. 도4(a) 및 도4(b)의 종축은 홈(25)의 깊이다. 또한, 영역(R20)은 드리프트 영역(20), 영역(R30)은 베이스 영역(30), 영역(R40)은 에미터 영역(40)의 위치를 나타낸다. 전위가 높은 영역일 수록 짙게 표시하고 있다. 도4(a), 도4(b)부터, 홈(25)의 바로 아래에 있어서 공핍층이 하방으로 넓어지는 것을 알 수 있다. 특히, 홈(25)의 폭(W1)이 길 수록 홈(25) 하방의 전위분포는 폭이 넓고 평탄하여, 전계가 집중하기 어렵다는 것이 확인된다.
또한 간격(W2)이 비교적 좁게 됨으로써 반도체 장치(1)의 내압은 향상된다. 홈(25) 사이에 있어서의 공핍층의 깊이는, 홈(25) 바로 아래의 공핍층의 깊이보다도 얕다. 홈(25)의 간격(W2)이 넓으면, 홈(25) 사이의 영역에 있어서의 드리프트 영역(20)과 베이스 영역(30) 사이의 ＰＮ접합으로부터 드리프트 영역(20)내로 넓어지는 공핍층이 보다 평탄화된다. 이렇게 하면, 이 공핍층이 홈(25)의 측방으로부터 넓어지는 공핍층에 연속하는 부분이 보다 변형된 형상이 된다. 이 때문에 반도체 장치(1)의 내압이 저하해버린다. 따라서, 간격(W2)은 어느 정도 좁은 것이 바람직하여, 간격(W2)이 홈(25)의 폭(W1) 이하로 되는 것이 바람직하다.
간격(W2)이 홈(25)의 폭(W1) 이하인 관계는, 평면에서 보면 홈(25)의 면적(S1)이 홈(25) 사이의 반도체영역의 면적에 비하여 넓은 것에 상당한다. 홈(25)이 활성영역의 전면에 걸쳐서 형성되어 있으므로, 활성영역에 있어서의 공핍층을 완만한 모양으로 할 수 있어 내압을 향상시킬 수 있다.
또한 접속홈(125)내의 저면전극(65) 및 게이트 전극(60)의 신장부는 필드 플레이트로서 기능하고, 드리프트 영역(20)과 접속홈(125)의 계면에서 드리프트 영역(20)내로 공핍층을 신장시킬 수 있다. 따라서 반도체 장치(1)는 반도체 기판(100)의 외주측에 공핍층을 완만한 모양으로 신장시킬 수 있어, 반도체 장치(1)의 내압을 향상시킬 수 있다.
또한 도1에 나타나 있는 바와 같이, 절연막(50)에 있어서의 홈(25)의 저면에 배치된 영역의 막두께(t1)가, 홈(25)의 측면에 배치되어서 베이스 영역(30)에 대향하는 영역의 막두께(t2)보다도 두꺼워지도록 절연막(50)을 형성하는 것이 바람직하다. 이에 따라 컬렉터-에미터간 내압이 안정적으로 증가하여 신뢰성이 향상된다.
또한 도8(b)에 나타나 있는 바와 같이, 저면전극(65)의 폭(d2)은, 저면전극(65)과 게이트 전극(60) 사이의 간격(D)보다도 큰 것이 바람직하다. 이에 따라, 홈(25)과 드리프트 영역(20)의 계면에서 넓어지는 공핍층을 게이트 전극(60)과 저면전극(65)에 의하여 양호하게 매끄러운 모양으로 넓힐 수 있다. 그 결과, 반도체 장치(1)의 내압이 향상된다.
또, 도12에 나타나 있는 바와 같이, 반도체 장치(1)를 평면에서 보았을 경우에, 홈(25)과 접속홈(125)을 연결하는 홈의 코너부는 완만한 곡선으로 되어 있다. 이렇게 형성함으로써, 홈(25)의 측면의 게이트 전극(60)에 의하여 발생하는 공핍층과 접속홈(125)의 측면의 게이트 전극의 신장부의 제1부분(60a)에 의하여 발생하는 공핍층이 완만한 모양으로 연결될 수 있어, 내압의 저하를 억제할 수 있다. 또한, 접속홈의 바닥부 및 측면의 절연막(50)의 막두께(t3, t4)를, 게이트 절연막으로서 홈(25)과 게이트 전극(60) 사이의 절연막(50)의 막두께(t2)보다도 두껍게 형성하더라도 좋다. 이에 따라 활성영역을 둘러싸는 외주영역의 내압이 활성영역의 내압보다도 높아진다. 그 결과, 활성영역에서 브레이크다운(breakdown)이 발생하기 쉬워져, 전류집중(電流集中)을 억제하여 반도체 장치(1)의 파괴를 방지할 수 있다.
다음에 반도체 장치(1)에 있어서의 용량감소효과에 대하여 설명한다. 게이트 전극(60)은, 채널형성 때문에 홈(25)의 저면측까지 신장시킬 필요가 있다. 그러면 게이트 전극(60)과 드리프트 영역(20) 사이에 기생용량(Cdg)이 발생한다. 이 기생용량(Cdg)을 낮추기 위하여는, 게이트 전극의 두께를 얇게 하거나, 홈(25)의 바닥부의 절연막(50)을 두껍게 할 필요가 있다.
거기에서, 예를 들면 도1에 나타나 있는 바와 같이 반도체 장치(1)에서는, 게이트 전극의 하측의 절연막(50)의 막두께(t1)가 측벽측의 막두께(t2)에 비하여 두껍게 되어 있는 것에 의하여 기생용량(Cdg)을 감소시킬 수 있다. 또한, 절연막(50)의 전체의 막두께를 두껍게 해버리면, 임계치 전압의 문제가 발생한다. 즉 절연막(50)의 측면측은 게이트 절연막으로서 기능하기 때문에, 절연막(50)의 측면측의 막두께를 두껍게 하면 임계치 전압이 증가해버린다. 이 때문에 반도체 장치(1)에서는, 절연막(50)의 측면측의 막두께는 얇게 하고, 절연막(50)의 저면측의 막두께는 두껍게 하였다. 이에 따라 원하는 임계치 전압을 유지하면서 기생용량(Cdg)을 감소시킬 수 있었다. 절연막(50)의 홈(25)의 저면에서의 막두께(t1)는 예를 들면 300nm정도이며, 홈(25)의 측면에서의 막두께(t2)는 예를 들면 150nm정도이다.
또한 반도체 장치(1)에서는, 홈(25)에 있어서 대향하는 한 쌍의 측면에만 게이트 전극(60)이 형성되어 있고, 홈(25)의 저면과 대향하는 홈(25)의 중앙측의 부분에는 게이트 전극(60)이 형성되지 않고 있다. 이에 따라 홈(25) 바닥부의 드리프트 영역(20)과 게이트 전극(60) 사이의 기생용량(Cdg)이 감소되어 고속 스위칭이 가능하게 된다.
예를 들면, 도8(b)에 나타나 있는 바와 같이 홈(25)의 폭(W1)에 대한 게이트 전극(60)의 두께폭(d1)은 1/20∼1/3정도, 더 바람직하게는 1/15∼1/5정도이다. 홈(25)의 폭(W1)에 대한 게이트 전극(60)의 두께(d1)가 1/20보다 작아지면, 게이트 전극(60)의 두께가 지나치게 얇아지게 되어서, 게이트 전극(60)의 저항값이 상승해버려 스위칭 응답이 악화되어 버린다. 반대로, 홈(25)의 폭(W1)에 대한 게이트 전극(60)의 두께(d1)가 1/3을 넘으면, 게이트 전극(60)을 절단한 것에 의한 기생용량(Cdg)의 감소효과가 충분하게 얻어지지 않는다.
또한 폭이 넓은 홈(25)을 형성함으로써, 칩의 크기에서 차지하는 홈(25)의 개수가 적어지고, 게이트 전극(60)과 드리프트 영역(20)이 대향하는 면적이 감소하여 귀환용량(Crss)을 감소시킬 수 있다. 또한 칩의 크기에서 차지하는 홈(25)의 개수가 적어지면, 칩의 크기에서 차지하는 게이트 전극(60)과 대향하는 베이스 영역(30) 및 에미터 영역(40)의 면적도 작아져, 입력용량(Ciss)(= Cgd + Cgs)도 감소시킬 수 있다.
또한 저면전극(65)은 에미터 전극(90)과 전기적으로 접속되어 있고, 저면전극(65)을 형성함으로써 기생용량(Cdg)이 증가할 일은 없다. 거기에서, 도8(a), 도8(b)에 나타나 있는 바와 같이 홈(25)의 저면과 대향하는 영역에 있어서, 게이트 전극(60)의 두께(d1)보다도 저면전극(65)의 폭(d2)이 넓은 것이 바람직하다. 이것은, 다음의 이유에 의한다.
도1에 나타나 있는 바와 같은 홈(25) 사이의 간격(W2)에 비하여 홈(25)의 폭(W1)이 넓은 반도체 장치(1)에서는, 넓은 홈(25)의 바닥부에 정공을 효과적으로 축적할 수 있다. 이 때문에, IGBT 특유의 전도도 변조를 생기게 하여 온저항을 저하시킬 수 있다. 그러나 폭이 넓은 홈(25)을 게이트 전극(60)에 삽입하였을 경우에, 귀환용량(Crss)이 대폭적으로 증대해버린다. 이에 대하여, 귀환용량(Crss)에 영향을 주지 않는 저면전극(65)의 폭(d2)을 게이트 전극(60)의 폭(d1)보다도 넓게, 예를 들면 2배 이상으로 한다. 또한 도11의 반도체 장치(1)의 평면에서 볼 때에 있어서, 게이트 전극(60)의 면적보다도 저면전극(65)의 면적을 넓게, 예를 들면 2배 이상으로 한다. 이에 따라, 귀환용량(Crss)의 대폭적인 증대를 억제할 수 있다. 그와 더불어, 저면전극(65)과 컬렉터 영역(10) 사이의 전위차에 의하여 홈(25) 바닥부측에서 반도체영역측으로 공핍층이 넓어지고, 홈(25)내를 게이트 전극(60)으로 삽입하였을 경우와 같은 정도의 내압을 확보할 수 있다.
또한 저면전극(65)의 상면의 위치는 에미터 영역(40)보다도 낮고, 저면전극(65)은 에미터 영역(40)으로 둘러싸인 홈내의 영역에 없고, 베이스 영역(30)과 드리프트 영역(20)의 계면의 위치와 거의 같은 높이 또는 계면보다도 낮게 설정되는 것이 바람직하다. 또한 저면전극(65)의 폭(d2)이, 저면전극(65)의 막두께방향의 두께(m)보다도 크고, 예를 들면 1.5배 이상으로 하는 것이 바람직하다. 이에 따라, 게이트 전극(60)과 대향하는 저면전극(65)의 면적이 작아지므로, 기생용량(Cgs)를 감소시킬 수 있다. 그 결과, 입력용량(Ciss)이 더 감소된다.
다음에 저면전극(65)과 에미터 전극(90)의 접속부에 있어서의, 반도체 장치(1)의 게이트-에미터간 용량(Cgs)의 감소에 대하여 이하에서 설명한다.
우선, 도12에 나타나 있는 바와 같이 접속홈(125)내에 배치된 저면전극(65)의 단부에 있어서, 저면전극(65)과 반도체 기판(100)상의 에미터 전극(90)이 접속홈(125)의 깊이방향으로 연장되는 저면전극 접속부(301)로 접속되어 있다. 즉 저면전극 접속부(301)의 치수(접속홈(125)의 깊이방향의 치수)는 저면전극(65)의 두께(접속홈(125)의 깊이방향의 치수)보다도 두껍게 된다. 거기에서, 접속홈(125)내에만 저면전극 접속부(301)를 형성함으로써, 평면적으로 보아서 활성영역인 홈(25)내에 띠모양으로 신장하도록 접속부(301)를 형성할 경우와 비교하여, 게이트-에미터간 용량(Cgs)을 감소시킬 수 있다.
또한 도11에 나타나 있는 바와 같이 게이트 접속부의 제2부분(60b)은, 저면전극 접속부(301)와 접속하는 저면전극의 단부와 대향하는 부분이다. 반도체 장치(1)에 있어서, 게이트 접속부의 제2부분(60b)의 치수(접속홈(125)의 깊이방향의 치수)는, 게이트 전극(60)의 치수(홈(25)의 깊이방향의 치수)보다도 작다. 이에 따라, 게이트 전극(60)과 저면전극 접속부(301)가 대향하고 있을 경우와 비교하여, 게이트 접속부의 제2부분(60b)과 저면전극 접속부(301)의 대향하는 면적은 작아진다. 따라서 반도체 장치(1)는, 게이트 접속부의 제2부분(60b)과 저면전극 접속부(301) 사이에 발생하는 기생용량을 감소시킬 수 있다.
(제조방법)
이하에서 도6(a)∼도6(h), 도7(i)∼도7(n)을 참조하여 본 발명의 실시형태에 관한 반도체 장치(1)의 제조방법을 설명한다. 여기에서는, 하나의 홈(25)에 관한 구조만에 대하여 나타낸다. 또, 이하에서 설명하는 반도체 장치의 제조방법은 일례이며, 이 변형예를 포함하여 그 이외의 다양한 제조방법에 의하여 실현 가능한 것은 물론이다.
우선, 도6(a)에 나타나 있는 바와 같이 드리프트 영역(20), 베이스 영역(30)이 순차적으로 형성된 반도체 기판(100)의 표면(베이스 영역(30)중)에, 에미터 영역(40)을 이온주입(ion 注入)에 의하여 형성한다. 또한, 적어도 베이스 영역(30)과 에미터 영역(40)의 일방은, 후술하는 게이트 전극(60)과 저면전극(65)을 형성하기까지의 사이, 또는 후술하는 게이트 전극(60)과 저면전극(65)을 형성한 후에 형성하더라도 좋다.
다음에 도6(b)에 나타나 있는 바와 같이 에미터 영역(40)이 형성된 영역중에 홈(25)을 형성한다(홈형성공정). 홈(25)은, 예를 들면 포토레지스트막을 마스크로 하여 반도체 기판(100)을 드라이 에칭 함으로써 형성할 수 있다. 홈(25)은, 베이스 영역(30)을 관통하여 드리프트 영역(20)에 도달한다.
다음에 열산화에 의하여 홈(25)내를 포함하는 반도체 기판(100)의 표면 전체에 절연막(50)을 형성한다(산화공정). 그 후에, 홈(25)으로부터 떨어진 영역에 있어서의 절연막(50)을 에칭으로 제거한다. 이에 따라 도6(c)에 나타나 있는 바와 같이, 절연막(50)은 홈(25)의 내부(저면, 측면) 및 그 주위에만 잔존(殘存)한다. 여기에서 절연막(50)의 두께를 홈(25)내에서 동일하게 하였을 경우는, 1회의 열산화에 의하여 절연막(50)을 형성할 수 있다.
다음에 도전성을 가지도록, 예를 들면 1E19atom/cm3이상, 1E20atom/cm3이하의 고농도로 도핑된 다결정 실리콘막(게이트 전극재료)(600)을 CVD법에 의하여 표면 전체면에 성막한다(게이트 전극 성막공정). 이 때에, 도6(d)에 나타나 있는 바와 같이 홈(25)의 내부가 다결정 실리콘막(600)에 의하여 메워지지 않고, 다결정 실리콘막(600)의 두께가 홈(25)의 측면 및 저면에 있어서 대략 균일한 것 같은 성막조건으로 다결정 실리콘막(600)이 성막된다. 또한 다결정 실리콘막(600)의 표면에 희생산화막(犧牲酸化膜)(650)을 형성한다.
다음에 다결정 실리콘막(600)을 형성한다(게이트 전극 패터닝 공정). 도6(e)∼도6(h)은 이 공정을 상세하게 설명하는 도면이다. 우선, 도6(e)에 나타나 있는 바와 같이 포토레지스트막(200)을 전체면에 도포하여 형성한 후에, 마스크를 사용한 노광(露光)/현상(現象)을 하여 도6(f)에 나타나 있는 바와 같이 포토레지스트막(200)을 형성한다.
그 후에 도6(g)에 나타나 있는 바와 같이, 다결정 실리콘막(600)을 드라이 에칭(이방성 에칭) 함으로써 특히 홈(25)내에서의 다결정 실리콘막(600)을 선택적으로 제거하여, 게이트 전극(60)과 저면전극(65)을 분리하여 형성한다. 그 후에 도6(h)에 나타나 있는 바와 같이 게이트 전극(60)의 측면이나 저면전극(65)의 상면에 남은 희생산화막(650)과 포토레지스트막(200)을 제거한다. 이에 따라 게이트 전극(60) 및 저면전극(65)이 형성된다. 또한, 다결정 실리콘막(600)은, 도시한 범위 외(예를 들면, 홈(25)의 신장방향의 단부측 등)에서도 배선재료로서 일부 잔존하도록 형성된다.
그 후에 도7(i)에 나타나 있는 바와 같이 절연막(700)을 표면 전체면에 성막한다(층간절연막 성막공정). 이 때에, 다결정 실리콘막(600)과 같이, 홈(25)의 내부에 절연막(700)이 형성된다.
다음에 성막된 절연막(700)을 형성한다(층간절연막 패터닝 공정). 도7(j)∼도7(m)은 이 공정을 상세하게 설명하는 도면이다. 우선, 도7(j)에 나타나 있는 바와 같이 도6(d)와 같이 포토레지스트막(200)을 도포하여 형성한다. 그 후에, 도7(k)에 나타나 있는 바와 같이 홈(25)의 외측에서 절연막(700)이 노출하도록, 포토레지스트막(200)을 동일하게 형성한다.
포토레지스트막(200)을 마스크로 하여 절연막(700)의 드라이 에칭을 함으로써, 도7(l)에 나타나 있는 바와 같이 절연막(700)은 층간절연막(70)으로서 잔존한다. 이 때에, 도시를 생략하지만 저면전극(65)과 에미터 전극(90)이 접속되는 영역에서는, 저면전극(65)의 상방의 절연막(700)이 에칭으로 제거된다. 그 후에 도7(m)에 나타나 있는 바와 같이 포토레지스트막(200)을 제거하고 어닐처리를 한다.
그 후에 도7(n)에 나타나 있는 바와 같이 에미터 전극(90)을 형성하고, 반도체 기판(100)의 이면에 컬렉터 전극(80)(도면에 나타내는 것을 생략)을 형성함으로써 도1의 반도체 장치(1)가 완성된다. 또한, 도7(n)에 나타나 있는 영역에 있어서는 표면 전체면에 에미터 전극(90)이 형성되어 있지만, 에미터 전극(90)은 반도체 장치(1)의 표면 전체면에는 형성되지 않는다. 실제로는 홈(25)은 도6(a)∼도6(h) 및 도7(i)∼도7(n)에 있어서의 지면과 수직방향으로 신장하고 있고, 그 단부에 있어서 게이트 전극(60)은, 에미터 전극(90)과 접하지 않도록 표면측에 있어서 인출되도록 형성된다. 이에 따라 게이트 전극(60), 에미터 전극(90), 컬렉터 전극(80)의 각각이 전극단자로서 기능한다.
상기한 바와 같이 동일한 다결정 실리콘막을 형성함으로써, 게이트 전극(60)과 저면전극(65)을 동시에 형성할 수 있다.
또, 저면전극(65)의 단면형상(도6(g)에 있어서의 다결정 실리콘막(600)의 에칭 형상)은, 드라이 에칭 조건에 의하여 제어할 수 있다. 이에 따라, 예를 들면 저면전극(65)을 순테이퍼 형상(順taper 形狀)(저면전극(65)의 상면보다도 하면이 넓은 형상)으로 한 경우에는, 층간절연막(70)을 게이트 전극(60)과 저면전극(65)의 사이에 삽입하기 쉬워져, 이들 사이의 절연성을 양호하게 할 수 있다. 반대로, 저면전극(65)을 역테이퍼 형상(逆taper 形狀)(저면전극(65)의 하면보다도 상면이 넓은 형상)으로 한 경우에는, 에미터 전극(90)과 저면전극(65) 사이의 접촉면적을 크게 할 수 있어, 이들 사이의 콘택트 저항을 감소시킬 수 있다.
(그 밖의 실시예)
상기한 바와 같이 본 발명을 실시형태에 의거하여 기재하였지만, 이러한 개시의 일부를 이루는 설명 및 도면은 본 발명을 한정하는 것이다라고 이해해서는 안 된다. 본 개시로부터 당업자에는 다양한 대체 실시형태, 실시예 및 운용기술이 분명하게 될 것이다.
예를 들면, 반도체 장치(1)의 게이트 전극(60)의 구조에 대하여, 도15에, 게이트 전극(60)의 바닥부가 홈(25)의 저면을 따라 홈(25)의 중앙부로 돌출한 변형예를 나타내었다. 도15에 있어서, 게이트 전극(60)과 저면전극(65)의 간격이 D, 홈(25)내에 있어서의 저면전극(65)측에 대한 게이트 전극(60)의 돌출량을 X로 나타내었다. 여기에서 돌출량(X)과 저면전극(65)의 폭(d2)의 합은, 홈(25) 사이의 간격(W2)보다도 큰 것이 바람직하다. 이에 따라, 게이트 전극(60)과 저면전극(65) 바로 아래 및 그 근방의 드리프트 영역(20)에 비교적 정공이 모이기 쉽다. 이에 따라 IGBT 특유의 전도도 변조를 더 생기게 하여 온저항을 감소시킬 수 있다.
예를 들면 간격(D)을 넓히면, 게이트 전극(60) 바로 아래에 형성되는 공핍층의 폭이 저면전극(65)측에서 좁아져서 에미터 전극(90)과 컬렉터 전극(80) 사이의 내압이 저하한다. 이 때문에, 이 내압은 게이트 전극(60)과 저면전극(65)의 간격(D)에 의하여 제어할 수 있다.
또한 게이트 전극(60)의 돌출량(X)이 크면, 귀환용량(Crss)이 커지게 된다. 이 때문에, 돌출량(X)에 의하여 귀환용량(Crss)을 조정할 수 있다.
상기한 구조, 제조방법에 의하면, 간격(D), 돌출량(X)은 모두 게이트 전극 패터닝 공정에서의 포토레지스트막(200)의 마스크 패턴 및 희생산화막(650)의 마스크 패턴에 의하여 정해진다. 예를 들면, 반도체 장치의 보호를 위하여, 에미터 전극(90)과 컬렉터 전극(80) 사이의 브레이크다운(breakdown)이 발생하는 위치는, 칩상의 특정한 영역에서 발생하도록 정해진다. 예를 들면 이 특정한 영역에 있어서 간격(D)이 넓혀진 마스크 패턴을 사용함으로써, 칩상에 있어서의 활성영역의 내압을 저하시키는 것을 용이하게 할 수 있다. 한편 간격(D)을 작게 함으로써 귀환용량(Crss)을 감소시킬 수도 있다. 즉, 칩의 면내에 있어서의 내압이나 귀환용량(Crss)의 분포의 제어를, 게이트 전극 패터닝 공정에 있어서의 리소그래피의 마스크 패턴만에 의하여 구현할 수 있다. 도6(f)에 있어서의 리소그래피에 있어서는, 노광시의 초점을 홈(25)의 저면에 맞춤으로써 간격(D), 돌출량(X)을 고정밀도로 제어할 수 있다.
또한, 도15에 나타나 있는 바와 같이 홈(25)내에 있어서의 저면전극(65)의 폭(d2)과 돌출량(X)의 합과 홈(25) 상호간의 간격(W2)과의 비율은 1/4∼11/4정도로 하는 것이 바람직하다. 이 비율이 1/4보다도 작으면, 정공이 드리프트 영역(20)에 축적되기 어렵다. 한편, 11/4보다도 크면, 채널저항이 증대하여 온저항이 증가한다.
또한 저면전극(65)과 홈(25)에 의하여 정공을 축적하는 효과를 향상시키기 위하여, 저면전극(65)의 폭(d2) 및 돌출량(X)과 홈(25) 상호간의 간격(W2)은, (d2 + X) > W2의 관계를 만족시키는 것이 바람직하다. 특히, 내압이 높은 반도체 장치(1)에 있어서 바람직하다.
또한 에미터 영역(40)의 반도체 기판(100)의 상면측의 제1부분의 불순물 농도를 1E19atom/cm3 ∼ 1E20atom/cm3으로 하고, 제1부분보다도 깊은 제2부분이 1E18atom/cm3 ∼ 1E19atom/cm3이 되도록 형성하더라도 좋다. 이렇게 하면, 반도체 장치(1)의 단락내량(短絡耐量)을 향상시킬 수 있다.
또한, 도1의 반도체 장치(1)에 있어서 홈(25)의 바닥부는 평탄하게 되어 있지만, 홈(25)의 단부보다도 홈(25)의 중앙부가 얕도록 홈(25)의 바닥부를 형성하더라도 좋다. 이렇게 홈(25)의 바닥부를 형성함으로써 홈(25)의 바닥부의 중앙부에 정공을 보다 효율적으로 축적할 수 있다. 그 결과, 온전압을 내릴 수 있다.
또는, 홈(25)의 바닥부의 적어도 일부가 아래로 볼록진 곡면이 되도록 둥글게 되어 있어도 좋다. 홈(25)의 바닥부의 단부의 둥근 부분이 넓으면, 정공이 홈(25) 밑에 축적되지 않고 베이스 영역(30)으로 이동하기 쉬워진다. 이 때문에 홈(25)의 바닥부가 평탄하거나 또는 위로 볼록인 부분이 넓으면, 온전압을 낮게 할 수 있다.
도13에, 홈(25)과 접속홈(125)의 연결장소의 단면도를 나타낸다. 층간절연막(70)에 형성된 개구부(301)를 사이에 두고, 에미터 전극(90)과 저면전극(저면전극의 본체부)(65)이 저면전극 접속부(301)에 의하여 접속되어 있다. 접속부(301)는 저면전극(65)이 신장하는 방향에 있어서의 단부측이며, 좌우의 게이트 전극(60)이 대향하는 영역의 단부측 또는 그 외측에 위치한다. 즉, 접속부(301)는 활성영역보다 외측에 있다. 예를 들면 접속부(301)가 형성되면, 접속부(301)를 활성영역에 형성했을 경우에, 접속부(301)의 상방에서 에미터 전극(90)의 상면에 폭이 좁은 오목이 발생한다. 이 때문에, 활성영역상의 에미터 전극(90)과 본딩와이어의 접속강도가 저하한다. 이 때문에, 활성영역으로부터 이간한 저면전극(65)의 단부만에 있어서, 저면전극(65)과 에미터 전극(90)이 접속되는 것이 바람직하다. 또한 접속부(301)가 형성됨으로써 홈(25) 내부에 수분이 침투할 우려가 발생한다. 활성영역에 있어서 수분이 침투하면 신뢰성이 크게 저하하기 때문에, 저면전극(65)의 단부 즉 외주영역에만 접속부(301)를 형성하는 것이 바람직하다.
또한 도13에 나타나 있는 바와 같이, 접속홈(125)의 외측까지 베이스 영역(30)을 형성하더라도 좋다. 이에 따라, 베이스 영역(30)과 에미터 전극(90)이 확실하게 콘택트 할 수 있는 영역을 접속홈(125)의 외측에 확보할 수 있다.
또한 도14에 나타나 있는 바와 같이, 게이트 전극(60)에 있어서 홈(25)의 저면과 대향하는 하면에 테이퍼를 형성하여도 좋다. 게이트 전극(60)의 하면에 테이퍼를 형성함으로써 게이트 전극(60)의 저면과 드리프트 영역(20)(컬렉터 영//역(10))이 대향하는 면적이 좁아져서 기생용량(Cdg)을 감소시킬 수 있다.
또한 층간절연막(70)의 일부가 홈(25)의 내부에 삽입되기 때문에, 도14에 나타나 있는 바와 같이 층간절연막(70)의 막두께는, 홈(25)의 개구부의 테두리 상방에서 두껍고, 홈(25)의 개구부의 중앙 상방에서 얇게 형성되어도 좋다. 에미터 전극(90)의 상면에, 홈(25)의 개구부의 중앙 상방에서 큰 오목이 발생한다. 이 때문에, 에미터 전극(90)의 상면에 배치되는 클립리드나 본딩와이어와 에미터 전극(90)의 접속면적이 증대하여 접속강도가 향상된다.
게이트 전극(60)이나 저면전극(65)이 도펀트(dopant)를 함유하는 다결정 실리콘 전극일 경우에, 층간절연막(70)에는 예를 들면 도14에 나타나 있는 바와 같이 BPSG막으로 이루어지는 제1절연막(71)과 NSG막으로 이루어지는 제2절연막(72)의 적층구조를 채용하는 것이 바람직하다. BPSG막은 어닐처리에 의하여 표면을 완만한 모양으로 할 수 있는 층간막이지만, 인(P)을 포함하기 때문에 전극의 도전성에 영향을 끼친다. 그 때문에 인을 포함하지 않는 보호막으로서 NSG막을 전극과 BPSG막 사이에 배치함으로써, 전극의 도전성에 영향을 끼치지 않고 또한 층간절연막(70)의 상면을 완만한 모양으로 할 수 있다.
또한 도14에 나타나 있는 바와 같이 베이스 영역(30)과 드리프트 영역(20)의 계면이 홈(25) 사이에 위치하고, 홈(25)으로부터 이간한 영역에서의 베이스 영역(30)과 드리프트 영역(20)의 계면의 위치가, 홈(25)에 인접하는 영역에 있어서의 베이스 영역(30)과 드리프트 영역(20)의 계면의 위치보다도 하측(예를 들면 컬렉터 영역(10)측)에 있다. 이렇게 베이스 영역(30)과 드리프트 영역(20)의 계면을 형성함으로써 홈(25) 바닥부로부터 베이스 영역(30)까지의 거리가 길어진다. 이 때문에, 드리프트 영역(20)에 더 많은 정공을 축적할 수 있다. 이에 따라 전도도 변조의 효과가 촉진되어, 보다 더 온저항을 감소시킬 수 있다.
또, 드리프트 영역(20)과 베이스 영역(30) 사이에, 드리프트 영역(20)보다도 불순물 농도가 높은 ｎ형의 반도체영역을 배치하더라도 좋다. 불순물 농도가 높은 반도체영역을 배치함으로써 이 반도체영역의 하방의 드리프트 영역(20)의 계면 근방에 있어서 드리프트 영역(20)에 정공이 보다 많이 축적된다. 그 결과, 온저항을 보다 감소시킬 수 있다.
또, 상기한 구성에 있어서, 도전형(ｐ형, ｎ형)을 반대로 하여도 같은 효과를 얻을 수 있는 것은 분명하다. 또한 반도체 기판(100), 게이트 전극(60) 등을 구성하는 재료에 구애받지 않고, 상기한 구조, 제조방법을 실현할 수 있고, 동일한 효과를 얻을 수 있는 것도 분명하다.
이와 같이 본 발명은 여기에서는 기재하지 않고 있는 다양한 실시형태 등을 포함하는 것은 물론이다. 따라서 본 발명의 기술적 범위는 상기한 설명으로부터 타당한, 특허청구범위에 관한 발명특정사항에 의해서만 정해지는 것이다.
[산업상이용가능성]
본 발명의 반도체 장치는, 스위칭 동작을 하는 트렌치 게이트형의 반도체 장치의 용도에 이용 가능하다.

Claims (26)

  1. 제1도전형(第1導電型)의 제1반도체영역(半導體領域)과,
    상기 제1반도체영역의 위에 배치된 제2도전형의 제2반도체영역과,
    상기 제2반도체영역의 위에 배치된 제1도전형의 제3반도체영역과,
    상기 제3반도체영역의 위에 배치된 제2도전형의 제4반도체영역과,
    상기 제4반도체영역의 상면(上面)으로부터 신장하여 상기 제4반도체영역 및 상기 제3반도체영역을 관통하여 상기 제2반도체영역까지 도달하는 홈의 내벽(內壁)상에 배치된 절연막(絶緣膜)과,
    상기 홈의 측면(側面)에 있어서 상기 절연막상에 배치되고, 상기 제3반도체영역과 대향(對向)하는 제어전극(制御電極)과,
    상기 제1반도체영역과 전기적으로 접속하는 제1주전극(第1主電極)과,
    상기 제4반도체영역과 전기적으로 접속하는 제2주전극과,
    상기 홈의 저면(底面)에 있어서 상기 절연막의 위에 배치되고, 또한 상기 제어전극과 이간하여 배치된 저면전극을
    구비하고,
    평면(平面)에서 볼 때에 있어서 상기 홈이 신장하는 방향의 길이는 상기 홈의 폭보다도 크고, 또한 서로 인접하는 상기 홈의 간격보다도 상기 홈의 폭이 넓은 것을 특징으로 하는 반도체 장치(半導體裝置).
  2. 제1도전형의 제1반도체영역과,
    상기 제1반도체영역의 위에 배치된 제2도전형의 제2반도체영역과,
    상기 제2반도체영역의 위에 배치된 제1도전형의 제3반도체영역과,
    상기 제3반도체영역의 위에 배치된 제2도전형의 제4반도체영역과,
    상기 제4반도체영역의 상면으로부터 신장하여 상기 제4반도체영역 및 상기 제3반도체영역을 관통하여 상기 제2반도체영역까지 도달하는 홈의 내벽상에 배치된 절연막과,
    상기 홈의 측면에 있어서 상기 절연막상에 배치되고, 상기 제3반도체영역과 대향하는 제어전극과,
    상기 제1반도체영역과 전기적으로 접속하는 제1주전극과,
    상기 제4반도체영역과 전기적으로 접속하는 제2주전극과,
    상기 홈의 저면에 있어서 상기 절연막의 위에 배치되고, 또한 상기 제어전극과 이간하여 배치된 저면전극을
    구비하고,
    평면에서 볼 때에 있어서, 상기 홈의 면적은, 인접하는 상기 홈의 사이에 형성된 반도체영역의 면적보다도 큰 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 저면전극은 상기 제2주전극과 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제어전극은, 상기 홈의 제1측면과 이것과 대향하는 제2측면에 형성되고 또한 상기 절연막을 사이에 두고 상기 제3반도체영역과 대향하도록 배치된 제1제어전극과 제2제어전극을 구비하고,
    상기 저면전극은, 상기 제1측면측에서 상기 제2측면측을 향하여 신장하고 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 저면전극은, 상기 홈의 저면에 배치된 본체부와, 상기 본체부와 상기 제2주전극을 전기적으로 접속하는 접속부를 구비하고,
    평면에서 볼 때에 있어서, 상기 본체부는 띠모양으로 형성되고 또한 상기 홈의 신장방향으로 신장하고 있고, 상기 접속부는 상기 홈의 깊이방향으로 신장하고 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제어전극은, 상기 홈의 제1측면과 이것과 대향하는 제2측면에 형성되고 또한 상기 절연막을 사이에 두고 상기 제3반도체영역과 대향하도록 배치된 제1제어전극과 제2제어전극을 구비하고,
    상기 홈은 평면에서 볼 때에 있어서 띠모양으로 신장하고, 상기 홈이 신장하는 방향에 있어서의 상기 제1측면과 상기 제2측면의 길이는, 상기 제1측면과 상기 제2측면이 대향하는 간격보다도 크고,
    상기 저면전극은, 상기 홈의 저면에 배치된 본체부와, 상기 본체부와 상기 제2주전극을 전기적으로 접속하는 접속부를 구비하고,
    평면에서 볼 때에 있어서, 상기 본체부는 띠모양으로 형성되고 또한 상기 홈의 신장방향으로 신장하고 있고,
    상기 접속부는, 상기 본체부의 신장방향에 있어서의 단부측에 접속되어 있고 또한 상기 제1제어전극과 상기 제2제어전극이 대향하는 영역의 단부측 또는 상기 영역의 외측에 배치되는 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 제어전극은, 상기 홈의 제1측면과 이것과 대향하는 제2측면에 형성되고 또한 상기 절연막을 사이에 두고 상기 제3반도체영역과 대향하도록 배치된 제1제어전극과 제2제어전극을 구비하고,
    상기 홈은 평면에서 볼 때에 있어서 띠모양으로 신장하고, 상기 홈이 신장하는 방향에 있어서의 상기 제1측면과 상기 제2측면의 길이는, 상기 제1측면과 상기 제2측면이 대향하는 간격보다도 크고,
    상기 저면전극은, 상기 홈의 저면에 배치된 본체부와, 상기 본체부와 상기 제2주전극을 전기적으로 접속하는 접속부를 구비하고,
    상기 본체부는, 상기 제1제어전극과 상기 제2제어전극이 대향하는 영역의 상기 홈의 저면측 또는 상기 영역의 외측의 상기 저면측에 배치되어 있고,
    상기 접속부는, 상기 본체부의 신장방향에 있어서의 단부측에 접속되어 있고 또한 상기 영역의 단부측 또는 상기 영역의 외측에 배치되는 것을 특징으로 하는 반도체 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 홈의 폭방향에 있어서의 상기 제어전극의 두께보다도, 상기 홈의 폭방향에 있어서의 상기 저면전극의 길이가 큰 것을 특징으로 하는 반도체 장치.
  9. 제1항 또는 제2항에 있어서,
    상기 제어전극은, 상기 홈의 제1측면과 이것과 대향하는 제2측면에 형성되고 또한 상기 절연막을 사이에 두고 상기 제3반도체영역과 대향하도록 배치된 제1제어전극과 제2제어전극을 구비하고,
    상기 저면전극이 상기 홈의 저면과 대향하는 총면적은,
    상기 제1제어전극이 상기 홈의 저면과 대향하는 제1면적과, 제2제어전극이 상기 홈의 저면과 대향하는 제2면적을 더한 면적보다도 큰 것을 특징으로 하는 반도체 장치.
  10. 제1항 또는 제2항에 있어서,
    상기 제어전극은, 상기 홈의 제1측면과 이것과 대향하는 제2측면에 형성되고 또한 상기 절연막을 사이에 두고 상기 제3반도체영역과 대향하도록 배치된 제1제어전극과 제2제어전극을 구비하고,
    상기 제1제어전극과 상기 제2제어전극의 저면은, 상기 저면전극의 상면보다도 상기 홈의 저면측에 위치하는 것을 특징으로 하는 반도체 장치.
  11. 제1항 또는 제2항에 있어서,
    상기 홈은 병렬로 배치된 복수의 홈으로 구성되어 있고,
    상기 이웃하는 복수의 홈은 서로 접속홈에 의하여 연결되어 있고,
    상기 접속홈은, 상기 제3반도체영역의 상면으로부터 신장하고 상기 제3반도체영역을 관통하여 상기 제2반도체영역까지 도달하여 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제1항 또는 제2항에 있어서,
    상기 홈은 병렬로 배치된 복수의 홈으로 구성되어 있고,
    상기 이웃하는 복수의 홈은 서로 접속홈에 의하여 연결되어 있고,
    상기 접속홈은, 상기 제3반도체영역의 상면으로부터 신장하고 상기 제3반도체영역을 관통하여 상기 제2반도체영역까지 도달하고 있고, 또한 상기 복수의 홈의 배열방향으로 신장하고, 상기 복수의 홈 중에서 배열의 가장 외측에 배열된 홈의 단부에 연결되는 것을 특징으로 하는 반도체 장치.
  13. 제1항 또는 제2항에 있어서,
    상기 홈은 병렬로 배치된 복수의 홈으로 구성되어 있고,
    상기 이웃하는 복수의 홈은 서로 접속홈에 의하여 연결되어 있고,
    상기 접속홈은, 상기 복수의 홈의 일방의 단부에 접속된 제1접속홈과, 상기 복수의 홈의 타방의 단부에 접속된 제2접속홈을 구비하고,
    상기 제1접속홈과 상기 제2접속홈은, 각각 상기 제3반도체영역의 상면으로부터 신장하고 상기 제3반도체영역을 관통하여 상기 제2반도체영역까지 도달하고 있고, 또한 상기 복수의 홈의 배열방향으로 신장하고, 상기 복수의 홈 중에서 배열의 가장 외측에 배열된 홈의 단부에 연결되어 있고,
    평면에서 볼 때에 있어서, 상기 복수의 홈은, 상기 제1접속홈과 상기 제2접속홈이 대향한 영역에 배치되는 것을 특징으로 하는 반도체 장치.
  14. 제1항 또는 제2항에 있어서,
    상기 홈은 병렬로 배치된 복수의 홈으로 구성되어 있고,
    상기 이웃하는 복수의 홈은 서로 접속홈에 의하여 연결되어 있고,
    상기 접속홈은, 상기 제4반도체영역의 상면으로부터 신장하고 상기 제3반도체영역을 관통하여 상기 제2반도체영역까지 도달하여 형성되어 있고, 또한 상기 접속홈의 폭은 상기 이웃하는 홈의 간격보다도 넓은 것을 특징으로 하는 반도체 장치.
  15. 제1항 또는 제2항에 있어서,
    상기 홈은 병렬로 배치된 복수의 홈으로 구성되어 있고,
    상기 이웃하는 복수의 홈은 서로 접속홈에 의하여 연결되어 있고,
    상기 접속홈은, 상기 제4반도체영역의 상면으로부터 신장하고 상기 제3반도체영역을 관통하여 상기 제2반도체영역까지 도달하여 형성되어 있고, 또한 상기 접속홈의 폭이 상기 홈의 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
  16. 제1도전형의 제1반도체영역과,
    상기 제1반도체영역의 위에 배치된 제2도전형의 제2반도체영역과,
    상기 제2반도체영역의 위에 배치된 제1도전형의 제3반도체영역과,
    상기 제3반도체영역의 위에 배치된 제2도전형의 제4반도체영역과,
    상기 제4반도체영역의 상면으로부터 신장하여 상기 제4반도체영역 및 상기 제3반도체영역을 관통하여 상기 제2반도체영역까지 도달하는 홈과,
    상기 홈의 내벽상에 배치된 절연막과,
    상기 홈의 측면에 있어서 상기 절연막상에 배치되고 상기 제3반도체영역과 대향하는 제어전극과,
    상기 홈의 단부에 연결되어 있고, 또한 상기 제4반도체영역의 상면으로부터 신장하여 상기 제4반도체영역 및 상기 제3반도체영역을 관통하여 상기 제2반도체영역까지 도달하는 접속홈과,
    상기 제1반도체영역과 전기적으로 접속하는 제1주전극과,
    상기 제4반도체영역과 전기적으로 접속하는 제2주전극과,
    상기 홈의 저면에 있어서 상기 절연막의 위에 배치되고, 또한 상기 제어전극과 이간(離間)하여 배치된 저면전극을
    구비하고,
    상기 저면전극은, 상기 홈의 저면에 배치된 본체부와, 상기 본체부에 전기적으로 접속된 접속부를 구비하고,
    평면에서 볼 때에 있어서, 상기 본체부는 띠모양으로 형성되고 또한 상기 홈의 신장방향으로 신장하고 있고, 상기 접속부는 상기 홈의 깊이방향으로 신장하고 또한 상기 본체부의 신장방향에 있어서의 단부측에 접속되어 있고,
    상기 홈에는 상기 저면전극의 본체부가 배치되어 있고, 상기 접속홈에는 상기 저면전극 접속부가 배치되어 있고,
    평면에서 볼 때에 있어서 상기 홈이 신장하는 방향의 길이는 상기 홈의 폭보다도 크고, 또한 서로 인접하는 상기 홈의 간격보다도 상기 홈의 폭이 넓은 것을 특징으로 하는 반도체 장치.
  17. 제1항, 제2항 또는 제16항 중의 어느 하나의 항에 있어서,
    상기 홈의 폭이 3μm∼20μm이며,
    상기 홈의 깊이가 2μm∼10μm이며,
    상기 제2반도체영역의 두께가 40μm∼140μm이며,
    상기 제2반도체영역의 비저항이 10Ωcm∼150Ωcm인
    것을 특징으로 하는 반도체 장치.
  18. 제1항, 제2항 또는 제16항 중의 어느 하나의 항에 있어서,
    상기 제2반도체영역과 상기 제3반도체영역의 계면(界面)은, 이웃하는 상기 홈의 사이에 위치하고,
    상기 홈으로부터 이간한 영역에서의 상기 계면의 위치는, 상기 홈에 인접한 영역에서의 상기 계면의 위치보다도 상기 제1반도체영역측에 있는 것을 특징으로 하는 반도체 장치.
  19. 제1항, 제2항 또는 제16항 중의 어느 하나의 항에 있어서,
    상기 홈의 폭방향에 있어서의 상기 저면전극의 길이는, 이웃하는 상기 홈의 간격보다도 큰 것을 특징으로 하는 반도체 장치.
  20. 제1항, 제2항 또는 제16항 중의 어느 하나의 항에 있어서,
    상기 홈의 폭은 상기 홈의 깊이보다도 크고, 또한 상기 홈의 폭은 3∼20μm인 것을 특징으로 하는 반도체 장치.
  21. 제1항, 제2항 또는 제16항 중의 어느 하나의 항에 있어서,
    상기 저면전극은, 상기 홈의 저면의 70%이상과 대향하도록 배치되어 있는 반도체 장치.
  22. 반도체 기판의 표면측에 있어서 홈이 형성되고,
    상기 홈의 내면에 형성된 산화막과 접촉하는 게이트 전극(gate 電極)이 형성되고,
    상기 반도체 기판의 표면측에 형성된 제1주전극과 상기 반도체 기판의 이면측에 형성된 제2주전극 사이에 흐르는 동작전류가 상기 게이트 전극에 인가된 전압에 의하여 스위칭 하도록 제어되는 반도체 장치로서,
    상기 게이트 전극은, 상기 홈의 양 측면에 형성되고 또한 상기 홈의 저면에 있어서 적어도 부분적으로 제거되고,
    상기 홈의 폭이 상기 홈의 깊이보다도 크고,
    상기 홈의 저면에 있어서 상기 게이트 전극이 제거된 부분의 상기 산화막상에, 상기 게이트 전극과 절단된 저면전극을 구비하고,
    상기 저면전극과 상기 제1주전극이 전기적으로 접속된 것을 특징으로 하는 반도체 장치.
  23. 제1항, 제2항, 제16항 또는 제22항 중의 어느 하나의 항에 있어서,
    상기 저면전극은, 상기 홈의 저면에 배치된 본체부와, 상기 본체부와 상기 제2주전극을 전기적으로 접속하는 접속부를 구비하고,
    평면에서 볼 때에 있어서, 상기 본체부는 띠모양으로 형성되고 또한 상기 홈의 신장방향으로 신장하고 있고, 상기 접속부는 상기 홈의 깊이방향으로 신장하고 있고,
    상기 본체부의 상기 홈의 깊이방향의 치수는, 상기 접속부의 상기 홈의 깊이방향의 치수보다도 작은 것을 특징으로 하는 반도체 장치.
  24. 제1항, 제2항 또는 제16항 중의 어느 하나의 항에 있어서,
    상기 홈은 병렬로 배치된 복수의 홈으로 구성되어 있고,
    상기 이웃하는 복수의 홈은 서로 접속홈에 의하여 연결되어 있고,
    상기 접속홈은, 상기 제4반도체영역의 상면으로부터 신장하고 상기 제3반도체영역을 관통하여 상기 제2반도체영역까지 도달하여 형성되어 있고, 또한 상기 접속홈의 폭은 상기 이웃하는 홈의 간격보다도 넓고,
    상기 저면전극은, 상기 홈의 저면에 배치된 본체부와, 상기 본체부와 상기 제2주전극을 전기적으로 접속하는 접속부를 구비하고,
    평면에서 볼 때에 있어서, 상기 본체부는 띠모양으로 형성되고 또한 상기 홈의 신장방향으로 신장하고 있고, 상기 접속부는 상기 홈의 깊이방향으로 신장하고 있고,
    상기 본체부는 상기 접속홈내에 형성되어 있고,
    상기 접속부의 폭은 상기 본체부의 폭에 비하여 큰 것을 특징으로 하는 반도체 장치.
  25. 제1항, 제2항 또는 제16항 중의 어느 하나의 항에 있어서,
    상기 홈은 병렬로 배치된 복수의 홈으로 구성되어 있고,
    상기 이웃하는 복수의 홈은 서로 접속홈에 의하여 연결되어 있고,
    상기 접속홈은, 상기 제4반도체영역의 상면으로부터 신장하고 상기 제3반도체영역을 관통하여 상기 제2반도체영역까지 도달하여 형성되어 있고,
    상기 제어전극은, 상기 접속홈의 내측 측면에서 서로 접속하고 있는 것을 특징으로 하는 반도체 장치.
  26. 제1항, 제2항 또는 제16항 중의 어느 하나의 항에 있어서,
    상기 저면전극은, 상기 홈의 저면에 배치된 본체부와, 상기 본체부와 상기 제2주전극을 전기적으로 접속하는 접속부를 구비하고,
    평면에서 볼 때에 있어서, 상기 본체부는 띠모양으로 형성되고 또한 상기 홈의 신장방향으로 신장하고 있고, 상기 접속부는 상기 홈의 깊이방향으로 신장하고,
    상기 홈은 병렬로 배치된 복수의 홈으로 구성되어 있고,
    상기 이웃하는 복수의 홈은 서로 접속홈에 의하여 연결되어 있고,
    상기 접속홈은, 상기 제4반도체영역의 상면으로부터 신장하고 상기 제3반도체영역을 관통하여 상기 제2반도체영역까지 도달하여 형성되어 있고,
    상기 본체부의 단부는 상기 접속홈내에 배치되어 있고,
    상기 제어전극은 제어전극 접속부를 통하여 버스라인(bus line)과 접속되어 있고,
    제어전극 접속부는,
    상기 접속홈의 내측 측면상에 형성된 제1부분과,
    상기 제1부분과 접속하고, 이웃하는 상기 본체부의 단부의 사이를 신장하고 또한 상기 접속홈의 저면상에 형성된 제2부분과,
    상기 제2부분과 접속하고, 상기 접속홈의 외측 측면상에 형성된 제3부분을
    구비하고,
    상기 제2부분의 상기 홈의 깊이방향의 치수는 상기 제어전극의 상기 홈의 깊이방향의 치수보다도 작은 것을 특징으로 하는 반도체 장치.
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