JP2011129667A

JP2011129667A - 半導体装置及びその製造方法

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Publication number: JP2011129667A
Application number: JP2009286075A
Authority: JP
Inventors: Hitoshi Ninomiya; 仁二宮
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-12-17
Filing date: 2009-12-17
Publication date: 2011-06-30
Anticipated expiration: 2029-12-17
Also published as: JP5483693B2

Abstract

【課題】オフセット構成となる場合があった。
【解決手段】第１導電型のドレイン領域と、前記ドレイン領域上に形成された第２導電型のボディ領域と、前記ボディ領域を貫通し、底面部分が前記ドレイン領域に達するトレンチと、前記トレンチに埋設されたゲート電極と、前記ゲート電極と、前記トレンチの側面及び底面とを絶縁する絶縁部と、を有し、前記ボディ領域は、前記トレンチ側面に近づくにつれ前記トレンチの深さ方向に深くなり、前記絶縁部は、トレンチ壁面に形成されたゲート絶縁膜と、トレンチ底部に形成された底部埋込絶縁膜とを備え、前記底部埋込絶縁膜は、前記トレンチの深さ方向に深くなるにつれ、前記ゲート酸化膜よりも厚くなる厚い絶縁膜部分を有し、前記厚い絶縁膜部分は、前記ボディ領域の最低部より前記トレンチの深さ方向に対して所定の深さに位置されている半導体装置。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

パワーＭＯＳＦＥＴの重要な特性としてオン抵抗とスイッチングスピードがある。パワーＭＯＳＦＥＴのオン抵抗は、微細ＣＭＯＳ技術を応用により、例えば、単位面積あたりのチャネル幅を増加することで低減化が進められている。

パワーＭＯＳＦＥＴのスイッチングスピードは、ゲート電荷量を低減することにより達成される。但し、一般的にセルトランジスタの微細化はゲート電荷量の増大を伴うため、ゲート絶縁膜を部分的に厚化するなど、ゲート電荷量を低減するための工夫がなされている。

ここで、トランジスタのオン抵抗やスイッチングスピードの低減化を目的とした従来技術が、特許文献１、２に開示されている。

特許文献１の技術では、図２１のように、チャネル層１１を斜めイオン注入で形成している。このことにより、トレンチ側壁に形成されるチャネル層１１の濃度はトレンチ深さ方向にほぼ均一となる。そのためＭＯＳＦＥＴの閾値がトレンチ深さ方向でほぼ均一となる。また、埋め込み酸化膜９が存在することで、ゲート−ドレイン間に形成されるゲート−ドレイン間容量Ｃｇｄを低減できる。このためゲート電荷量が減りスイッチングスピードが低減できる。

特許文献２の技術では、図２２のように、ゲート絶縁膜２と、ドリフト層８及びドレイン層１２とで接する部分を厚く形成することで、ドレインにかかる電圧をゲート絶縁膜２で分担でき、ドリフト層８の濃度を高く出来る。そのためドリフト層８の抵抗率が低減でき、ＭＯＳＦＥＴのオン抵抗を低減できる。

特開２００１−２８４５８８号公報特開２００３−１７６９６号公報

特許文献１では、トレンチの側壁に接するチャネル層とＮ⁻層の接合が、ゲート電極の底面と同一平面上であるか、または同一平面より下方に存在する。しかし、特許文献１で示される製造方法では、チャネル層とＮ⁻層の接合をゲート電極の底面と同一平面上とすることは困難である。また、この構造ではゲート−ドレイン間容量Ｃｇｄは低減できるものの、ごくわずかな製造バラツキでゲートオフセットの構造となり、ＭＯＳＦＥＴの重要特性であるオン抵抗が上昇、またはＭＯＳＦＥＴがオン状態にならないという問題が発生する。

また、特許文献２では、ゲート絶縁膜４の膜厚の変化点はベース層１０とドリフト層８の界面と同一面上に示されている。このため、特許文献１と同様、わずかな製造バラツキでゲートオフセットの構造となり、ＭＯＳＦＥＴの重要特性であるオン抵抗が上昇、またはＭＯＳＦＥＴがオン状態にならないという問題が発生する。

ここで図２３、図２４を用いて上述したゲートオフセットの構造に関して説明する。図２３はオフセット状態ではないＭＯＳＦＥＴのオン時の模式図である。ゲート電極に正電圧を印加した場合、ゲート酸化膜の近傍のボディＰ領域は不純物が空乏〜反転状態となり、チャネルが形成される。このとき、ドレイン−ソース間に電圧を印加すればドレイン電流が流れ、ＭＯＳＦＥＴはオン状態となる。このように、オフセット状態ではない場合、ゲート酸化膜の近傍のボディＰ領域は完全に反転状態となるので、チャネル部は均一な抵抗を持った状態になる。

一方、図２４はオフセット状態のＭＯＳＦＥＴのオン時の模式図である。ゲート電極に正電圧を印加した場合、ゲート酸化膜の近傍のボディＰ領域は不純物が空乏〜反転状態となるが、この場合ゲート電極が十分下方まで延長されていないので、反転層が不完全に形成される領域が出来てしまう。そのためチャネルの不完全な反転層では高抵抗の状態となり、結果としてオン抵抗が上昇する。

よって、このようなゲートオフセットの構造とならないトレンチゲート型のＭＯＳＦＥＴを有する半導体装置が求められている。

本発明の一態様は、第１導電型のドレイン領域と、前記ドレイン領域上に形成された第２導電型のボディ領域と、前記ボディ領域を貫通し、底面部分が前記ドレイン領域に達するトレンチと、前記トレンチに埋設されたゲート電極と、前記ゲート電極と、前記トレンチの側面及び底面とを絶縁する絶縁部と、を有し、前記ボディ領域は、前記トレンチ側面に近づくにつれ前記トレンチの深さ方向に深くなり、前記絶縁部は、トレンチ壁面に形成されたゲート絶縁膜と、トレンチ底部に形成された底部埋込絶縁膜とを備え、前記底部埋込絶縁膜は、前記トレンチの深さ方向に深くなるにつれ、前記ゲート酸化膜よりも厚くなる厚い絶縁膜部分を有し、前記厚い絶縁膜部分は、前記ボディ領域の最低部より前記トレンチの深さ方向に対して所定の深さに位置されている半導体装置である。

本発明の他の態様は、第１導電型の半導体基板にトレンチを形成し、前記トレンチ内を絶縁膜で埋め込み、前記絶縁膜をエッチバックすることにより、前記トレンチ底部に、前記トレンチの深さ方向に深くなるにつれ、前記トレンチ壁面からの厚みが厚くなる底部絶縁膜を形成し、前記底部埋込絶縁膜をマスクとして用いて、斜めイオン注入により、トレンチ側壁に第２導電型のボディ拡散層を形成し、前記トレンチ底部にある底部絶縁膜を、所定の深さにまでエッチバックし、前記トレンチ壁面を酸化させてゲート絶縁膜を形成し、前記底部絶縁膜及び前記ゲート絶縁膜上に前記トレンチを埋めるようにゲート電極を形成し、前記ゲート電極上部に層間絶縁膜を形成する半導体装置の製造方法である。

本発明にかかる半導体装置は、底部埋込絶縁膜の厚い絶縁膜部分が、ボディ領域の最低部よりトレンチの深さ方向に対して所定の深さに位置されている。このため、ボディ領域でチャンネル形成時のチャネル抵抗に高抵抗領域が現れるのを防ぐことができる。

本発明の半導体装置は、ゲートオフセットの構造となるのを防ぐことができる。

実施の形態１にかかる半導体装置の断面の構成の一例である。実施の形態１にかかる半導体装置の製造方法を説明する断面図である。実施の形態１にかかる半導体装置の製造方法を説明する断面図である。実施の形態１にかかる半導体装置の製造方法を説明する断面図である。実施の形態１にかかる半導体装置の製造方法を説明する断面図である。実施の形態１にかかる半導体装置の製造方法を説明する断面図である。実施の形態１にかかる半導体装置の製造方法を説明する断面図である。実施の形態１にかかる半導体装置の製造方法を説明する断面図である。実施の形態１にかかる半導体装置の効果を説明する模式図である。従来の半導体装置の問題点を説明する断面図である。従来の半導体装置の問題点を説明する断面図である。実施の形態２にかかる半導体装置の製造方法を説明する断面図である。実施の形態２にかかる半導体装置の製造方法を説明する断面図である。実施の形態２にかかる半導体装置の製造方法を説明する断面図である。実施の形態２にかかる半導体装置の製造方法を説明する断面図である。実施の形態２にかかる半導体装置の製造方法を説明する断面図である。実施の形態２にかかる半導体装置の製造方法を説明する断面図である。実施の形態２にかかる半導体装置の製造方法を説明する断面図である。実施の形態２にかかる半導体装置の製造方法を説明する断面図である。他の実施の形態にかかる半導体装置の断面の構成の一例である。従来の半導体装置の製造方法である。従来の半導体装置の断面の構成である。従来の半導体装置の問題点を説明する模式図である。従来の半導体装置の問題点を説明する模式図である。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。本発明の構造を以下の実施例により詳細に説明する。図１は本発明の一実施形態を説明したパワーＭＯＳＦＥＴ１００の断面図である。

図１に示すように、パワーＭＯＳＦＥＴ１００は、Ｎ^＋型半導体基板１０１上にN⁻型ドリフト領域１０２が形成されており、その表面にはＰ型ボディ領域１０３が存在する。P型ボディ領域１０３内にＮ^＋型ソース領域１０４が存在する。

そして、Ｎ^＋型ソース領域１０４及びP型ボディ領域１０３の表面からＮ^＋型ソース領域１０４とP型ボディ領域１０３を貫通し、Ｎ⁻型ドリフト領域１０２に達するトレンチが形成されている。このトレンチの下部は底部埋込絶縁膜１０８で埋め込まれ、トレンチの上部はゲート電極１０５で埋め込まれている。

ゲート電極１０５と、Ｎ⁻型ドリフト領域１０２及びＰ型ボディ領域１０３及びＮ^＋型ソース領域１０４とは、ゲート絶縁膜１０６で絶縁されている。ゲート絶縁膜１０６に接するP型ボディ領域１０３はトレンチの深さ方向に沿って一定の濃度となっている。

ゲート絶縁膜１０６の下方より底部埋込絶縁膜１０８の間には、ゲート絶縁膜１０６の膜厚より膜厚が厚い絶縁膜１０９が存在する。

Ｎ⁻型ドリフト領域１０２とＰ型ボディ領域１０３との界面ＳＦは、厚い絶縁膜１０９とゲート絶縁膜１０６の膜厚の変化点Ｐと距離ｄを保ってゲート酸化膜に接している。このＮ⁻型ドリフト領域１０２とＰ型ボディ領域１０３との界面ＳＦの下限をＳとする。

次に、本発明の製法を図２〜図８により詳細に説明する。この図２〜図８は本発明の一実施形態の各工程の断面図で説明したものである。

初めに、図２に示すように、Ｎ^＋半導体基板１０１上のＮ⁻ドリフト領域１０２にトレンチを形成し、トレンチ内を絶縁膜１２１で埋め込む。

次に、図３に示すように、絶縁膜１２１をエッチバックし、トレンチ底部にのみ絶縁膜を残す。以後、このトレンチ底部に残った絶縁膜を底部埋込絶縁膜１０８と称す。ここで、絶縁膜エッチバックは、通常ドライエッチングにて行うが、その際エッチング条件を調節することで、図１で示した底部埋込絶縁膜１０８とゲート絶縁膜１０６を接続する厚い絶縁膜１０９を形成することが可能である。一般的にリアクティブイオンエッチング（ＲＩＥ）方式のエッチング設備では、チャンバー内圧力を上げ、ＲＦパワーを下げることで等方性のエッチングに近くなるので、エッチングの際はそのパラメータを調節することで、上記厚い絶縁膜１０９を形成することができる。

次に、図４に示すように、斜めイオン注入により、トレンチ側壁にボディ拡散層を形成する。ここで、斜めイオン注入ではトレンチ底部の埋込絶縁膜をマスクとして利用し（セルフアライン）、トレンチの側壁にイオンが注入される。このため、トレンチ側壁のＰ型ボディ領域１０３はトレンチの深さ方向に沿って一定の不純物濃度となる。更には、Ｐ型ボディ領域１０３が形成される下限Ｓは埋込絶縁膜の表面高さＨで決定される。

次に、図５に示すように、トレンチ底部酸化膜を再度エッチバックする。この絶縁膜再エッチバックを行うことにより、図１に示した、Ｐ型ボディ領域１０３の下限Ｓと、厚い絶縁膜１０９が形成される上限Ｐとの距離ｄが形成される。そして、この距離ｄの決定は、この図５で行う絶縁膜再エッチバックの工程のみで決定されるパラメータとなる。絶縁膜再エッチバックにより、この距離ｄを適切に設定することで、ゲート−ドレイン間容量Ｃｇｄのバラツキの少ないＭＯＳＦＥＴ１００を製造することが可能となる。

次に、図６に示すように、ゲート絶縁膜１０６を形成する。

次に、図７に示すように、ゲート電極材料を埋め込んでエッチバックを行い、トレンチ内のみゲート電極１０５を形成する。更に、イオン注入等により、ソース拡散層（ソース領域）１０４を形成する。

次に、図８に示すように、層間絶縁膜１０７と、コンタクトホール（不図示）を形成する。最後に、図１のように、例えばアルミニウムや銅などの金属製のソース電極を形成する。このソース電極は、ソース領域１０４及びＰ型ボディ領域１０３に電気的に接続される。以上により、図１に示したパワーＭＯＳＦＥＴ１００の構造となる。

ここで、特許文献１、２の従来技術では、製造バラツキにより容易に図２４に示したようなオフセット状態となり、オン抵抗が増大する問題点があった。しかし、上述した構成を有する本実施の形態１のパワーＭＯＳＦＥＴ１００では、図１に示したように、十分なマージンである距離ｄをとっており、製造バラツキによらず、安定してオフセットとならない構成とすることができる。このため、パワーＭＯＳＦＥＴ１００は、低いオン抵抗を保つことが可能である。

また、本実施の形態１のパワーＭＯＳＦＥＴ１００は、ゲート−ドレイン間寄生容量Ｃｇｄのバラツキが小さい。このことについて、パワーＭＯＳＦＥＴ１００を模擬的に示した図９により説明する。まず、スイッチングスピードを決める主たるパラメータとして、ゲート−ドレイン間の寄生容量Ｃｇｄがある。この寄生容量Ｃｇｄは図９に示した通り、Ｃｇｄ１、Ｃｇｄ２、Ｃｇｄ３に分けることが出来る。寄生容量Ｃｇｄ１はゲート絶縁膜１０６間のゲート−ドレイン間寄生容量、寄生容量Ｃｇｄ２は厚い絶縁膜１０９間のゲート−ドレイン間寄生容量、寄生容量Ｃｇｄ３は底部埋込絶縁膜間１０８のゲート−ドレイン間寄生容量である。本実施の形態１のパワーＭＯＳＦＥＴ１００では、厚い酸化膜１０９が存在することにより、それが無い場合と比較してゲート−ドレイン間の容量を低減できる。

また、図１のトレンチ側壁のＰ型ボディ領域１０３とＮ⁻ドリフト領域１０２の界面ＳＦの位置は、図４で説明した斜めイオン注入時の底部埋込絶縁膜１０８の高さＨで決まる。そして、距離ｄは、図５で説明したＰ型ボディ領域１０３形成後のエッチバックのみで決定されるパラメータとなり、寄生容量Ｃｇｄのバラツキが低減できる。

ここで、特許文献１の製造工程での問題点を図１０（ａ）、図１０（ｂ）、図１１を用いて説明する。図１０（ａ）、図１０（ｂ）に特許文献１の製造工程の一部を示す。図１０（ａ）に示すように、トレンチをＣＶＤ酸化膜８により埋め込み、その後、図１０（ｂ）に示すように、エッチングによりトレンチ７の底部に埋め込み酸化膜９を生成しているが、埋め込み酸化膜９の表面は平坦である。その状態でトレンチ７の側壁を酸化しているが、一般的にこのような状態で酸化をした場合、シリコンであるＮ⁻層２と絶縁膜である埋め込み酸化膜９のコーナー部の酸化形状は、図１１に示すように局所的に薄い酸化膜が形成される。そのためゲート絶縁膜１０に局所的に薄い部分が存在し、トランジスタのゲート酸化膜１０の絶縁耐圧の低下を引き起こすという欠点が存在する。

しかし、本実施の形態１のパワーＭＯＳＦＥＴ１００の製造工程では、図３で説明したように、トレンチ側壁にサイドウォール状に絶縁膜を残しているため、トレンチ側壁シリコンと絶縁膜のコーナー部の酸化形状は局所的に薄い酸化膜が形成されない。そのため、パワーＭＯＳＦＥＴ１００では、ゲート絶縁膜が局所的に薄い部分が存在せず、ゲート酸化膜の絶縁耐圧の低下が生じないという利点がある。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２では、図１のパワーＭＯＳＦＥＴ１００を実施の形態１と異なる製造方法により製造する。本実施の形態２の製法を図１２〜図１９により詳細に説明する。この図１２〜図１９は本実施の形態２の各工程の断面図で説明したものである。なお、図１２〜図１９に示された符号のうち、図１〜図８と同じ符号を付した構成は、図１〜図８と同じか又は類似の構成を示している。

初めに、図１２に示すように、Ｎ^＋半導体基板１０１上のＮ⁻ドリフト領域１０２にトレンチを形成し、Ｎ⁻ドリフト領域１０２表面およびトレンチ内を熱酸化し、熱酸化膜２１１を形成する。

次に、図１３に示すように、化学気相蒸着（ＣＶＤ）法により、酸化膜（ＳｉＯ）等からなるＣＶＤ酸化膜２１２により、トレンチを完全に埋込む。

次に、図１４に示すように、トレンチ内に埋め込んだ酸化膜（熱酸化膜２１１、ＣＶＤ酸化膜２１２）をエッチバックすることにより、トレンチ底部のみに酸化膜を残す。以後、このトレンチ底部に残った酸化膜を底部埋込絶縁膜１０８と称す。ここで、実施の形態１の絶縁膜エッチバック工程（図３）はドライエッチング条件を調節することで厚い絶縁膜１０９を形成している。本実施の形態２ではトレンチの埋込みにエッチングレートの異なる２つの膜（熱酸化膜２１１、ＣＶＤ酸化膜２１２）を用いているため、例えばウェットエッチングで膜の選択比により、厚い絶縁膜１０９を形成することが可能である。つまり、熱酸化膜２１１はエッチングレートが低く、ＣＶＤ酸化膜２１２はエッチングレートが高いため、図１４に示すようなトレンチ側壁にサイドウォール状に絶縁膜を残すことができる。

次に、図１５に示すように、斜めイオン注入により、トレンチ側壁にボディ拡散層を形成する。ここで、実施の形態１と同様、トレンチ底部の埋込絶縁膜をマスクとしてトレンチの側壁に、斜めイオン注入法でイオンが注入される。このため、トレンチ側壁のＰ型ボディ領域１０３はトレンチの深さ方向に沿って一定の濃度となる。更には、Ｐ型ボディ領域１０３が形成される下限Ｓは埋込絶縁膜の表面高さＨで決定される。

次に、図１６に示すように、トレンチ底部酸化膜を再度エッチバックする。この絶縁膜再エッチバックを行うことにより、実施の形態１と同様、図１に示した、Ｐ型ボディ領域１０３の下限Ｓと、厚い絶縁膜１０９が形成される上限Ｐとの距離ｄが形成される。そして、この距離ｄの決定は、この図１６で行う絶縁膜再エッチバックの工程のみで決定されるパラメータとなる。絶縁膜再エッチバックにより、この距離ｄを適切に設定することで、実施の形態１と同様、ゲート−ドレイン間容量Ｃｇｄのバラツキの少ないＭＯＳＦＥＴ１００を製造することが可能となる。

次に、図１７に示すように、ゲート絶縁膜１０６を形成する。

次に、図１８に示すように、ゲート電極材料を埋め込んでエッチバックを行い、トレンチ内のみゲート電極１０５を形成する。更に、イオン注入等により、ソース拡散層（ソース領域）１０４を形成する。

次に、図１９に示すように、層間絶縁膜１０７とコンタクトホール（不図示）を形成する。最後に、図１のように、例えばアルミニウムや銅などの金属製のソース電極を形成する。このソース電極は、ソース領域１０４及びＰ型ボディ領域１０３に電気的に接続される。以上により、本実施の形態２により図１に示したパワーＭＯＳＦＥＴ１００の構造を形成する。

実施の形態１の図３の工程では、トレンチ内の厚い酸化膜を形成する際にドライエッチングの精度に依存するが、本実施の形態２の製造方法では、図１４で説明したように、膜質の違う膜のエッチレート差を利用するので、ドライエッチング設備による製造バラツキがより低減される。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図２０に示すように、ゲートトレンチ内に層間絶縁膜２０７が埋め込まれるような構成のパワーＭＯＳＦＥＴ２００であってもよい。この構成のパワーＭＯＳＦＥＴ２００を製造する場合は、実施の形態１の図８、もしくは実施の形態２の図１９の工程で形成した層間絶縁膜２０７をエッチバックして、ゲートトレンチ内に層間絶縁膜２０７が埋め込まれるような構成とする。その後、上部にソース電極２１０を形成する。層間絶縁膜２０７の表面は、ボディ領域１０３とソース領域１０４の表面とほぼ同一表面を成すか、ボディ領域１０３とソース領域１０４の表面よりも低くなるように形成される。このように形成することで、上述の実施の形態のように層間絶縁膜にコンタクトホールを形成する必要がない。従って、層間絶縁膜へのコンタクトホールの形成工程が不要であるばかりでなく、図１のようなコンタクトホールの張り出し部分（ソース領域１０４上に層間絶縁膜１０７が被さっている部分）を無くすことができるため、個々のＭＯＳＦＥＴセルの横方向のサイズを小さくすることができる。

さらに、上述の実施の形態では、パワー半導体素子としてＭＯＳＦＥＴを例に説明したが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）に入れ替えても、本発明と同様の効果が得られる。

１００、２００パワーＭＯＳＦＥＴ
１０１Ｎ^＋半導体基板
１０２Ｎ⁻ドリフト領域
１０３Ｐ型ボディ領域
１０４Ｎ^＋ソース領域
１０５ゲート電極
１０６ゲート絶縁膜
１０７層間絶縁膜
１０８底部埋込絶縁膜
１０９厚い絶縁膜
１１０ソース電極

Claims

第１導電型のドレイン領域と、
前記ドレイン領域上に形成された第２導電型のボディ領域と、
前記ボディ領域を貫通し、底面部分が前記ドレイン領域に達するトレンチと、
前記ボディ領域表層部において、前記トレンチに隣接して形成されたソース領域と、
前記トレンチに埋設されたゲート電極と、
前記ゲート電極と、前記トレンチの側面及び底面とを絶縁する絶縁部と、を有し、
前記ボディ領域は、前記トレンチ側面に近づくにつれ前記トレンチの深さ方向に深くなり、
前記絶縁部は、トレンチ壁面に形成されたゲート絶縁膜と、トレンチ底部に形成された底部埋込絶縁膜とを備え、
前記底部埋込絶縁膜は、前記トレンチの深さ方向に深くなるにつれ、前記ゲート酸化膜よりも厚くなる厚い絶縁膜部分を有し、
前記厚い絶縁膜部分は、前記ボディ領域の最低部より前記トレンチの深さ方向に対して所定の深さに位置されている
半導体装置。
前記ゲート絶縁膜と接する前記ボディ領域は、前記トレンチの深さ方向に深くなっても均一な不純物濃度を有する
請求項１に記載の半導体装置。
前記底部埋込絶縁膜は、熱酸化膜部分とＣＶＤ酸化膜部分とを有し、
前記熱酸化膜部分は、前記トレンチ壁面側に形成され、
前記ＣＶＤ酸化膜部分は、その他の部分に形成される
請求項１または請求項２に記載の半導体装置。
前記ゲート電極上部に形成される層間絶縁膜が、前記ボディ領域平面と実質的に同じ面となるように形成される
請求項１〜請求項３のいずれか１項に記載の半導体装置。
第１導電型の半導体基板にトレンチを形成し、
前記トレンチ内を絶縁膜で埋め込み、
前記絶縁膜をエッチバックすることにより、前記トレンチ底部に、前記トレンチの深さ方向に深くなるにつれ、前記トレンチ壁面からの厚みが厚くなる底部絶縁膜を形成し、
前記底部埋込絶縁膜をマスクとして用いて、斜めイオン注入により、トレンチ側壁に第２導電型のボディ拡散層を形成し、
前記トレンチ底部にある底部絶縁膜を、所定の深さにまでエッチバックし、
前記トレンチ壁面を酸化させてゲート絶縁膜を形成し、
前記底部絶縁膜及び前記ゲート絶縁膜上に前記トレンチを埋めるようにゲート電極を形成し、
前記ボディ領域表層部において、前記トレンチに隣接するよう第１導電型のソース領域を形成し、
前記ゲート電極上部に層間絶縁膜を形成する
半導体装置の製造方法。
前記トレンチ内を絶縁膜で埋め込む場合、
前記トレンチ壁面側にはエッチングレートが低く、内側の絶縁膜にはエッチングレートが高い絶縁膜を使用する
請求項５に記載の半導体装置の製造方法。
前記トレンチ内を絶縁膜で埋め込む場合、
前記トレンチ内を熱酸化することにより、前記トレンチ壁面に熱酸化膜を形成し、
その後、前記熱酸化膜上に、ＣＶＤ法によりＣＶＤ酸化膜を形成する
請求項５または請求項６に記載の半導体装置の製造方法。
前記トレンチ底部にある底部絶縁膜を、所定の深さにまでエッチバックする場合、リアクティブイオンエッチング方式を用いる
請求項５〜請求項７のいずれか１項に記載の半導体装置の製造方法。