CN117936381A - 晶体管装置和加工针对半导体衬底的接触器的方法 - Google Patents

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Abstract

本公开涉及晶体管装置和加工针对半导体衬底的接触器的方法。在实施例中，提供晶体管装置，该晶体管装置包括：半导体衬底，具有第一主表面和与第一主表面相对的第二主表面；形成在第二表面的第一导电类型的漏极区、形成在漏极区上的第一导电类型的漂移区、形成在漂移区上的与第一导电类型相对的第二导电类型的主体区以及形成在主体区上和/或形成在主体区中的第一导电类型的源极区。沟槽被布置在第一表面中，包括底基和侧壁。栅电极被布置在沟槽中，并且通过栅极绝缘层而与半导体衬底电绝缘，并且场板在沟槽中被布置在栅电极下方，并且通过场绝缘体而与栅电极和半导体衬底电绝缘。沟槽的底基被相对于第一主表面安置在深度d，其中250nm≤d≤800nm。

Description

晶体管装置和加工针对半导体衬底的接触器的方法
背景技术
迄今为止，已通常利用硅(Si)半导体材料来加工在功率电子应用中使用的晶体管。用于功率应用的常见晶体管装置包括Si功率MOSFET和Si绝缘栅双极晶体管(IGBT)。
用于功率应用的晶体管装置可基于电荷补偿原理。在一些设计中，晶体管装置具有用于电荷补偿的超结结构。超结结构包括漂移区，所述漂移区具有第一掺杂类型(导电类型)的多个区域和与第一掺杂类型互补或相对的第二掺杂类型(导电类型)的多个区域。
在其它设计中，晶体管装置包括有源基元场，所述有源基元场包括多个沟槽，每个沟槽包括用于电荷补偿的场板。通过场氧化物，沟槽中的场板与衬底电绝缘。栅电极可在沟槽中被安置在场板上方，或者可被布置在分开的栅极沟槽中。US2013/0221431 A1公开一种用于制造半导体装置的方法，所述半导体装置具有位于沟槽的下部分中的场板和布置在沟槽的上部分中的栅电极。
期望的是，提供可靠并且具有高效率的晶体管装置。
发明内容
在实施例中，提供一种晶体管装置。所述晶体管装置包括：半导体衬底，具有第一主表面和与第一主表面相对的第二主表面；形成在第二表面的第一导电类型的漏极区、形成在漏极区上的第一导电类型的漂移区、形成在漂移区中的与第一导电类型相对的第二导电类型的主体区以及形成在主体区上和/或形成在主体区中的第一导电类型的源极区。沟槽被布置在第一主表面中，所述沟槽包括底基和侧壁。栅电极被布置在沟槽中，并且通过栅极绝缘层而与半导体衬底电绝缘。场板在沟槽中被布置在栅电极下方。场板通过场绝缘体而与栅电极电绝缘并且与半导体衬底电绝缘。沟槽的底基被相对于第一主表面安置在深度d，其中250nm≤d≤800nm。
在一些实施例中，400nm≤d≤700nm。
所述晶体管装置能够被视为具有浅沟槽，因为场板和栅电极所安置在的沟槽的最大深度是800nm并且能够小到250nm。具有这种浅沟槽的晶体管装置可具有更低的击穿电压(例如，小于25V，诸如15V)和高效率。
在一些实施例中，所述晶体管装置还包括：栅极接触器，从第一主表面延伸到栅电极，其中所述栅极接触器具有底基，所述底基被安置为与第一主表面相隔距离dg，并且50nm≤dg≤200nm；场板接触器，从第一主表面延伸到栅电极，其中所述场板接触器具有底基，所述底基被安置为与第一主表面相隔距离dfp，并且300nm≤dfp≤500nm；和台面接触器，从第一主表面延伸到主体区，其中所述台面接触器具有底基，所述底基被安置为与第一主表面相隔距离dm，并且80nm≤dm≤350nm，由此dfp>dm>dg。
在一些实施例中，栅电极具有上表面和下表面以及上表面和下表面之间的最大高度hg，并且场板具有上表面和下表面以及上表面和下表面之间的最大高度hf，并且所述高度之比hg/hf是0.8≤hg/hf≤1.5。
在一些实施例中，栅极接触器的底基被安置在栅电极上，或者在栅电极的上表面和下表面之间被安置在栅电极内，并且场板的底基被安置在场板上，或者在场板的上表面和下表面之间被安置在场板内。
在一些实施例中，栅极接触器的底基被安置为与栅电极的上表面相隔距离dg_rel，所述距离dg_rel可处于0nm≤dg_rel≤35nm的范围中，从而栅极接触器的底基被安置在栅电极上，或者在栅电极的上表面和下表面之间被安置在栅电极内。在一些实施例中，场板接触器的底基被安置为与场板的上表面相隔距离df_rel，所述距离df_rel可处于0nm≤df_rel≤35nm的范围中，从而场板的底基被安置在场板上，或者在场板的上表面和下表面之间被安置在场板内。
在一些实施例中，场板和栅电极所布置在的沟槽可具有细长条纹状形式，所述细长条纹状形式具有平行于第一主表面而延伸的长度。沟槽的长度大于其相对于第一主表面的深度，并且又大于其宽度。场板和栅电极也具有细长条纹状结构。所述细长条纹状结构具有平行于第一主表面而延伸的长度，并且该长度大于其相对于第一主表面的深度，又大于其宽度。
通常，晶体管装置包括基本上彼此平行而延伸的多个沟槽，其中台面被形成在沟槽中的相邻沟槽的侧壁之间。台面包括漂移区、主体区和源极区。具有其栅电极和场板的一个沟槽以及一个台面形成晶体管基元。通常，晶体管装置包括按照电气方式并联耦合的多个晶体管基元。
在一些实施例中，栅电极具有比场板的长度小的长度，以使得通常在沟槽的一个末端的场板的部分未被栅电极覆盖。在沟槽的这个部分中，沟槽中的电绝缘材料从场板延伸到第一主表面。在一些实施例中，栅电极被中断，例如包括两个或更多个部分，所述两个或更多个部分通过位于沟槽的长度中间的空隙而分隔开。在这个空隙或这些空隙中，栅电极不覆盖场板，从而沟槽中的电绝缘材料延伸到半导体衬底的第一主表面。场板接触器能够被放置在所述空隙中。至少一个栅极接触器和至少一个场板接触器可被布置在单个沟槽中。
第一导电类型可以是p型，并且第二导电类型可以是n型，反之亦然。源极区和漏极区被高度掺杂，并且与轻度掺杂的漂移区相比，漏极区被更加高度掺杂。
晶体管装置可以是MOSFET装置，例如功率MOSFET装置。
在一些实施例中，垂直晶体管装置是MOSFET(金属氧化物半导体场效应晶体管)装置、绝缘栅双极晶体管(IGBT)装置或双极结型晶体管(BJT)。
晶体管装置的电极或端子在本文中被称为源极、漏极和栅极。如本文中所使用，这些术语也包括其它类型的晶体管装置(诸如，绝缘栅双极晶体管(IGBT))的在功能上等同的端子。例如，如本文中所使用，术语“源极”不仅包括MOSFET装置的源极，而且还包括绝缘栅双极晶体管(IGBT)装置的发射极和双极结型晶体管(BJT)装置的发射极，术语“漏极”不仅包括MOSFET装置的漏极，而且还包括绝缘栅双极晶体管(IGBT)装置的集电极和BJT装置的集电极，并且术语“栅极”不仅包括MOSFET装置的栅极，而且还包括绝缘栅双极晶体管(IGBT)装置的栅极和BJT装置的基极。
晶体管装置还可包括布置在第一主表面上的金属化结构。金属化结构包括至少一个导电层和可选的一个或多个另外的电绝缘层。金属化结构包括导电重分布结构，所述导电重分布结构具有用于源极区和场板的一部分以及用于栅电极的分开的部分。金属化结构提供按照电气方式连接到源极区和场板的源极焊盘以及按照电气方式连接到栅电极的栅极焊盘。漏极焊盘被布置在半导体衬底的相对的第二表面上，所述漏极焊盘按照电气方式连接到漏极区。
半导体衬底可由硅形成，并且可由单晶硅或形成在底基衬底上的以外延方式沉积的硅层(也被称为外延层)形成。栅电极和场板是导电的，并且可由多晶硅形成。
在实施例中，提供一种加工针对半导体衬底的接触器的方法。所述方法包括：提供具有第一主表面和与第一主表面相对的第二主表面的半导体衬底、布置在第一表面中的包括底基和侧壁的沟槽。栅电极被布置在沟槽中，场板在沟槽中被布置在栅电极下方，并且电绝缘材料被布置在沟槽中，并且将栅电极和场板与半导体衬底电绝缘并且将栅电极和场板彼此电绝缘。第一电绝缘层被布置在半导体衬底的第一主表面上，并且布置在沟槽上。沟槽的底基被相对于第一主表面安置在深度d，其中250nm≤d≤800nm。所述方法还包括：执行第一蚀刻过程；并且形成第一开口，所述第一开口延伸穿过第一电绝缘层和沟槽中的电绝缘材料而到达栅电极；形成第二开口，所述第二开口延伸穿过第一电绝缘层和沟槽中的电绝缘材料而到达场板；并且形成第三开口，所述第三开口被安置为沿侧向与沟槽相邻并且延伸穿过第一电绝缘层而到达半导体衬底的第一主表面。施加抗蚀剂材料，所述抗蚀剂材料覆盖第一开口和第二开口并且使第三开口暴露。第二蚀刻过程然后被执行，并且第三开口的深度被延伸，并且台面接触器开口被形成在第一主表面中，所述台面接触器开口延伸到半导体衬底中。抗蚀剂材料然后被去除，并且导电材料被插入到第一开口、第二开口和台面接触器开口中，由此分别形成栅极接触器、场板接触器和台面接触器。
这种方法可被用于加工根据本文中描述的任何一个实施例的晶体管装置。
场板和栅电极所布置在的沟槽可具有细长条纹状形式，所述细长条纹状形式具有平行于第一主表面而延伸的长度。沟槽的长度大于其相对于第一主表面的深度，并且又大于其宽度。场板和栅电极也具有细长条纹状结构。
第二开口被安置在没有栅电极的沟槽的部分。在一些实施例中，栅电极具有比场板的长度小的长度，以使得通常在沟槽的一个末端的场板的部分未被栅电极覆盖。在沟槽的这个部分中，沟槽中的电绝缘材料从场板延伸到第一主表面。在一些实施例中，栅电极被中断，例如包括两个或更多个部分，所述两个或更多个部分通过位于沟槽的长度中间的空隙而分隔开。在这个空隙中，栅电极不覆盖场板，从而沟槽中的电绝缘材料延伸到半导体衬底的第一主表面，并且第三开口能够被放置在该空隙中以形成位于沟槽的下部分中的场板的场板接触器。第一开口和第二开口中的一个或多个开口可被形成到单个沟槽。
在第一蚀刻过程中，形成三种不同类型的开口。在第一蚀刻过程之后，第一开口和第二开口每个均具有基本上它们的最后深度，并且第一开口和第二开口不经受第二蚀刻过程。通过仅对第三类型的开口执行第二蚀刻过程，第三开口的深度增加，以形成用于针对台面的接触器的开口。在第二蚀刻过程之后，第三开口的底基可被安置在主体区中，从而第三开口延伸穿过源极区并且进入到主体区中。
这种两级蚀刻方法可被用于辅助形成针对台面的良好接触器，而不增加用于栅极接触器的第一开口和用于场板接触器的第二开口的深度。两级蚀刻过程可辅助不过度蚀刻用于栅极接触器的第一开口和用于场板的第二开口，并且有助于包括更浅的沟槽(即，具有小于1μm的深度d(例如，250nm≤d≤800nm)的沟槽)的装置。深度d表明沟槽的底基与半导体衬底的第一主表面的距离。
湿法蚀刻或等离子体蚀刻可被用于第一蚀刻过程和第二蚀刻过程。在一些实施例中，湿法蚀刻过程被用于第一蚀刻过程和第二蚀刻过程二者。
本文中描述的方法可被用于加工晶体管装置，诸如功率MOSFET。在一些实施例中，垂直晶体管装置是MOSFET(金属氧化物半导体场效应晶体管)装置、绝缘栅双极晶体管(IGBT)装置或双极结型晶体管(BJT)。
晶体管装置的电极或端子在本文中被称为源极、漏极和栅极。如本文中所使用，这些术语也包括其它类型的晶体管装置(诸如，绝缘栅双极晶体管(IGBT))的在功能上等同的端子。例如，如本文中所使用，术语“源极”不仅包括MOSFET装置的源极，而且还包括绝缘栅双极晶体管(IGBT)装置的发射极和双极结型晶体管(BJT)装置的发射极，术语“漏极”不仅包括MOSFET装置的漏极，而且还包括绝缘栅双极晶体管(IGBT)装置的集电极和BJT装置的集电极，并且术语“栅极”不仅包括MOSFET装置的栅极，而且还包括绝缘栅双极晶体管(IGBT)装置的栅极和BJT装置的基极。
半导体衬底可由硅形成，并且可由单晶硅或形成在底基衬底上的以外延方式沉积的硅层(也被称为外延层)形成。栅电极和场板是导电的，并且可由多晶硅形成。
在一些实施例中，所述方法还包括：在施加抗蚀剂材料之前，在第一开口、第二开口和第三开口中的每个开口的侧壁和底基上并且在布置在半导体衬底的第一主表面上的第一电绝缘层的上表面上形成第二电绝缘层。第二电绝缘层可以是共形的。
在一些实施例中，在第二蚀刻过程期间，第二电绝缘层被从自抗蚀剂材料暴露的第一电绝缘层的上表面的区域并且从第三开口的底基去除，并且至少部分可保留在形成在第一电绝缘层中的第三开口的侧壁上。
在一些实施例中，所述方法还包括：在去除所述抗蚀剂材料之后，完全地去除所述第二电绝缘层。
在一些实施例中，第一电绝缘层的上部分在第二蚀刻过程中被去除。这减小了从抗蚀剂材料暴露的第一绝缘层的厚度。
在一些实施例中，平面化过程可被执行，从而针对第一电绝缘层形成平面上表面。金属化结构能够被形成在这个平面表面上。金属化结构可包括至少一个导电层和可选的一个或多个另外的电绝缘层。金属化结构包括导电重分布结构，所述导电重分布结构具有用于源极区和场板的一部分以及用于栅电极的分开的部分。金属化结构提供按照电气方式连接到源极区和场板的源极焊盘以及按照电气方式连接到栅电极的栅极焊盘。漏极焊盘被布置在半导体衬底的相对的第二表面上，所述漏极焊盘按照电气方式连接到漏极区。
在一些实施例中，所述方法还包括：在去除抗蚀剂材料之后，将掺杂物注入到第一开口、第二开口和台面接触器开口中的每个开口的底基中，并且然后完全地去除第二电绝缘层。掺杂物可被用于在相应开口的底基形成高度掺杂的接触区以减小接触电阻。
在一些实施例中，所述插入导电材料包括：在第一开口、第二开口和台面接触器开口中的每个开口的侧壁和底基上并且在第一电绝缘层的上表面上形成至少一个阻挡层；并且在所述至少一个阻挡层上形成一个或多个导电层。
在一些实施例中，场板具有比栅电极的长度大的长度，从而在沟槽的至少一个区域中，场板被栅电极露出。第二开口被布置在这个区域中。
在一些实施例中，半导体衬底包括形成在第二表面的第一导电类型的漏极区、形成在漏极区上的第一导电类型的漂移区、形成在漂移区上的与第一导电类型相对的第二导电类型的主体区以及形成在主体区上和/或形成在主体区中的第一导电类型的源极区，并且台面接触器开口的底基被布置在主体区中。
在一些实施例中，栅极接触器具有底基，所述底基被安置为与第一主表面相隔距离dg，并且30nm≤dg≤200nm，场板接触器具有底基，所述底基被安置为与第一主表面相隔距离dfp，并且300nm≤dfp≤500nm，并且台面接触器具有底基，所述底基被安置为与第一主表面相隔距离dm，并且80nm≤dm≤350nm，其中dfp>dm>dg。
在一些实施例中，栅极接触器的底基被安置为与栅电极的上表面相隔距离dg_rel，所述距离dg_rel可处于0nm≤dg_rel≤35nm的范围中，从而栅极接触器的底基被安置在栅电极上，或者在栅电极的上表面和下表面之间被安置在栅电极内。在一些实施例中，场板接触器的底基被安置为与场板的上表面相隔距离df_rel，所述距离df_rel可处于0nm≤df_rel≤35nm的范围中，从而场板的底基被安置在场板上，或者在场板的上表面和下表面之间被安置在场板内。
本领域技术人员将会在阅读下面的详细描述时并且在观看附图时意识到另外的特征和优点。
附图说明
附图的元件未必相对于彼此按照比例绘制。相同标号指定对应类似部分。各种图示的实施例的特征能够被组合，除非它们彼此排斥。在附图中描述示例性实施例并且在下面的描述中详述示例性实施例。
图1图示根据实施例的晶体管装置的剖视图。
图2包括图2A到2G，图示形成针对半导体衬底的接触器的方法。
具体实施方式
在下面的详细描述中，参照附图，附图形成所述详细描述的一部分并且在附图中作为说明示出了可实施本发明的特定实施例。在这个方面，参照正在描述的(一个或多个)附图的方位使用方向术语，诸如“顶”、“底”、“前”、“后”、“首”、“尾”等。因为实施例的部件能够被安置在许多不同方位中，所以方向术语被用于说明的目的，而绝不是限制性的。要理解，在不脱离本发明的范围的情况下，可使用其它实施例并且可做出结构或逻辑改变。不要在限制性意义上理解其下面的详细描述，并且由所附权利要求定义本发明的范围。
将在以下解释许多示例性实施例。在这种情况下，相同的结构特征由附图中的相同或类似的标号识别。在本描述的上下文中，“侧向”或“侧向方向”应该被理解为意指大体上平行于半导体材料或半导体载体的侧向范围而延伸的方向或范围。侧向方向因此大体上平行于这些表面或侧面而延伸。与其相比，术语“垂直”或“垂直方向”被理解为意指大体上垂直于这些表面或侧面并且因此垂直于侧向方向而延伸的方向。垂直方向因此在半导体材料或半导体载体的厚度方向上延伸。
如本说明书中所采用，当元件(诸如，层、区域或衬底)被称为“位于另一元件上”或“延伸到另一元件上”时，它能够直接位于所述另一元件上或直接延伸到所述另一元件上，或者也可存在中间元件。相比之下，当元件被称为“直接位于另一元件上”或“直接延伸到另一元件上”时，不存在中间元件。
如本说明书中所采用，当元件被称为“连接”或“耦合”到另一元件时，它能够直接连接或耦合到所述另一元件，或者可存在中间元件。相比之下，当元件被称为“直接连接”或“直接耦合”到另一元件时，不存在中间元件。
如本文中所使用，各种装置类型和/或掺杂半导体区域可被识别为具有n型或p型，但这仅是为了描述的方便并且不旨在是限制性的，并且这种识别可被具有“第一导电类型”或“第二相对导电类型”的更一般描述替换，其中第一类型可以是n或p型并且第二类型然后是p或n型。
附图通过紧接着掺杂类型“n”或“p”指示“-”或“+”来图示相对掺杂浓度。例如，“n-”意指比“n”掺杂区域的掺杂浓度低的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域高的掺杂浓度。相同相对掺杂浓度的掺杂区域未必具有相同绝对掺杂浓度。例如，两个不同“n”掺杂区域可具有相同或不同绝对掺杂浓度。
对于一些应用(包括低压应用)，期望的是具有带有高密度、高频率和高效率的功率MOSFET。通过具有更低击穿电压的功率MOSFET可提供这一点，这种功率MOSFET又能够通过具有更浅沟槽深度(例如，大约从500nm到700nm的沟槽深度)的基于沟槽的电荷补偿晶体管来提供。小于700nm(例如，500nm到700nm)的浅沟槽能够被用于具有更低击穿电压的功率MOSFET，例如15V功率MOSFET。
本文中针对更浅沟槽装置考虑的一个实际问题是，控制栅极接触器凹槽深度以减缓或甚至消除接触器穿透栅电极并且甚至进入到更浅沟槽中的下面的场板中的风险，同时保持针对半导体的接触器(即，台面接触器)的相同的接触器深度，因为作为用于场板和栅电极的更浅沟槽的结果，沟道长度不变。如果栅极接触器将会穿透栅电极并且可能进入到下面的场板中或穿透下面的场板，则可能未提供期望的装置的参数，例如IGSS、IDSS。栅电极和场板之间的增加的泄漏可能产生感应接通和Igss失效。由于更浅的沟槽，包围场板的电绝缘材料的厚度可能被减小。如果针对场板的接触器延伸穿过场板，则这可能引起从源极到漏极的短路并且引起IDSS失效。
为了避免这些问题，提出在栅极和场板区域中阻挡凹槽蚀刻，同时在晶体管装置的台面区域中保持相同的凹槽接触器。为了实现这一点，另外的平版印刷掩模可被引入以阻挡针对栅电极和场板的凹槽接触器蚀刻，同时允许台面凹槽蚀刻保持相同的行为，从而台面接触器具有与具有类似的结构但具有更深的沟槽(例如，至少1μm的沟槽)的晶体管装置相同的深度。这使沟道长度能够被保持或者是类似的。
图1图示晶体管装置10的剖视图，晶体管装置10包括半导体衬底11，半导体衬底11包括第一主表面12和与第一主表面12相对的第二主表面13。第一导电类型的漏极区14被布置在第二主表面13或布置在第二主表面13附近，第一导电类型的漂移区15被布置在漏极区14上，与第一导电类型相对的第二导电类型的主体区16被布置在漂移区15上，并且第一导电类型的源极区17被布置在主体区16上和/或布置在主体区16中。第一导电类型可以是n型，并且第二导电类型可以是p型，反之亦然。利用第一导电类型，漏极区14和源极区17可被高度掺杂并且漂移区可被轻度掺杂。
半导体衬底11可由硅形成，并且可由单晶硅或形成在底基衬底上的以外延方式沉积的硅层(也被称为外延层)形成。
晶体管装置10包括沟槽18，沟槽18被布置在第一主表面12中并且具有底基19和侧壁20，侧壁20从底基19延伸到第一主表面12。沟槽19具有相对于第一主表面12的最大深度d，由此d处于250nm和800nm之间。在一些实施例中，沟槽18相对于第一主表面12的最大深度处于400nm到700nm的范围内。
每个沟槽18具有细长条纹状结构，所述细长条纹状结构具有延伸到该图的平面中的长度，该长度大于其相对于第一主表面12的深度d及其宽度。侧壁20可基本上垂直于半导体衬底11的第一主表面12并且垂直于沟槽18的底基19而延伸。侧壁20还可基本上垂直于彼此而延伸以在视图中形成矩形形状。晶体管装置10包括多个沟槽18，所述多个沟槽18基本上平行于彼此而延伸，以使得台面27被形成在沟槽18中的相邻沟槽18之间。每个台面27包括漂移区15、主体区16和源极区17。
栅电极21被布置在沟槽18中。栅电极21是细长的，并且具有条纹状形式，所述条纹状形式具有沿着沟槽18的大部分长度延伸的长度。栅电极21是导电的，并且通过栅极绝缘层22而与半导体衬底11电绝缘。栅极绝缘层22被布置在沟槽18的侧壁20上。场板23也被布置在沟槽18中，并且位于栅电极21下方并且与栅电极21分隔开，所述栅电极21被安置在沟槽18的上部分中。场板23是细长的，并且具有条纹状形式，所述条纹状形式具有沿着沟槽18的大部分长度延伸的长度。场板23是导电的，并且通过场绝缘体24而与栅电极21和半导体衬底11电绝缘。场绝缘体24被布置在底基19上，并且布置在沟槽18的侧壁20上。与侧壁20上的栅极绝缘层22的厚度相比，侧壁20上的场绝缘体24具有更大厚度。中间电绝缘层绝缘体26被布置在场板23的上表面35和栅电极21的下表面34之间的空隙中。栅电极21的上表面33被布置在沟槽18内，并且布置在第一主表面12下方。上电绝缘层25被布置在栅电极21的上表面33上，并且填充栅电极21的上表面33和半导体衬底11的第一主表面12之间的沟槽中的空间。
场板23和栅电极21可由多晶硅形成，并且栅极绝缘层22、场绝缘体24、中间电绝缘层26和上电绝缘层25可由氧化硅形成，所述氧化硅可以是例如二氧化硅SiO2或SiOx。
晶体管装置10包括多个晶体管基元31，所述多个晶体管基元31按照电气方式并联耦合以便能够切换负载电流。每个晶体管基元31包括具有栅电极21和场板23的沟槽18之一以及台面27之一。晶体管装置10还包括一个或多个电绝缘层28，所述一个或多个电绝缘层28被布置在半导体衬底11的第一主表面12上并且在台面27和沟槽18上方延伸。
借助于栅极接触器29，按照电气方式接触布置在每个沟槽18中的栅电极21，所述栅极接触器29延伸穿过布置在第一主表面12上的电绝缘层28并且延伸穿过布置在沟槽18的最上面部分中的电绝缘层25。栅极接触器29具有底基，所述底基与栅电极21接触并且可位于栅电极21的高度内。栅电极21的上表面33和栅极接触器29的底基之间的距离可在0nm和35nm之间。这个距离是栅极接触器29和栅电极21的材料之间的重叠部。通过布置在电绝缘层28上的未图示的金属化结构的导电栅极重分布结构，个体栅极接触器29按照电气方式彼此连接。
做出针对场板23的第二类型的接触器，所述第二类型的接触器被安置在位于该图的平面后面或前面的晶体管装置10的平面中并且在图1的剖视图中不能看到。所述第二类型的接触器被安置在没有栅电极21的沟槽18的部分中。例如，栅电极21可具有比场板23的长度短的长度，以使得通常布置在沟槽18的末端的场板23的部分被栅电极21露出。在被栅电极21露出的场板23的这个部分中，电绝缘材料25延伸，填充沟槽的上部分，并且从场板23的上表面延伸到半导体衬底11的第一主表面12。场板接触器也延伸穿过电绝缘层28，延伸穿过布置在沟槽18中的电绝缘材料25，并且具有底基，所述底基被安置在场板23上或安置在场板23中。场板23的上表面35和场板接触器的底基之间的距离可在0nm和35nm之间。这个距离是场板接触器和场板23的材料之间的重叠部。
形成针对每个台面27的第三类型的接触器30。台面接触器30延伸穿过电绝缘层28，并且进入到半导体衬底11中，以使得台面接触器30具有底基，所述底基位于主体区16内。台面接触器30也按照电气方式连接到源极区17。通过金属化结构的源极重分布结构，接触器30中的个体接触器30按照电气方式连接在一起。所述多个场板接触器也按照电气方式连接到金属化结构的源极重分布结构。
如上所述，沟槽18具有深度d，深度d处于250nm到800nm的范围内。沟槽18可被称为浅沟槽，因为基于沟槽的补偿晶体管装置传统上具有更深的沟槽，所述更深的沟槽具有至少1μm的深度。栅电极21具有它的上表面33和下表面34之间的最大高度hg，并且场板具有它的上表面35和它的下表面36之间的最大高度hf。
由于沟槽18具有比带有更深的沟槽的典型晶体管装置的深度小的深度，所以与具有更深的沟槽的典型晶体管装置的场板的高度相比，场板23的高度hf可被减小以便在更浅的沟槽18内容纳栅电极21和场板23二者。栅电极21的高度hg可基本上与具有更深的沟槽的对应典型晶体管装置相同，以便晶体管装置10的沟道长度保持基本上相同。栅电极21的高度与场板23的高度之比hg/hf处于0.8和1.5的范围内。这个比率大于具有更深的沟槽的晶体管装置的对应比率，所述更深的沟槽具有更大高度的场板。
栅极接触器29具有底基，所述底基被安置为与第一主表面相隔距离dg，并且30nm≤dg≤200nm。场板接触器从第一主表面延伸到场板，并且具有底基，所述底基被安置为与第一主表面12相隔距离dfp，并且300nm≤dfp≤500nm。台面接触器30从第一主表面12延伸到主体区16，并且具有底基，所述底基被安置为与第一主表面12相隔距离dm，由此80nm≤dm≤350nm。从第一主表面12测量的场板接触器的底基的深度大于相对于第一主表面12的台面接触器30的底基的深度，相对于第一主表面12的台面接触器30的底基的深度又大于相对于第一主表面12的栅极接触器29的底基的深度，从而dfp>dm>dg。
期望的是，栅极接触器29的下表面相对于第一主表面12位于深度dg，位于栅电极21的高度内，并且不延伸到安置在栅电极21的下表面34和场板23的上表面35之间的中间电绝缘材料26中，以便避免装置的泄漏和有害性能。还期望的是，沟槽18内的栅极接触器29的下表面的位置可很好地控制。类似地，期望的是，场板接触器的下表面位于场板23的高度hf内，并且不延伸穿过场板23而进入到布置在场板23的下表面36和沟槽18的底基19之间的场绝缘体24中并且甚至触碰沟槽18的底基19。同时，台面27内的台面接触器30的下表面的位置应该是可控的以便提供与晶体管装置10的主体区16和源极区17的可靠接触。
现在将参照图2描述用于实现这些目标的方法，图2包括图2A到2G。在图2中，未示出漏极区14、漂移区15、主体区16和源极区17。然而，这些区域存在于半导体衬底11中。
图2图示半导体衬底11的视图，并且图示沟槽中的两个沟槽18、18'的剖视图。在图示的剖视图中，沟槽18包括朝着沟槽18的底部布置的场板23和朝着沟槽的顶部布置的栅电极21。在图示的剖视图中，沟槽18'仅包括朝着沟槽18的底部布置的场板23，从而电绝缘材料25从场板23的上表面35延伸到第一主表面12。在沟槽18'的长度的其它部分中，栅电极21被布置在场板23上方，从而在这些区域中，沟槽18'具有与图2中针对沟槽18示出的剖面对应的剖面。沟槽18也具有位于该图的平面之外的部分，该部分具有没有场板的结构并且具有与图2中针对沟槽18'图示的剖面对应的剖面。对于晶体管装置10的每个沟槽18，存在图2中针对沟槽18、18'示出的剖面。
图2的剖视图也示出台面27，台面27包括漂移区15、主体区16和源极区17，但它们未被示出在图2中。电绝缘层28被形成在第一主表面12上。电绝缘层可由BPSG(硼磷硅酸盐玻璃)形成。电绝缘层28可包括两个或更多个子层，例如USG(未掺杂硅玻璃)和BPSG。
参照图2A，第一蚀刻过程被执行以针对每个晶体管基元31形成第一开口40、第二开口41和第三开口42。第一蚀刻过程可以是湿法蚀刻过程。第一开口40延伸穿过位于第一主表面上的第一绝缘层28，并且延伸穿过布置在沟槽18的上部分中的电绝缘材料25，并且具有底基，所述底基与栅电极21的材料接触。第二开口延伸穿过位于半导体衬底11的第一主表面12上的第一绝缘层28，并且延伸穿过电绝缘材料25，并且具有底基，所述底基与位于沟槽18的下部分中的场板23接触。第三开口42延伸穿过第一绝缘层28，并且具有底基，所述底基由第一主表面12的区域形成。
通过在第一绝缘层28的上表面上形成掩模，第一蚀刻过程可被执行，所述掩模具有与第一开口40、第二开口41和第三开口42的侧向布置对应的开口。第一蚀刻过程被执行以去除第一绝缘层28和绝缘材料25的暴露区域以便形成第一开口40、第二开口41和第三开口42。第一开口40、第二开口41和第三开口42也可被称为接触器孔或接触器凹槽，因为所述开口通常是细长的。
在这个第一蚀刻过程之后，用于场板的第二开口41具有比用于栅极接触器的第一开口40大的深度，用于栅极接触器的第一开口40具有比用于台面接触器的第三开口42大的深度。由于材料的不同可蚀刻性或蚀刻速度，可形成这种布置。例如，沟槽18内的电绝缘材料25可以是例如二氧化硅，并且与栅电极21和场板23的材料(其例如是多晶硅)相比可能更易蚀刻，即被按照更快的速度去除。因此，当暴露的材料通过蚀刻而被去除时，当第一开口40具有显露栅电极的材料的底基时，在第一开口40中，栅电极21的材料用作蚀刻停止层。相同的第一蚀刻过程继续进行以去除在第二开口41的底基显露的电绝缘材料25，直至显露场板23的材料，场板23的材料然后用作蚀刻停止层。半导体衬底11由材料(通常是硅)形成，该材料在第一蚀刻过程中被按照比电绝缘材料25慢的速度去除。当在第三开口42的底基显露半导体衬底11时，半导体衬底11用作蚀刻停止层，而在第一开口40和第二开口41中显露的电绝缘材料25的去除继续进行。
在第一蚀刻过程之后，第二开口41相对于半导体衬底11的第一主表面12具有最大的深度，第一开口40具有比第二开口41的深度小的深度，并且第三开口42可能根本未延伸到半导体衬底11中或相对于第一主表面12具有比第一开口40小的深度。
期望的是，针对台面27的接触器具有安置在半导体衬底11内的底基。原则上，可能可以通过增加长度和/或改变第一蚀刻过程的条件来增加第三开口42的深度。然而，在这种情况下，第一开口40和第二开口41的深度将会同时增加，如果开口40、41之一或二者在栅电极21和场板23之一或二者中延伸得太远并且甚至完全延伸穿过栅电极21和场板23之一或二者，则这可能是不期望的。
这种风险能够通过执行第二蚀刻过程来避免并且参照图2B到2G进行描述。在使用第一蚀刻过程形成第一开口40、第二开口41和第三开口42之后，形成可选的第二绝缘层43，所述第二绝缘层43覆盖开口40、41、42的表面和第一绝缘层28的上表面。使用TEOS(硅酸乙酯)过程，可形成第二绝缘层。
参照图2B，抗蚀剂材料44被形成在第一绝缘层28上，抗蚀剂材料44覆盖第一开口40和第二开口41，但使第三开口42暴露。参照图2C，第二蚀刻过程被执行，所述第二蚀刻过程增加第三开口42的深度，以使得该开口的底基在半导体衬底11内被安置为与第一主表面12相隔一段距离，并且台面接触器开口45被形成。台面接触器开口45的底基可被安置在主体区内。第二蚀刻过程可以是湿法蚀刻过程或等离子体蚀刻过程。
在这个第二蚀刻过程期间，第二绝缘层43的暴露部分可被完全地去除，并且第一绝缘层28的上部分可被去除。布置在第三开口42的剩余下部分中的侧壁上的第二绝缘层43的厚度可被减小。第二绝缘层43可甚至被完全地从第三开口的侧壁去除。
参照图2D，抗蚀剂材料44然后被去除。在一些实施例中，可选的注入过程可被执行，如图2E中所示，其中掺杂物通过第三开口42的底基被注入，并且可选地也通过第一开口40和第二开口41被注入以在第一开口40和第二开口41以及台面接触器开口45中的每个开口的底基形成高度掺杂的接触区46。灰化和退火过程可然后被执行以完全地去除第二绝缘层43。在去除第二绝缘层43之后，平面化过程可被执行以提供由第一绝缘层28的材料形成的平面表面。
参照图2F，然后产生半导体衬底11，所述半导体衬底11具有相对于第一主表面12具有深度dg的用于栅极接触器的开口40、相对于第一主表面12具有深度dm的台面接触器开口45和相对于第一主表面12具有深度dfp的场板开口41。与图2B中示出的第一蚀刻过程之后的相对深度相比，台面接触器开口45比栅极接触器开口40深，从而dfp>dm>dg。
参照图2G，导电材料然后被插入到第一开口40、第二开口41、台面接触器开口45中以形成以形成栅极接触器29、场板接触器47和台面接触器30。在一些实施例中，一个或多个阻挡层48可被形成，所述一个或多个阻挡层48铺衬开口40、41、45并且在电绝缘层28的平面化表面上方延伸。可使用Ti/TiN的阻挡结构。第二导电材料49可然后被沉积，所述第二导电材料49填充开口40、41、45以形成用于一个沟槽18的栅极接触器29和场板接触器47以及用于每个晶体管基元31的台面接触器30。例如，导电材料49可以是钨。
通常包括一个或多个导电层和绝缘层的金属化结构可被形成在第一绝缘层28的平面化表面上。金属化结构可包括：用于台面接触器47和场板接触器30的导电重分布结构，用于将它们彼此连接并且连接到源极焊盘；以及用于栅极接触器29的导电重分布结构，以便按照电气方式将栅极接触器29彼此连接并且连接到栅极焊盘。漏极焊盘被布置在半导体衬底的相对的第二表面上，所述漏极焊盘按照电气方式连接到漏极区。
这种方法可被用于加工具有沟槽的垂直MOSFET装置，所述沟槽具有250nm到800nm或者400nm到700nm的深度，由此场板和栅电极被布置在沟槽中并且与半导体衬底电绝缘并且彼此电绝缘。这种垂直MOSFET装置具有稳定的阈值电压(所述阈值电压可小于25V)、良好的雪崩行为和减小的栅极到源极泄漏，同时避免漏极和源极之间的短路。
空间相对术语(诸如，“在…下方”、“在...下面”、“下”、“在...上方”、“上”等)为了容易描述而被使用以解释一个元件相对于第二元件的安置。这些术语旨在包括除了与附图中描述的那些方位不同的方位之外的所述装置的不同方位。另外，诸如“第一”、“第二”等的术语也被用于描述各种元件、区域、部分等，并且也不旨在是限制性的。相同的术语在整个描述中指代相同的元件。
如本文中所使用，术语“具有”、“含有”、“包含”、“包括”等是开放式术语，所述开放式术语指示陈述的元件或特征的存在，但不排除另外的元件或特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文清楚地另外指示。要理解，除非另外具体地指出，否则本文中描述的各种实施例的特征可彼此组合。
虽然已在本文中图示和描述了特定实施例，但本领域普通技术人员将会理解，在不脱离本发明的范围的情况下，各种替代和/或等同实现可替换示出和描述的特定实施例。本申请旨在覆盖本文中讨论的特定实施例的任何适配或变化。因此，旨在本发明仅由权利要求及其等同物限制。

Claims (15)

1.一种加工针对半导体衬底的接触器的方法，所述方法包括：
提供具有第一主表面和与所述第一主表面相对的第二主表面的半导体衬底、包括底基和侧壁的形成在所述第一表面中的沟槽、形成在所述沟槽中的栅电极、在所述沟槽中形成在所述栅电极下方的场板、以及电绝缘材料，所述电绝缘材料被布置在所述沟槽中并且将所述栅电极和所述场板与所述半导体衬底电绝缘并且将所述栅电极和所述场板彼此电绝缘；提供第一电绝缘层，所述第一电绝缘层被布置在所述第一主表面上并且布置在所述沟槽上，其中所述沟槽的底基被相对于所述第一主表面安置在深度d，其中250nm≤d≤800nm；
执行第一蚀刻过程，并且
形成第一开口，所述第一开口延伸穿过所述第一电绝缘层和所述沟槽中的所述电绝缘材料而到达所述栅电极，
形成第二开口，所述第二开口延伸穿过所述第一电绝缘层和所述沟槽中的所述电绝缘材料而到达所述场板，其中所述第二开口被安置在没有所述栅电极的所述沟槽的部分，并且
形成第三开口，所述第三开口被安置为沿侧向与所述沟槽相邻并且延伸穿过所述第一电绝缘层而到达所述半导体衬底的所述第一主表面；
施加抗蚀剂材料，所述抗蚀剂材料覆盖所述第一开口和所述第二开口并且使所述第三开口暴露，
执行第二蚀刻过程并且延伸所述第三开口的深度，并且在所述第一主表面中形成延伸到所述半导体衬底中的台面接触器开口；
去除所述抗蚀剂材料；
将导电材料插入在所述第一开口、所述第二开口和所述台面接触器开口中，并且分别形成栅极接触器、场板接触器和台面接触器。
2.如权利要求1所述的方法，还包括：在施加所述抗蚀剂材料之前，在所述第一开口、所述第二开口和所述第三开口中的每个开口的侧壁和底基上并且在所述第一电绝缘层的上表面上形成第二电绝缘层。
3.如权利要求2所述的方法，其中在所述第二蚀刻过程期间，所述第二电绝缘层被从所述第一电绝缘层的所述上表面并且从所述第三开口的所述底基去除，并且至少部分地保留在所述第一电绝缘层中的所述第三开口的所述侧壁上。
4.如权利要求2或权利要求3所述的方法，还包括：在去除所述抗蚀剂材料之后，完全地去除所述第二电绝缘层。
5.如权利要求1至4中任何一项所述的方法，其中所述第一电绝缘层的上部分在所述第二蚀刻过程中被去除。
6.如权利要求1至5中任何一项所述的方法，还包括：在去除所述抗蚀剂材料之后，将掺杂物注入到所述第一开口、所述第二开口和所述台面接触器开口中的每个开口的所述底基中，并且然后完全地去除所述第二电绝缘层。
7.如权利要求1至6中任何一项所述的方法，其中所述插入所述导电材料包括：
在所述第一开口、所述第二开口和所述台面接触器开口中的每个开口的所述侧壁和所述底基上并且在所述第一电绝缘层的所述上表面上形成至少一个阻挡层，并且
在所述至少一个阻挡层上形成导电层。
8.如权利要求1至7中任何一项所述的方法，其中所述场板具有比所述栅电极的长度大的长度，从而在所述沟槽的至少一个区域中，所述场板被所述栅电极露出，并且所述第二开口被布置在这个区域中。
9.如权利要求1至8中任何一项所述的方法，其中所述半导体衬底包括形成在所述第二表面的第一导电类型的漏极区、形成在所述漏极区上的所述第一导电类型的漂移区、形成在所述漂移区上的与所述第一导电类型相对的第二导电类型的主体区以及形成在所述主体区上和/或形成在所述主体区中的第一导电类型的源极区，并且所述台面接触器开口的所述底基被布置在所述主体区中。
10.如权利要求1至9中任何一项所述的方法，其中所述栅极接触器具有底基，所述底基被安置为与所述第一主表面相隔距离dg，并且30nm≤dg≤200nm，所述场板接触器具有底基，所述底基被安置为与所述第一主表面相隔距离dfp，并且300nm≤dfp≤500nm，并且所述台面接触器具有底基，所述底基被安置为与所述第一主表面相隔距离dm，并且80nm≤dm≤350nm，其中dfp>dm>dg。
11.一种晶体管装置，包括：
半导体衬底，具有第一主表面和与所述第一主表面相对的第二主表面；
形成在所述第二表面的第一导电类型的漏极区、形成在所述漏极区上的所述第一导电类型的漂移区、形成在所述漂移区上的与所述第一导电类型相对的第二导电类型的主体区以及形成在所述主体区上和/或形成在所述主体区中的第一导电类型的源极区；
沟槽，被布置在所述第一表面中，包括底基和侧壁；
栅电极，被布置在所述沟槽中，并且通过栅极绝缘层而与所述半导体衬底电绝缘；
场板，在所述沟槽中被布置在所述栅电极下方，并且通过场绝缘体而与所述栅电极和所述半导体衬底电绝缘；
其中所述沟槽的所述底基被相对于所述第一主表面安置在深度d，其中250nm≤d≤800nm。
12.如权利要求11所述的晶体管装置，其中400nm≤d≤700nm。
13.如权利要求11或权利要求12所述的晶体管装置，还包括：
栅极接触器，从所述第一主表面延伸到所述栅电极，其中所述栅极接触器具有底基，所述底基被安置为与所述第一主表面相隔距离dg，并且30nm≤dg≤200nm；
场板接触器，从所述第一主表面延伸到所述栅电极，其中所述场板接触器具有底基，所述底基被安置为与所述第一主表面相隔距离dfp，并且300nm≤dfp≤500nm；
台面接触器，从所述第一主表面延伸到主体区，其中所述台面接触器具有底基，所述底基被安置为与所述第一主表面相隔距离dm，并且80nm≤dm≤350nm，
其中dfp>dm>dg。
14.如权利要求13所述的晶体管装置，其中所述栅极接触器的所述底基被安置在所述栅电极上或安置在所述栅电极中，并且所述场板的所述底基被安置在所述场板上或安置在所述场板中。
15.如权利要求11至14中任何一项所述的晶体管装置，其中
所述栅电极具有上表面和下表面之间的最大高度hg，并且所述场板具有上表面和下表面之间的最大高度hf，并且0.8≤hg/hf≤1.5，和/或
所述栅极接触器的所述底基被安置为与所述栅电极的上表面相隔距离dg_rel，其中0nm≤dg_rel≤35nm，和/或
所述场板接触器的所述底基被安置为与所述场板的上表面相隔距离df_rel，其中0nm≤df_rel≤35nm。
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