JPH10200100A

JPH10200100A - 半導体装置

Info

Publication number: JPH10200100A
Application number: JP125497A
Authority: JP
Inventors: Seiji Sogo; 誠治十河
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1997-01-08
Filing date: 1997-01-08
Publication date: 1998-07-31
Anticipated expiration: 2017-01-08
Also published as: JP3160544B2

Abstract

(57)【要約】【課題】高耐圧型半導体装置において、高電界を緩和
するための領域中の半導体基板表面付近における電界の
分布を均一化し、耐圧特性を向上させる。【解決手段】Ｎ- 型半導体基板１の主面側には、２つ
のＮ+ 型領域５と、２つのＮ+ 型領域５の間に形成され
たＮ- 型領域２と、Ｎ- 領域５に取り囲まれたＰ- 型の
逆導電型層３と、Ｎ- 型領域２と一方のＮ+ 型領域５と
の間に設けられたチャネル領域となるＰ- 領域４とが設
けられている。半導体基板１の上には酸化膜６と、酸化
膜６の上面側の凹部に埋め込まれた逆台形の導電プレー
ト７とが形成されている。半導体装置に高電圧が印加さ
れても、逆台形の導電プレート７に沿った等電位線を生
ぜしめることにより、Ｎ- 領域６における電界分布が均
一化される。また、導電プレート７と酸化膜６とが平坦
化されているので、上方の層間絶縁膜９を平坦化処理す
る必要がなく、製品間のばらつきも低減される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各種電気装置等の
負荷に対するスイッチとして用いられる高耐圧特性を有
する半導体装置の構造に関する。

【０００２】

【従来の技術】近年、電気装置の負荷に対するスイッチ
として高耐圧特性を有するＭＯＳＦＥＴが利用されるよ
うになっている。このようなＭＯＳＦＥＴは、誘導性負
荷によって生じる逆起電力のために高電圧がドレイン電
極に印加されたとき、半導体基板中の電界の集中を緩和
することにより、半導体装置の破壊を防ぐように構成さ
れている。

【０００３】図５は、従来より用いられているこの電界
集中を緩和する様々な技術の一つの例であって、例えば
特開平６−７７４７０号公報等に記載されている高耐圧
特性を有する横型ＭＯＳＦＥＴ（横型ＤＭＯＳＦＥＴ）
の構造を示す断面図である。同図に示すように、Ｎ- 型
の半導体基板１２内には、チャネルを形成するためのＰ
+ 型領域１３と、ソースとなるＮ+ 型領域１４と、ドレ
インとなるＮ+ 型領域１５とが形成されている。また、
半導体基板１２の上に、酸化膜１６と、多結晶シリコン
より構成される導電プレート１７とが順次形成されてい
る。この導電プレート１７のうちの１つがゲート電極１
７ａとなっている。さらに、基板上には、層間絶縁膜１
８と、アルミ配線によるドレイン電極１９とが設けられ
ている。そして、ゲート電極１７ａ以外の導電プレート
１７は電気的にフローティングの状態である。

【０００４】以上のように構成された半導体装置につい
て、以下、その動作を説明する。Ｎ+ 型領域１５及び半
導体基板１２にはドレイン電極１９を介して高電位が印
加され、ゲート電極１７ａには通常数Ｖ程度の低電位が
印加される。一方、上述のように、ゲート電極１７ａを
除く導電プレート１７の電位はフローティングの状態で
ある。フローティングの状態である導電プレート１７の
電位は、酸化膜１６を挟んだ半導体基板−導電プレート
間の容量と、層間絶縁膜１８を横方向に挟んだゲート電
極−導電プレート間の容量と、層間絶縁膜１７を横方向
に挟んだドレイン電極−導電プレート間の容量とによっ
て決定される。そして、各導電プレート１７間の間隔を
適宜調整することで容量を最適化し、各導電プレート１
７間の電位差を高電位から低電位へと均等に分布させる
ことが可能に構成されている。そして、各導電プレート
における電位分布を最適化することによって、半導体基
板の表面付近に局所的な電界の集中が生じないようにし
て、横型ＤＭＯＳＦＥＴの耐圧特性の向上を図ってい
る。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の横型ＤＭＯＳＦＥＴの構造によっては十分な耐圧特
性の向上効果が必ずしも得られないという問題があっ
た。そこで、その原因について追求した結果、以下のよ
うな知見が得られた。

【０００６】図６は、図５の一部を拡大した断面図であ
る。ただし、等方的に拡大したものではなく、問題点を
理解しやすいように特定部分を特定方向にのみに拡大し
た図である。導電プレート１７は、酸化膜１６上に全面
に堆積された後にドライエッチング等によって必要な大
きさに加工されているので、導電プレート１７の断面形
状は底面側が広い台形となってしまう。そして、等電位
線は導電プレート１７の側面形状に沿った分布となり、
このような導電プレート１７の形状によって半導体基板
１２の表面に近いほど電位分布は密になり、遠いほど疎
になる。つまり、半導体基板１２の表面付近における電
位分布は、各導電プレート１７の間隙の直下では密にな
り、導電プレート１７の直下では疎になる。このため、
実際には、図６に示すような等電位線の分布のアンバラ
ンスが生じて局所的に電界の集中が起こる。そして、こ
の局所的に電界が集中する部分で酸化膜１６等の絶縁破
壊が生じやすくなるので、あまり高い電圧をドレイン領
域に印加することができず、高い耐圧特性を発揮するこ
とができないおそれがある。

【０００７】さらに、層間絶縁膜１８は、製造工程上、
酸化膜１６および導電プレート１７の両方に跨って堆積
されるので、層間絶縁膜１８を堆積した状態では、図６
に示すように、層間絶縁膜１８の表面には酸化膜１６の
表面と導電プレート１７の表面の高さの違いによる段差
が存在している。そのために、層間絶縁膜１８の上に形
成されるアルミニウム等で構成されるドレイン電極１９
等が段差に起因する断線を起こすことがある。そこで、
一般的な製造工程では、層間絶縁膜１８のエッチバック
を行って、層間絶縁膜１８の表面を平坦化してから、後
の工程を行うようにしている。ところが、このようなエ
ッチバックを行うことによって、層間絶縁膜１８の厚み
及び形状は、製品間でばらつきを生じることになる。そ
して、このように層間絶縁膜１８の厚みや形状によって
定まる容量値の製品間でのばらつきが生じる結果、たと
え導電プレート１７の距離が最適になるように各部の寸
法を設計していても、層間絶縁膜１８の容量値が変化す
ることで各導電プレート１７の間の電位差が最適値から
ずれてしまうことになる。図７は、このような層間絶縁
膜１８の厚みや形状のばらつきによって生じる各導電プ
レート１７及び各導電プレート間の電位の不均一状態を
も示している。

【０００８】すなわち、このような層間絶縁膜１８の厚
みや形状のばらつきによっても、半導体基板１２の表面
付近で局所的に電界が集中する場所が生じるので、その
場所における酸化膜１６等の絶縁破壊が生じやすくな
り、耐圧特性が安定しないという不具合がある。

【０００９】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、半導体装置において、半導体基板の
表面付近で局所的な電界集中を回避する手段を講ずるこ
とにより、耐圧特性の向上を安定化とを図ることにあ
る。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、請求項１〜６に記載されている第１の
半導体装置に関する手段と、請求項７〜１２に記載され
ている第２の半導体装置に関する手段とを講じている。

【００１１】本発明の第１の半導体装置は、請求項１に
記載されているように、半導体基板と、上記半導体基板
の主面側に形成され外部から印加される電圧に応じて作
動するように構成された能動領域と、上記半導体基板内
における上記能動領域の外部又は内部に形成され、上記
能動領域の電界を緩和するための保護領域と、少なくと
も上記保護領域の上に形成された絶縁膜と、上記保護領
域に対峙して上記絶縁膜の上面に所定間隔をおいて形成
された複数の凹部と、上記各凹部内に埋め込まれ、外部
から電圧が印加されたときの電位が高電位から低電位ま
で分布するように構成された複数の導電体とを備えてい
る。

【００１２】これにより、外部から高電圧が印加された
ときにも、各導電体の電位分布が高電位から低電位へと
順次分布するので、保護領域における電界の緩和作用が
確実に得られる。しかも、導電体が絶縁膜の凹部に埋め
込まれているので、導電体が絶縁膜上に形成されている
場合のごとく、導電体の上面と絶縁膜の上面との間に大
きな段差が生じない。したがって、絶縁膜や導電体の上
に層間絶縁膜等の誘電体膜が形成される際にも、この誘
電体膜を平坦化する必要がないので、誘電体膜の厚みや
形状がほぼ均一になり、各導電体の電位分布の製品間に
おけるばらつきが抑制される。すなわち、設計値に応じ
た耐圧特性を確実に発揮することが可能になる。

【００１３】請求項２に記載されているように、請求項
１において、上記凹部の側面を上記絶縁膜の上面に垂直
な方向に対して傾斜させることができる。

【００１４】これにより、凹部に埋め込まれる導電体に
よって絶縁膜内に生じる等電位線を適宜調整することが
でき、最適の耐圧特性を得ることが可能になる。

【００１５】請求項３に記載されているように、請求項
１において、上記導電体の断面形状は逆台形であること
が好ましい。

【００１６】請求項４に記載されているように、請求項
１において、上記導電体は、その上面の面積が底面の面
積より広いことが好ましい。

【００１７】請求項３又は４により、導電体の側面に沿
って絶縁膜内に生じる電位線が下方に向かって広がる形
となるので、半導体基板の表面付近における電界の局所
集中が緩和される。したがって、能動領域の両極部に印
加できる電圧をさらに高くすることができる。すなわ
ち、半導体装置の耐圧特性が向上することになる。

【００１８】請求項５に記載されているように、請求項
１，２，３又は４において、上記導電体の上面と上記絶
縁膜の上面とは共通の平面内にあることが好ましい。

【００１９】これにより、請求項１の作用がより顕著に
得られることになる。

【００２０】請求項６に記載されているように、請求項
１，２，３，４又は５において、上記能動領域を、高濃
度の第１導電型不純物を含むソース領域及びドレイン領
域を両端に配置し、かつソース領域に隣接して第２導電
型不純物を含むチャネル領域を設けて構成し、上記保護
領域を、上記ドレイン領域と上記チャネル領域との間に
低濃度の第１導電型不純物を導入して構成し、少なくと
も上記チャネル領域の上に絶縁ゲートを設けることがで
きる。

【００２１】これにより、上記各請求項の作用を有する
高耐圧型の電界効果トランジスタが得られることにな
る。

【００２２】本発明の第２の半導体装置は、請求項７に
記載されているように、半導体基板と、上記半導体基板
の主面側に形成され外部から印加される電圧に応じて作
動するように構成された能動領域と、上記能動領域内の
領域に第１導電型不純物を導入して形成された第１の不
純物拡散領域と、能動領域内の上記第１の不純物拡散領
域に隣接する領域に第２導電型不純物を導入して形成さ
れチャネル領域として機能する第２の不純物拡散領域
と、上記第１の不純物拡散領域によって取り囲まれる領
域に形成され低濃度の第２導電型不純物を含む逆導電型
層と、上記逆導電型層の上に形成された絶縁膜と、上記
逆導電型層に対峙して上記絶縁膜の上面に所定間隔をお
いて形成された複数の凹部と、上記各凹部内に埋め込ま
れ、外部から電圧が印加されたときの電位が高電位から
低電位まで分布するように構成された複数の導電体とを
備え、外部から電圧が印加された状態で、第１不純物拡
散領域と逆導電型不純物拡散層との間のＰＮ接合部から
空乏層が広がるように構成されている。

【００２３】これにより、導電体の下方に存在する第１
の不純物拡散領域によって能動領域内の電界が緩和され
るが、各導電体の電位分布が高電位から低電位へと順次
分布するので、請求項１と同様の第１の不純物拡散領域
における電界の緩和作用が確実に得られる。しかも、能
動領域に電圧が印加された状態で、第１不純物拡散領域
と逆導電型不純物拡散層との間のＰＮ接合部から空乏層
が広がり、電位差がこの空乏層に生じる。したがって、
各導電体の電位を適宜調整することにより、半導体基板
の表面付近における電界の集中が緩和される。

【００２４】請求項８に記載されているように、請求項
７において、上記凹部の側面を上記絶縁膜の上面に垂直
な方向に対して傾斜させることができる。

【００２５】これにより、凹部に埋め込まれる導電体に
よって絶縁膜内に生じる等電位線を適宜調整することが
でき、最適の耐圧特性を得ることが可能になる。

【００２６】請求項９に記載されているように、請求項
７において、上記導電体の断面形状は逆台形であること
が好ましい。

【００２７】請求項１０に記載されているように、請求
項７において、上記導電体は、その上面の面積が底面の
面積より広いことが好ましい。

【００２８】請求項９又は１０により、導電体の側面に
沿って絶縁膜内に生じる電位線が下方に向かって広がる
形となるので、半導体基板の表面付近における電界の局
所集中が緩和される。したがって、能動領域の両極部に
印加できる電圧をさらに高くすることができる。すなわ
ち、半導体装置の耐圧特性が向上することになる。

【００２９】請求項１１に記載されているように、請求
項７，８，９又は１０において、上記導電体の上面と上
記絶縁膜の上面とは共通の平面内にあることが好まし
い。

【００３０】これにより、請求項１の作用がより顕著に
得られることになる。

【００３１】請求項１２に記載されているように、請求
項７，８，９，１０又は１１において、上記能動領域
を、高濃度の第１導電型不純物を含むソース領域及びド
レイン領域を両端に配置し、かつソース領域に隣接して
上記チャネル領域となる第２の不純物拡散領域を設けて
構成し、上記第１の不純物拡散領域を上記ドレイン領域
に隣接して設け、少なくとも上記チャネル領域の上に絶
縁ゲートが設けることができる。

【００３２】これにより、上記各請求項の作用を有する
高耐圧型の電界効果トランジスタが得られることにな
る。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１及び図２を参照しながら説明する。図１は本実
施形態に係る高耐圧半導体装置の断面図である。同図に
示すように、Ｐ- 型の半導体基板１内には、ＭＯＳＦＥ
Ｔとして動作する能動領域が設けられており、この能動
領域内には電圧を受ける両極部、つまり、ソース領域及
びドレイン領域（又はドレインコンタクト領域）として
機能する２つのＮ+ 領域５が形成されている。そして、
この２つのＮ+ 領域５の間には、両者間の電圧によって
半導体基板内に生じる電界を緩和するための保護領域と
して機能するＮ- 型領域２と、チャネル領域として機能
するＰ- 型領域４とが設けられている。また、２つのＮ
+ 領域５の間における半導体基板１の上には、熱酸化に
よって形成された酸化膜６が設けられている。そして、
この酸化膜６上のソース側端部から酸化膜６の側面及び
半導体基板１上に跨る領域には、不純物を含む多結晶シ
リコンより構成されるゲート電極８が形成されている。
さらに、基板上に第１層間絶縁膜９ａが堆積されてお
り、この第１層間絶縁膜９ａの上に、ドレイン電極１０
とソース電極１１とが形成され、このドレイン電極１０
及びソース電極１１は、第１層間絶縁膜９ａに形成され
たコンタクトホールを介してドレイン領域及びソース領
域である各Ｎ+ 領域５にそれぞれ接続されている。そし
て、ドレイン電極１０は、第１層間絶縁膜９ａに形成さ
れたコンタクトホールを介してソース側に近接した１つ
の導電プレート７に接続されている。なお、第１層間絶
縁膜９ａの上には、第２層間絶縁膜９ｂが堆積されてい
る。

【００３４】ここで、本実施形態の第１の特徴は、酸化
膜６の表面付近に一定の間隔を隔てて不純物を含む多結
晶シリコンより構成される複数の導電プレート７が埋め
込まれて導電プレート７と酸化膜６との上面が平坦化さ
れている点と、この導電プレート７の側面が下方に向か
って狭まるように傾斜している点とである。つまり、導
電プレート７は、チャネル方向に平行な断面（図１に示
す断面）内で、台形の頂辺が下方に底辺が上方に位置し
て構成される逆台形形状を有している。言い換えると、
酸化膜６で構成される各導電プレート７間の間隙領域は
下方に向かうほど拡大している。

【００３５】また、本実施形態の第２の特徴は、Ｎ- 領
域２のうち酸化膜６の下方に位置する半導体基板１の表
面付近の領域に、低濃度のＰ型不純物（例えばボロン）
を導入してなる逆導電型層３が形成されていて、この逆
導電型層３が接地されている点である。

【００３６】本実施形態では、以上の構造上の特徴によ
って、上記従来のＤＭＯＳＦＥＴに比べて以下のような
有利な効果を得ることができる。

【００３７】第１に、導電プレート７が逆台形に形成さ
れていることによって、ドレイン電極１０に高電位が、
ソース電極１１に低電位が印加されると、酸化膜６に埋
め込まれた導電プレート７がフローティング状態になる
ことで、従来のＤＭＯＳＦＥＴと同様の電位分布の安定
化を図ることができるとともに、導電プレート７の下方
の酸化膜６における電位分布をより均一にすることがで
きる。

【００３８】図２は、この導電プレート７による電位分
布の均一化作用を説明するために、図１の一部を拡大し
て示す断面図である。上述のように、等電位線は導電プ
レート７の側面形状に沿って分布するので、等電位線は
酸化膜６内で下方に向かうほど広がるように分布する。
従って、半導体基板１の表面付近における等電位線は、
各導電プレート７の間隙の直下から導電プレート７の直
下までほぼ均一に分布することになり、上記従来のＤＭ
ＯＳＦＥＴの構造による場合（図６参照）のごとく、半
導体基板１の表面付近の領域において導電プレート７の
間隙領域の下方領域だけしかもその一部に電圧が局所集
中するようなことがない。したがって、半導体基板１の
表面付近における電位分布の均一化を図ることができ、
よって、ＤＭＯＳＦＥＴの耐圧特性を高めることができ
るのである。

【００３９】ただし、各導電プレート７が必ずしも逆台
形である必要はなく、下方に向かって横断面積が拡大す
るように構成されていれば、側面に沿って分布する等電
位線が半導体基板表面に向かって広がるので、従来の構
造よりは、半導体基板１の表面付近における電界の集中
をある程度緩和することが可能である。

【００４０】また、導電プレート７の表面と酸化膜６の
表面が同一の高さで平坦となっていることにより、以下
の効果が得られる。すなわち、上記従来のＤＭＯＳＦＥ
Ｔの構造であると、製造工程において、熱酸化膜で形成
される絶縁膜の上に導電プレートである多結晶シリコン
を堆積した後、別の配線であるアルミ電極との絶縁のた
めに層間絶縁膜を形成するという手順で行わざるを得な
い。このときに、多結晶シリコンを堆積している場所と
堆積していない場所での層間絶縁膜表面の段差（図６参
照）が、本実施形態の構造では生じない。すなわち、本
実施形態の構造では、酸化膜６と導電プレート７との上
面が平坦化されているので、酸化膜６上における第１層
間絶縁膜９ａの膜厚は均一である。これにより、段差を
解消するために上記従来のＤＭＯＳＦＥＴで行っていた
平坦化のためのエッチバックが必要でないことから、導
電プレート７上の第１層間絶縁膜９ａの膜厚が減少しな
いので、横方向における第１層間絶縁膜９ａの容量値は
減少しない。その結果、層間絶縁膜９ａがエッチバック
される場合と比較して、多結晶シリコン間にて絶縁可能
な電位差が大きくなり、耐圧特性が向上する。さらに、
エッチング工程が不要なため、層間絶縁膜９ａの厚さや
形状のばらつきが解消され、よって、特性のばらつきも
解消される。

【００４１】ただし、導電プレート７と酸化膜６との上
面が完全に平坦化されている必要はない。導電プレート
７が酸化膜６の凹部に埋め込まれていることだけでも、
導電プレート７と酸化膜６との間の段差が小さくなるの
で、第１層間絶縁膜９ａを平坦化する必要性も低減す
る。したがって、この場合にも、上述の効果をある程度
発揮することができる。

【００４２】さらに、本実施形態では、導電プレート７
の下方におけるＮ- 型領域２内にＰ- 型の逆導電型層３
を形成していることにより、以下の効果を発揮すること
ができる。

【００４３】このＰ- 型の逆導電型層３及び半導体基板
１の電位は接地電位に設定されているので、Ｎ- 型領域
２にドレイン側のＮ+ 型領域５を介して高電圧が印加さ
れた場合、両領域２，３間及び１，２間に形成されるＰ
Ｎ接合部の接合面から空乏層が広がる。特に、Ｐ- 型の
逆導電型層３はほぼ完全に空乏化する。そして、領域
１，２間の空乏層と領域２，３間の空乏層とが合わさる
ことにより、領域２と半導体基板１との間に大きな空乏
層が形成される。この空乏層には、領域２に領域５を介
して印加される高電圧と半導体基板１に印加される接地
電位との差に相当する電位差が生じる。すなわち、逆導
電型層３が存在しない場合と比較すると、半導体基板１
の表面付近における空乏層の広がりが大きくなることに
より、表面付近における電界集中が緩和される。この結
果、耐圧特性が向上する。さらに、その上方に導電プレ
ート７が存在していることで半導体基板１の表面付近の
電界集中が緩和されるために、空乏層の広がりによる電
界集中緩和作用と、導電プレートによる電界集中緩和作
用とが相俟って、顕著な耐圧特性の向上効果を得ること
ができ、よって、信頼性の向上を図ることができる。

【００４４】図３は、本実施形態によるＤＭＯＳＦＥＴ
の導電プレート７の距離に対する電位分布の様子を示
す。導電プレート７を逆台形形状にし、導電プレート７
の下方に位置するＮ- 領域２内にＰ- 型の逆導電型層３
を形成することにより、導電プレート７間での均等な電
位分布が得られる。

【００４５】なお、本実施形態では、導電プレート７を
不純物を添加した多結晶シリコンで構成しているが、本
発明は斯かる実施形態に限定されるものではない。導電
プレート７を、多結晶シリコン以外の導電体、例えばア
ルミニウムなどの金属によって構成してもよい。また、
本実施形態では、酸化膜６を熱酸化膜で構成したが、酸
化膜６をＣＶＤ法によって形成される酸化膜で構成して
もよいことはいうまでもない。

【００４６】次に、本実施形態の半導体装置の製造工程
について、図４（ａ）〜（ｄ）を参照しながら説明す
る。

【００４７】まず、図４（ａ）に示す工程で、ドレイン
形成領域を開口したレジストマスク（図示せず）を用い
て、Ｐ型半導体基板１内に燐イオンの注入と熱拡散とを
行い、ドレイン領域として機能するＮ- 型領域２を互い
に所定の間隔を隔てるように形成する。さらに、逆導電
型層形成領域を開口したレジストマスク（図示せず）を
用いて、Ｎ- 領域２内にボロンイオンの注入と熱拡散と
を行って、Ｐ- 型の逆導電型層３を形成する。ただし、
この後の工程も含め、不純物の活性化のための熱拡散
は、各領域について同時に行ってもよい。

【００４８】その後、図４（ｂ）に示す工程で、各Ｎ-
型領域２間に位置する半導体基板１内に、ボロンイオン
を注入してチャネル領域となるＰ- 型領域３を形成す
る。さらに、熱酸化を行ってＰ- 型領域３の上に酸化膜
６を約１０００ｎｍの厚みまで成長させる。

【００４９】ついで、図４（ｃ）に示す工程で、レジス
トマスクの形成とウェットエッチとを行って、酸化膜６
に深さが５００ｎｍ程度で下方に向かって狭まるテーパ
ー状の凹部を形成する。その後、基板上に不純物が添加
された多結晶シリコン膜を堆積し、レジスト膜の形成と
多結晶シリコン膜のエッチングとを行って、凹部を多結
晶シリコンで埋め込んでなる導電プレート７と、酸化膜
６の上面の端部から側面及び半導体基板１上に跨るゲー
ト電極８とを形成する。この工程により、酸化膜６と導
電プレート７の表面の高さが同一となっている。また、
埋め込まれた導電プレート７は、表面部分の面積が底面
部分の面積よりも広い逆台形をしている。すなわち、上
記従来のＤＭＯＳＦＥＴにおける導電プレート１７（図
６参照）と比較すると、本実施形態の製造工程で形成さ
れる導電プレート７の底面と側面との間の角度は図１に
示す断面内で鈍角となり、しかも段差部分はなくなって
いるという点が大きな特徴である。

【００５０】ついで、図４（ｄ）に示す工程で、ドレイ
ンコンタクト形成領域とソース形成領域とを開口したレ
ジストマスク（図示せず）を用いて、Ｎ- 領域２及びＰ
- 領域４内にヒ素イオンを注入し、各Ｎ+ 型領域５を形
成する。次に、基板上にリンをドープしたガラス層を厚
さ約１．５μｍで形成して第１層間絶縁膜９ａを形成
し、この第１層間絶縁膜９ａに、各Ｎ+ 領域５及び特定
の導電プレート７に到達する接続孔を形成する。その
後、コンタクトホールを埋め第１層間絶縁膜９ａ上に延
びるアルミニウム膜を形成した後、このアルミニウム膜
をパターニングして、ドレイン電極１０およびソース電
極１１を形成する。その後、基板上に第２の層間絶縁膜
９ｂを形成する。

【００５１】以上の製造工程によって、図１に示す半導
体装置を容易に形成することができる。

【００５２】なお、上記実施形態では、半導体装置がＤ
ＭＯＳＦＥＴである場合について説明したが、本発明は
斯かる実施形態に限定されるものではなく、高電圧が印
加される能動領域を有する半導体装置であればＤＭＯＳ
ＦＥＴ以外の半導体装置についても適用できるものであ
る。

【００５３】

【発明の効果】請求項１〜６によると、半導体基板内の
能動領域の電界を緩和するための保護領域上に絶縁膜を
設け、この絶縁膜の上面に形成された複数の凹部に導電
体を設けて、外部から高電圧が印加されたときにこの導
電体の電位を高電位から低電位に分布させるようにした
ので、絶縁膜と導電体との段差の低減により製品間にお
ける特性のばらつきを抑制することにより、半導体装置
の耐圧特性の向上を図ることができる。

【００５４】請求項７〜１２によると、半導体基板内の
能動領域の電界を緩和するための領域に能動領域に電圧
が印加された状態で空乏層が広がるように構成されたＰ
Ｎ接合部を設けたので、半導体基板表面における電界の
集中を緩和することができ、よって、半導体装置の耐圧
特性の向上を図ることができる。

【図面の簡単な説明】

【図１】第１の実施形態に係るＤＭＯＳＦＥＴの断面図
である。

【図２】図１の一部を拡大して示す断面図である。

【図３】本発明の半導体装置の各導電プレートにおける
電位分布の均一性を説明するための図である。

【図４】第１の実施形態に係るＤＭＯＳＦＥＴの製造工
程を示す断面図である。

【図５】従来のＤＭＯＳＦＥＴの断面図である。

【図６】図６の一部を拡大して示す断面図である。

【図７】従来の半導体装置の導電プレートにおける電位
分布のばらつきを説明するための図である。

【符号の説明】

１半導体基板２Ｎ- 型領域（保護領域，第１の不純物拡散領
域）３逆導電型層４Ｐ- 型領域（第２の不純物拡散領域）５Ｎ+ 型領域（ソース領域，ドレイン領域）６酸化膜（絶縁膜）７導電プレート（導電体）８絶縁ゲート９ａ第１層間絶縁膜９ｂ第２層間絶縁膜１０ドレイン電極１１ソース電極

Claims

【特許請求の範囲】

【請求項１】半導体基板と、上記半導体基板の主面側に形成され外部から印加される
電圧に応じて作動するように構成された能動領域と、上記半導体基板内における上記能動領域の外部又は内部
に形成され、上記能動領域の電界を緩和するための保護
領域と、少なくとも上記保護領域の上に形成された絶縁膜と、上記保護領域に対峙して上記絶縁膜の上面に所定間隔を
おいて形成された複数の凹部と、上記各凹部内に埋め込まれ、外部から電圧が印加された
ときの電位が高電位から低電位まで分布するように構成
された複数の導電体とを備えていることを特徴とする半
導体装置。
【請求項２】請求項１記載の半導体装置において、上記凹部の側面が上記絶縁膜の上面に垂直な方向に対し
て傾斜していることを特徴とする半導体装置。
【請求項３】請求項１記載の半導体装置において、上記導電体の断面形状が逆台形であることを特徴とする
半導体装置。
【請求項４】請求項１記載の半導体装置において、上記導電体は、その上面の面積が底面の面積より広いこ
とを特徴とする半導体装置。
【請求項５】請求項１，２，３又は４記載の半導体装
置において、上記導電体の上面と上記絶縁膜の上面とが共通の平面内
にあることを特徴とする半導体装置。
【請求項６】請求項１，２，３，４又は５記載の半導
体装置において、上記能動領域は、高濃度の第１導電型不純物を含むソー
ス領域及びドレイン領域を両端に配置し、かつソース領
域に隣接して第２導電型不純物を含むチャネル領域を設
けて構成されており、上記保護領域は、上記ドレイン領域と上記チャネル領域
との間に低濃度の第１導電型不純物を導入して構成され
ており、少なくとも上記チャネル領域の上には絶縁ゲートが設け
られていることを特徴とする半導体装置。
【請求項７】半導体基板と、上記半導体基板の主面側に形成され外部から印加される
電圧に応じて作動するように構成された能動領域と、上記能動領域内の領域に第１導電型不純物を導入して形
成された第１の不純物拡散領域と、能動領域内の上記第１の不純物拡散領域に隣接する領域
に第２導電型不純物を導入して形成されチャネル領域と
して機能する第２の不純物拡散領域と、上記第１の不純物拡散領域によって取り囲まれる領域に
形成され低濃度の第２導電型不純物を含む逆導電型層
と、上記逆導電型層の上に形成された絶縁膜と、上記逆導電型層に対峙して上記絶縁膜の上面に所定間隔
をおいて形成された複数の凹部と、上記各凹部内に埋め込まれ、外部から電圧が印加された
ときの電位が高電位から低電位まで分布するように構成
された複数の導電体とを備え、外部から電圧が印加された状態で、第１不純物拡散領域
と逆導電型不純物拡散層との間のＰＮ接合部から空乏層
が広がるように構成されていることを特徴とする半導体
装置。
【請求項８】請求項７記載の半導体装置において、上記凹部の側面が上記絶縁膜の上面に垂直な方向に対し
て傾斜していることを特徴とする半導体装置。
【請求項９】請求項７記載の半導体装置において、上記導電体の断面形状が逆台形であることを特徴とする
半導体装置。
【請求項１０】請求項７記載の半導体装置において、上記導電体は、その上面の面積が底面の面積より広いこ
とを特徴とする半導体装置。
【請求項１１】請求項７，８，９又は１０記載の半導
体装置において、上記導電体の上面と上記絶縁膜の上面とが共通の平面内
にあることを特徴とする半導体装置。
【請求項１２】請求項７，８，９，１０又は１１記載
の半導体装置において、上記能動領域は、高濃度の第１導電型不純物を含むソー
ス領域及びドレイン領域を両端に配置し、かつソース領
域に隣接して上記チャネル領域となる第２の不純物拡散
領域を設けて構成されており、上記第１の不純物拡散領域は、上記ドレイン領域に隣接
して設けられており、少なくとも上記チャネル領域の上には絶縁ゲートが設け
られていることを特徴とする半導体装置。