CN102956707A - 功率mosfet、igbt和功率二极管 - Google Patents

功率mosfet、igbt和功率二极管 Download PDF

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Abstract

通过深沟槽填充方式生产的超结MOSFET要求无缝填充外延生长。这可要求深沟槽的平面取向沿指定的方向对齐。具体而言，当芯片角部分的柱布图关于芯片角之间的对角线双侧不对称时，由于芯片角处的柱不对称，阻塞状态下的等势线在角部分弯曲。这往往导致等势线变得密集的点，这可引起击穿电压下降。本发明中，在诸如功率MOSFET之类的功率型半导体有源元件中，环形场板设置在围绕有源单元区等的芯片外围区中，呈现近矩形的形状。所述场板在沿着所述矩形边的部分的至少一部分中具有欧姆接触部分。然而，在对应于所述矩形的角部分的部分中，并不设置欧姆接触部分。

Description

功率MOSFET、IGBT和功率二极管
相关申请的交叉引用
2011年8月12日提交的日本专利申请第2011-176794号的公开内容(包括说明书、附图及摘要)通过引用全部并入本文。
技术领域
本发明涉及半导体器件(或半导体集成电路器件)中可有效应用于单元外围布图技术的工艺或击穿电压改进技术。
背景技术
日本专利公开第2007-116190号(专利文献1)或其同族专利美国专利第2005-098826号(专利文献2)公开了关于具有超结结构的功率MOSFET(金属氧化物半导体场效应晶体管)的单元区域外围布图(边缘终端结构)的各种结构，所述超结结构由多外延方式或深沟槽绝缘膜填充方式(深沟槽内部离子注入方式)生产。其例子包括P-降低表面电场(resurf)区域，以及具有圆角部分并且呈现为大体矩形形状的电势固定电极。
日本专利公开第2011-108906号(专利文献3)主要公开了一种通过深沟槽填充方式制成的二维或三维超结型单元区域外围布图(边缘终端结构)。
[专利文献1]
日本专利公开第2007-116190号
[专利文献2]
美国专利第2005/098826号A1
[专利文献3]
日本专利公开第2011-108906号
发明内容
通过深沟槽填充方式制成的超结MOSFET要求无孔填充外延生长。这可要求所述深沟槽的平面取向沿指定的方向对齐。此外，为了保持期望的击穿电压与超结结构相符，外围结构的柱布图非常重要。具体而言，由于平面取向的限制，芯片角部分的柱布图可关于芯片角之间的对角线双侧不对称。在此情况下，由于芯片角处的柱不对称，使阻塞状态下的等势线在角部分为弯曲形式。因此往往出现等势线变得密集的点，这可引起击穿电压下降。
本发明的目的是解决这些问题。
本发明的一个目的是提供一种高可靠性功率型半导体器件。
通过说明书及附图的描述，本发明的上述目的和其他目的以及新特征将变得清楚。
本申请公开的代表性发明内容将简略描述如下。
换言之，根据本申请的一项发明，在诸如功率MOSFET之类的功率型半导体有源元件中，在呈近矩形形状的有源单元区附近的芯片外围区中等，设置有环形的场板。所述场板在沿着矩形边的部分的至少一部分处具有欧姆接触部分。但欧姆接触部分并不设置在与所述矩形的各角部分对应的部分。
本申请公开的代表性发明可获得的效果将简略描述如下。
换言之，在诸如功率MOSFET之类的功率型半导体有源元件中，在有源单元区附近呈近矩形形状的芯片外围区中等，设置有环形的场板。所述场板在沿着矩形边的部分的至少一部分处具有欧姆接触部分。但欧姆接触部分并不设置在与所述矩形的各角部分对应的部分。由此可以防止芯片角部分的击穿电压下降。
附图说明
图1为半导体芯片的整体俯视图(主要为前表面)，该俯视图用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的一个例子(二维降低表面电场结构)的器件结构(基本结构)等；
图2为所述半导体芯片的整体俯视图(主要为杂质区结构)，该俯视图用于举例说明图1在金属电极下的情况；
图3为对应于图2(图1)芯片角部分剪切区R1的芯片顶面局部放大示意图；
图4为对应于图3的A-A’剖面(也大致对应于图1的有源单元部分和芯片末端剪切区R3的A-A’剖面)的芯片剖面示意图；
图5为对应于芯片角部分剪切区R1(比图3更接近于实物的对应于图2(图1)的R1)的芯片顶面局部放大图；
图6为对应于图1中有源单元部分剪切区R2的B-B’剖面的芯片剖面图；
图7为对应于图1的有源单元末端和芯片末端剪切区R4的C-C’剖面的芯片剖面图，图1中的R4比图4更接近于实物；
图8为对应于图4的生产步骤(深沟槽形成步骤)中的芯片剖面示意图，该示意图用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序；
图9为对应于图4的生产步骤(深沟槽形成硬掩模去除步骤)中的芯片剖面示意图，该示意图用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序；
图10为对应于图4的生产步骤(深沟槽填充步骤)中的芯片剖面示意图，该示意图用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序；
图11为对应于图4的生产步骤(平坦化步骤)中的芯片剖面示意图，该示意图用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序；
图12为对应于图4的生产步骤(P-型表面降低表面电场区引入步骤)中的芯片剖面示意图，该示意图用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序；
图13为对应于图4的生产步骤(场绝缘膜图形化步骤)中的芯片剖面示意图，该示意图用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序；
图14为对应于图4的生产步骤(P体区引入步骤)中的芯片剖面示意图，该示意图用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序；
图15为对应于图4的生产步骤(栅极氧化膜形成步骤)中的芯片剖面示意图，该示意图用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序；
图16为对应于图4的生产步骤(栅极多晶硅膜形成步骤)中的芯片剖面示意图，该示意图用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序；
图17为对应于图4的生产步骤(栅极加工步骤)中的芯片剖面示意图，该示意图用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序；
图18为对应于图4的生产步骤(N+源极区引入步骤)中的芯片剖面示意图，该示意图用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序；
图19为对应于图4的生产步骤(层间绝缘膜形成步骤)中的芯片剖面示意图，该示意图用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序；
图20为对应于图4的生产步骤(接触凹槽等形成步骤)中的芯片剖面示意图，该示意图用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序；
图21为对应于图4的生产步骤(半导体基底蚀刻及P+体接触区引入步骤)中的芯片剖面示意图，该示意图用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序；
图22为对应于图4的生产步骤(铝型金属电极膜形成步骤)中的芯片剖面示意图，该示意图用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序；
图23为对应于图4的芯片剖面示意图，该示意图用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的漂移区的结构的改进实施例(单导电型漂移区)；
图24为对应于图3的芯片顶面局部放大示意图，该示意图用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的场板的改进实施例(多场板)等；
图25为对应于图24的X-X’剖面的芯片顶部局部剖面示意图；
图26为对应于图3的芯片顶面局部放大示意图，该示意图用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的场板的改进实施例(点状接触)等；
图27为对应于图3的芯片顶面局部放大示意图，该示意图用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的场板的改进实施例(直角弯曲场板)等；
图28为对应于图5的芯片顶面局部放大图，该图用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的超结布图等的改进实施例(二维降低表面电场结构基本布图)等；
图29为对应于图5的芯片顶面局部放大图，该图用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)等中的超结布图等的改进实施例(结构基本布图和直角弯曲场板的结合)等；
图30为对应于图5的芯片顶面局部放大图，该图用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的超结布图(圆角布图)等的改进实施例(二维降低表面电场结构基本布图)等；
图31为对应于图5的芯片顶面局部放大图，该图用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的超结布图(连续角布图)等的改进实施例等；
图32为对应于图5的芯片顶面局部放大图，该图用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的超结布图(电荷平衡型角布图)等的改进实施例等；
图33为芯片顶面局部放大示意图，该示意图用于举例说明与图32相同的部分的超结布图等；
图34为图33的角部分电荷平衡处理部分局部剪切区R5的超结布图示例图；
图35为对应于图2的半导体芯片的整体俯视图(主要为杂质区结构)，该图用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的场板在三维降低表面电场结构中的应用；
图36为图35的芯片角部分剪切区R1的芯片顶面局部放大图(三维降低表面电场结构的基本布图)；
图37为图35的芯片角部分剪切区R1的芯片顶面局部放大图(圆角布图)；
图38为图35的芯片角部分剪切区R1的芯片顶面局部放大图(电荷平衡型角布图)；
图39为芯片顶面局部放大示意图，该示意图用于举例说明与图38相同的部分的超结布图等；
图40为图39的角部分电荷平衡处理部分局部剪切区R5的超结布图示例图；
图41为对应于图4的芯片剖面示意图，该示意图用于举例说明在另一功率型有源元件(IGBT)中的应用；
图42为对应于图4的芯片剖面示意图，该示意图用于举例说明在又一其它功率型有源元件(功率二极管)中的应用；
图43为当在图3的芯片角部分剪切区R1中在外围边区16a中的接触部分9与外围边区16b中的接触部分9之间沿着金属场板30进行纵向剖切时的剖面图；以及
图44为将结构应用于图35至图42所描述的三维降低表面电场结构的超结柱布图时对应于图43的剖面图。
具体实施方式
[实施方式概要]
首先，就本申请中公开的发明的代表性实施方式进行概要描述。
1.功率MOSFET包括：(a)在半导体基底的第一主表面上形成的源极，所述半导体基底具有所述第一主表面以及第二主表面，并且呈近矩形的形状；(b)设置在所述半导体基底第一主表面侧的几乎整个表面上的半导体表面区中的第一导电型漂移区；(c)设置在所述第一主表面上的近中央部分的有源单元区，沿着所述有源单元区的每一侧边并且在其外部设置的多个外围边区，以及设置在所述有源单元区的各角部分的外部中的多个外围角区，所述有源单元区在取向上几乎与所述半导体基底相同，并且具有近矩形的形状；以及(d)在所述第一主表面上以环绕所述有源单元区的方式设置的环形场板。所述场板在所述外围边区的至少任何一个中，在所述半导体表面区与该场板之间具有欧姆接触部分，并且在所述外围角区的每一个中，在所述半导体表面区与该场板之间不具有欧姆接触部分。
2.根据第1点的功率MOSFET中，所述半导体基底为硅型半导体基底。
3.根据第1点或第2点的功率MOSFET，还包括：(e)设置在所述半导体基底的几乎整个表面中以及所述漂移区中的超结结构。
4.根据第1点至第3点中任一点的功率MOSFET中，所述场板主要包括铝型布线层。
5.根据第3点或第4点的功率MOSFET中，在所述外围边区中的超结结构具有二维降低表面电场结构。
6.根据第3点或第4点的功率MOSFET中，在所述外围边区中的超结结构具有三维降低表面电场结构。
7.IGBT包括：(a)在半导体基底的第一主表面上形成的发射极和栅极，所述半导体基底具有所述第一主表面和第二主表面，并且呈近矩形的形状；(b)设置在所述半导体基底第一主表面侧几乎整个表面上的半导体表面区中的第一导电型漂移区；(c)设置在所述第一主表面上的近中央部分的有源单元区，沿着所述有源单元区的每一侧边以及在其外部设置的多个外围边区，以及设置在所述有源单元区的各角部分的外部的多个外围角区，所述有源单元区在取向上几乎与所述半导体基底相同，并且具有近矩形的形状；以及(d)在所述第一主表面上以环绕所述有源单元区的方式设置的环形场板。所述场板在所述外围边区的至少任何一个中，在所述半导体表面区与该场板之间具有欧姆接触部分，并且在所述外围角区的每一个中，在所述半导体表面区与该场板之间不具有欧姆接触部分。
8.根据第7点的IGBT中，所述半导体基底为硅型半导体基底。
9.根据第7点或第8点的IGBT，还包括：(e)设置在所述半导体基底的几乎整个表面中以及所述漂移区中的超结结构。
10.根据第7点至第9点中任一点的IGBT中，所述场板主要包括铝型布线层。
11.根据第9点或第10点的IGBT中，所述外围边区中的超结结构具有二维降低表面电场结构。
12.根据第9点或第10点的IGBT中，所述外围侧边区中的超结结构具有三维降低表面电场结构。
13.功率二极管包括：(a)在半导体基底的第一主表面上形成的阳极电极，所述半导体基底具有所述第一主表面和第二主表面，并且呈近矩形的形状；(b)设置在所述半导体基底第一主表面侧几乎整个表面上的半导体表面区中的第一导电型漂移区；(c)设置在所述第一主表面上的近中央部分的主二极管区，沿所述主二极管区的每一侧边以及在其外部设置的多个外围侧边区，以及设置在所述主二极管区的各角部分的外部的多个外围角区，所述主二极管区在取向上几乎与所述半导体基底相同，并且具有近矩形的形状；以及(d)在所述第一主表面上以环绕所述主二极管区的方式设置的环形场板。所述场板在所述外围侧边区的至少任何一个中，在所述半导体表面区与该场板之间具有欧姆接触部分，并且在所述外围角区的每一个中，在所述半导体表面区与该场板之间不具有欧姆接触部分。
14.根据第12点的功率二极管，所述半导体基底为硅型半导体基底。
15.根据第13点或第14点的功率二极管，还包括：(e)设置在所述半导体基底的几乎整个表面中以及所述漂移区中的超结结构。
16.根据第13点至第15点中任一点的功率二极管中，所述场板主要包括铝型布线层。
17.根据第15点或第16点的功率二极管中，所述外围侧边区中的超结结构具有二维降低表面电场结构。
18.根据第15点或第16点的功率二极管中，所述外围侧边区中的超结结构具有三维降低表面电场结构。
[本申请中的描述形式、基本术语以及方法的说明]
1.在本申请中，下列实施方式的描述中，如有需要，就方便而言，该描述可分成多个部分及小节。然而，除非另外说明，这些部分和小节并非彼此独立，而是单个实施例的各个部分，其关系是：一个为另一个的部分的具体说明、为另一个的部分或全部等的改进实施例。此外，原则上，相同部分的重复描述将被省略。然而，除非另外说明，或者除去数目在理论上受限的情况，以及除非根据上下文为显而易见，实施方式中的各个组成元件并非必需。此外，在本申请中，术语“半导体器件”主要是指各种晶体管(有源元件)单体或者以晶体管为中心将电阻器、电容器等集成在半导体芯片等(例如，单晶硅基底)上而制备的半导体器件。本文中，作为各种晶体管中的代表性的一个，可以举例说明的有MOSFET(金属氧化物半导体场效应晶体管)所代表的MISFET(金属绝缘体半导体场效应晶体管)。就这点而言，作为各种单晶体管的典型，可举例说明的有功率MOSFET和IGBT(绝缘栅极双极晶体管)。
此外，本申请中，术语“半导体有源元件”表示晶体管、二极管等。
2.类似地，实施方式等的描述中，除非另外说明或除非从上下文中显而易见，用于材料、组成等的术语“包括A的X”等并不排除包括作为主要组成元素的除A以外的元素在内的材料或组成。例如，就组件而言，该术语用于包括“包括作为主要组件的A在内的X”等。例如，会自然理解的是，本文所使用的术语“硅构件”等不限于纯硅，还包括SiGe合金、包含作为主要成分的硅的其他多元合金、以及包含添加剂的其他构件等。类似地，自然理解的是，使用术语“氧化硅膜”、“氧化硅型绝缘膜”等不仅包括相对纯的无掺杂的二氧化硅的热氧化膜和CVD氧化膜，而且包括FSG(氟硅酸盐玻璃)、基于TEOS的氧化硅、SiOC(硅氧碳)或碳掺杂氧化硅或OSG(有机硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)等的热氧化膜和CVD氧化膜，通过将空孔引入诸如SOG(旋涂式玻璃)、纳米硅团簇：NSC以及与其相同的构件之类的包被型氧化硅得到的二氧化硅型Low-k绝色缘膜(多孔型绝缘膜)以及将它们作为主要构成元件的与其他硅型绝缘膜复合的复合膜等。
然而，通常如同氧化硅型绝缘膜一样用于半导体领域中的硅型绝缘膜包括氮化硅型绝缘膜。属于该系统的材料为SiN、SiCN、SiNH、SiCNH等。除非另外说明，本文所使用的术语“氮化硅”包括SiN和SiNH两者。同样地，除非另外说明，本文所使用的术语“SiCN”意为SiCN和SiCNH两者。
此外，SiC具有类似于SiN的特性。然而，SiON通常应当归类为氧化硅型绝缘膜。
3.类似地，优选的实施例将就附图、位置、属性等进行描述。然而，会自然理解的是，除非另外说明或从上下文显而易见，本发明并非严格地仅限于此。
4.此外，除非另外说明，当提及特定数值和数量时，除了当所述数值或数量在理论上限定于该数字时，以及除非从上下文显而易见，否则各数值可为大于所述特定数值的数值，或者可为小于所述特定数值的数值。
5.本文所使用的术语“晶圆”通常表示用于在其上形成半导体器件(或半导体集成电路器件或电子器件)的单晶硅晶圆。然而，会自然理解的是，术语“晶圆”还包括诸如外延晶圆、SOI基底或LCD玻璃基底之类的绝缘基底与半导体层等的复合晶圆等。
6.一般地，在超结结构中，在指定导电型的半导体区域中，相反的导电型的柱状或板状的柱区域大致等距地插入从而保持电荷平衡。如在本申请中提及的根据深沟槽填充方式的术语“超结结构”原则上表示如下结构：在所述结构中，“柱区域”大致等距地插入到指定导电型的半导体区域中，从而保持电荷平衡，所述“柱区域”为相反的导电型且为板状的(通常为平板状的，但也可为弯曲的或扭曲的)。在实施方式中，将给出通过如下方式形成的结构的描述：在N型半导体层(例如，漂移区)中，以彼此平行的方式等距地隔开P型柱。此外，各个部分P型柱的厚度Wp(例如，图4)可在不同位置彼此不同。然而，当所述结构用深沟槽填充方式生产时，所述柱理想地具有彼此相同的厚度Wp(宽度)。这是因为深沟槽宽度不同会导致各个部分中的填充特性不同。
此外，本申请中，不具有超结结构的漂移区可被称作单导电型漂移区。
对于超结结构，术语“取向”指当形成超结结构的P型柱或N型柱看起来在二维上对应于芯片的主表面时的纵向方向(在与芯片或晶圆的主表面平行的平面中)。
然而，术语“外围超结区”表示有源单元区的外围外部区域(例如，图2的芯片外围区21)，即，为外围边缘终端区且在其中设置了超结结构的区域。
此外，本申请中，其中外围超结区的主要区域(除了角部分的一部分)中的耗尽层膨胀的自由度为3的结构称为“3D(三维)-降低表面电场结构”。而同一自由度为2的结构称为“2D(二维)-降低表面电场结构”。
本申请中，对于降低表面电场(Resurf：降低的表面电场)结构而言，表面的降低表面电场区(具体地，“P-型降低表面电场区”)或“结终端外延”是指在漂移区的表面区中形成、且耦合至形成沟道区的P型体区(P型阱区)的末端的区域，所述表面的降低表面电场区或“结终端外延”为与所述P型体区相同的导电型并具有比所述P型体区的杂质浓度更低的杂质浓度(所述浓度的程度例如：当对主结施加反向电压时导致完全耗尽)。一般地，所述区域以围绕单元部分的方式以环状形式形成。
然而，源极端的场板是指作为耦合至源极电势或其等价电势的导体膜图形化的部分，所述场板经由绝缘膜在漂移区的表面(器件侧)上延伸，并围绕单元部分。
另一方面，芯片外围区中的场板是指近环形且电耦合至位于下方的半导体基底的场板。此外，本申请中，术语“环形”通常表示形成闭合环的形状(环的形状可为近矩形环、近圆形环或近椭圆形环，只要其满足下述的给定条件)。然而，并不要求所述环为严格闭合的，所述环可为表面上闭合的。即，所述环可为互相分离的导体的环形阵列。
此外，本申请中，术语“矩形”或“矩形形状”表示近正方形或矩形的形状。然而，该形状可具有凸起或凹陷，或可经受制圆或倒角处理等，所述凸起或凹陷的面积相对于整个面积而言相对较小。此外，对于矩形，措辞“取向上相同”表示相应平面图形中的旋转对称轴的至少一个大致相同。换而言之，对应的侧边大致彼此平行。
此外，浮置场环(Floating Field Ring)或场限环(Field Limiting Ring)是指在漂移区的表面(器件侧)远离P型体区(P型阱区)设置的、具有与其相同的导电型、并具有类似的浓度(该浓度的程度为：向主结施加反向电压时，不引起完全耗尽)且以环形的方式一次或多次围绕单元部分的杂质区或杂质区组。
此外，本申请中，措辞“保持局部电荷平衡”表示例如，当在俯视图中看芯片主表面时在大约柱厚度(Wp和Wn)的距离范围内保持电荷平衡。
[具体实施方式]
实施方式将进一步详细描述。下面，实施方式的具体情况将以多个分开的部分进行描述。除非另外说明，所引用的“小节”、“实施方式”等原则上表示属于同一部分的内容。
在各附图中，相同或相似的部分以相同或相似的标志或附图标记表示。原则上，对此描述不再重复。
此外，在所附的图中，当剖面线等使得附图变得复杂，或者当其与空隙明显不同时，剖面线等可省略，甚至在剖面中也可省略。同时，当通过说明书等显而易见时，甚至对于二维闭合的孔，背景轮廓可省略。此外，即使不在剖面中，也可添加剖面线以清楚地说明所描述的部分不是空隙。
此外，为了便于显示，例如，对于外围侧边区等而言，各附图中所示的P型柱的数目为约3至5。然而，实际上该数目可超过大约10(此外，认为整个芯片中的P型柱的总数目通常为几百至几千，但为方便显示，由小数目来表示)。本文所示的例子将以击穿电压为约几百伏特的产品为例来描述。在下列例子中，将以击穿电压为约几百伏特(具体地，例如，约600伏特)的产品为例进行描述。
此外，作为本发明人的关于具有超结结构等的MOSFET的已申请的专利公开，除了公开的专利申请(未审查的日本专利公布第2011-108906号)，还有例如，日本专利申请第2010-109957号(日本申请日：2010年5月12目)、日本专利申请第2010-81905号(日本中请日：2010年3月31日)、日本专利申请第2010-116466号(日本申请日：2010年5月20日)、日本专利申请第2010-292117号(日本申请日：2010年12月28日)、日本专利申请第2010-292119号(日本申请日：2010年12月28日)以及日本专利申请第2010-292118号(日本申请日：2010年12月28日)。
1.本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的一个实施例(二维降低表面电场结构)的器件结构(基本结构)等的说明(主要为图1至图7)
本例中，以在硅型半导体基底中形成、源极-漏极击穿电压为约600伏特的平面型MOSFET为例进行具体描述(对于平面型功率MOSFET同样适用于下列小节)。会自然理解的是，该描述可适用于具有其他击穿电压值的功率MOSFET，以及其他器件。
此外，本申请中，在描述具体平面结构等时，以一个芯片角部分为例进行描述，如图3中。然而，虽然各个角部分在取向上不同，却具有大致相同的布图。因此，就特定角部分进行的描述也适用于其他角部分。
图1为半导体芯片的整体俯视图(主要为前表面)，用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的一个实施例(二维降低表面电场结构)的器件结构(基本结构)等。图2为半导体芯片的整体俯视图(主要为杂质区结构)，用于举例说明图1的金属电极下的情况。图3为对应于图2(图1)的芯片角部分剪切区R1的芯片顶面局部放大示意图。图4为对应于图3的A-A’剖面(也大致对应于图1的有源单元部分和芯片末端剪切区R3的A-A’剖面)的芯片剖面示意图。图5为对应于芯片角部分剪切区R1(对应于图2(图1))的芯片顶面局部放大图，该图比图3更接近实物。图6为对应于图1的有源单元部分剪切区R2的B-B’剖面的芯片剖面图。图7为对应于图1的有源单元末端及芯片末端剪切区R4的C-C’剖面的芯片剖面图，该图比图4更接近实物。基于此，将对本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的一例(二维降低表面电场结构)的器件结构(基本结构)等进行描述。
首先，将对芯片(一般而言，几平方毫米)顶面的示意性布图进行描述。如图1和图2所示，其中在方形或矩形(即，四边形)板状硅型半导体基底(分成独立的芯片2前为晶圆1)上形成有元件的功率MOSFET元件芯片2中，出现在器件主表面1a(第一主表面)上中央部分处的金属源极5(铝型电极)占主要区域。金属源极5下，设置有有源单元区4。其外端部成为P型主结6(P体区的外部边缘)。此外，作为有源单元区4的外部的芯片的外围称为芯片外围区21。
P型主结6的内部为有源单元区4的重复结构部分4r。环形P型主结6的外部设置有类似的环形P-型表面降低表面电场区8和外围超结区(其中线状P型柱12p和位于其之间的N型漂移区11n周期性大致等距地设置在外围漂移区11中的区域，或其集合性区域)。本文中，P-型表面降低表面电场区8的外端在例如外围超结区的外端的附近。此外，本例中，外围超结区包括四个外围侧边区16a、16b、16c和16d以及四个外围角区17a、17b、17c和17d。
此外，在其附近设置有铝型金属保护环3。铝型金属保护环3与金属源极5之间设置有用于将多晶硅栅极提取至外部的金属栅极7(包括金属栅极布线7w)，以及金属源极外围部分5p(源极端的场板部分)。此外，图1中(同样适用于图2及图3)，外围边缘终端区以夸大方式用增加的宽度来描绘以便于理解其结构。
然后，将对芯片2的平面扩散结构(杂质掺杂结构)和器件布图进行描述。如图2所示，芯片2的中央部分设置有有源单元区4(有源单元部分超结结构存在于其下部)。在其内部中设置有大量线性多晶硅栅极15。此外，在作为有源单元区4的外部边缘且围绕着其周长的环形P型主结6的外部设置有与P型主结6耦合且围绕有源单元区4的环形P-型表面降低表面电场区8。
然后，将对有源单元部分超结结构的外围中的超结结构(即，外围超结区)进行描述。在外围侧边区16a和16c中设置有超结结构，所述超结结构不与有源单元部分超结结构耦合，且各自分别具有与有源单元部分超结结构正交的取向。另一方面，外围侧边区16b和16d中设置有超结结构，所述超结结构不与有源单元部分超结结构耦合，且各自分别具有与其相同的周期性和取向。此外，根据柱布图，各外围角区17a、17b、17c和17d为其左侧或右侧的外围侧边区16b和16d的延伸区域。
然后，图3显示对应于图1芯片角部分剪切区R1的图2的示意性(P型柱12p的数目减少至比实际数目小的数目，以使得元件中的关系清晰)展开图。如图3所示，P-型表面降低表面电场区8的外端(遍及全周)在外围超结区的外端附近。如图1所示，在有源单元区中的重复结构部分4r中设置有周期性结构(一维周期性结构)，在所述周期性结构中P+体接触区23(见图6)和多晶硅栅极15交错重复。此外，外围超结区(图1)中，环形场板30(芯片外围区中的金属场板)以设置成围绕着有源单元区4的方式设置。此外，场板30中，大致平行延伸的场板接触部分9(接触凹槽或接触孔)沿着近矩形形状的有源单元区4的侧边设置。另一方面，外围角区17b(17a、17c和17d)中的场板30的各部分中并不设置场板接触部分9。这是由于如下事实：通过在等电势面的分布相对平坦的外围侧边区16a(16b、16c或16d)中的接触部分9获得的电势被施加于外围角区17b(17a、17c或17d)上的场板30。
然后，图3的A-A’剖面在图4中显示。如图4所示，在芯片2的背面1b上的N+漏极区25(N型单晶硅基底)的表面上设置有金属背面漏极24。在N+漏极区25上有漂移区11，漂移区11包括N型柱12n、P型柱12p(P型漂移区)、N型漂移区11n等。在漂移区11的表面区中设置有P型主结6(P阱、P体区或其外部边缘)。在P体区6中设置有N+源极区26、P+体接触区23等。在P型主结6的外部设置有与其耦合的P-型表面降低表面电场区8。在芯片2的端部处的N型漂移区11n的表面区中设置有N+沟道停止区31、P+芯片外围接触区32等。在N+源极区26对之间的半导体表面上设置有经由栅极绝缘膜27的多晶硅栅极15。在多晶硅栅极15和场绝缘膜34上设置有层间绝缘膜29。在层间绝缘膜29上形成诸如金属源极5、金属保护环3之类的铝型电极膜，金属源极5和金属保护环3分别与N+漏极区25、P+体接触区23(经由单元区域中的接触部分14)和N+沟道停止区31(经由芯片外围接触部分19，即，外围凹部)、P+芯片外围接触区32等电耦合。此外，N型柱12n的宽度Wn(厚度)以及P型柱12p的宽度Wp(厚度)分别为例如约6微米和约4微米。然而，N型柱12n的杂质浓度为例如约3.3×1015/cm3(例如磷)。P型柱12p的杂质浓度为例如约5.0×1015/cm3(例如，硼)。
本文中，在此例中，在金属源极5和金属保护环3之间在其同层处设置有由铝型电极膜等形成的近环形金属场板30。金属场板30经由接触部分9与设置在半导体基底2的表面1a中的接触区18电耦合(即，进行欧姆接触)。
此外，本例中漂移区11的一部分为超结结构，所述超结结构中，例如，由N型外延区10n形成的N型漂移区11n(即，N型柱区12n)与由P型外延区10p形成的P型漂移区11p(即，P型柱区12p)交错分布。另一方面，漂移区11的其他部分由单导电型的例如N型外延区10n形成的N型漂移区11n来构成。
然后，通过使得图3的俯视图更接近于实际器件获得的视图在图5中显示。如图5所示，在附图的例子中，结构大致相同，但环形金属场板30的数目为多个(两个)。实际上，理想地，认为该数目为约二个至五个。
然后，依照图5，图1的有源单元部分剪切区R2的器件剖面图在图6中显示。如图6所示，在芯片2的背面1b上的N+漏极区25(N型单晶硅基底)的表面上设置有金属背面漏极24。在N+漏极区25上有漂移区11，漂移区11由N型柱12n(N型漂移区11n)以及P型柱12p(P型漂移区11p)形成。在漂移区11的表面区中设置有P体区6。在P体区6中设置有N+源极区26、P+体接触区23等。在N+源极区26对之间的半导体表面上，多晶硅栅极15经由栅极绝缘膜27设置。在多晶硅栅极15上设置有层间绝缘膜29。在层间绝缘膜29上形成诸如金属源极5之类的铝型电极膜，所述铝型电极膜与N+漏极区25和P+体接触区23电耦合。
然后，依照图5，图1的有源单元末端和芯片末端剪切区R4的器件剖面图在图7中显示。如图7所示，该结构与图4的结构大致相同。然而，此附图的实施例中，金属场板30的数目为多个。此外，还显示了用于将多晶硅栅极15经由栅极接触部分22耦合至金属栅极布线7w的多晶硅栅极引出部分15c。然而，在P型主结6的外端处的半导体基底2的表面区中设置有P+体接触区23p，用于经由接触部分42建立与金属源极外围部分5p(源极末端处的场板部分)的电耦合。
2.关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序的说明(主要为图8至图22)
本小节中，将描述对应于小节1的结构的工序。然而，对其他结构而言，该步骤也基本通用。因此，对于其他结构下列描述原则上不作重复。
图8为对应于图4的生产步骤(深沟槽形成步骤)中的芯片剖面示意图，用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序。图9为对应于图4的生产步骤(深沟槽形成用硬掩模去除步骤)中的芯片剖面示意图，用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序。图10为对应于图4的生产步骤(深沟槽填充步骤)中的芯片剖面示意图，用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序。图11为对应于图4的生产步骤(平坦化步骤)中的芯片剖面示意图，用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序。图12为对应于图4的生产步骤(P-型表面降低表面电场区引入步骤)中的芯片剖面示意图，用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序。图13为对应于图4的生产步骤(场绝缘膜图形化步骤)中的芯片剖面示意图，用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序。图14为对应于图4的生产步骤(P体区引入步骤)中的芯片剖面示意图，用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序。图15为对应于图4的生产步骤(栅极氧化膜形成步骤)中的芯片剖面示意图，用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序。图16为对应于图4的生产步骤(栅极多晶硅膜形成步骤)中的芯片剖面示意图，用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序。图17为对应于图4的生产步骤(栅极加工步骤)中的芯片剖面示意图，用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序。图18为对应于图4的生产步骤(N+源极区引入步骤)中的芯片剖面示意图，用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序。图19为对应于图4的生产步骤(层间绝缘膜形成步骤)中的芯片剖面示意图，用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序。图20为对应于图4的生产步骤(接触凹槽等形成步骤)中的芯片剖面示意图，用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序。图21为对应于图4的生产步骤(半导体基底蚀刻及P+体接触区引入步骤)中的芯片剖面示意图，用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序。图22为对应于图4的生产步骤(铝型金属电极膜形成步骤)中的芯片剖面示意图，用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的生产工序。基于此，将对本申请一种实施方式的功率MOSFET(功率型半导体有源元件)生产工序的一例进行描述。
首先，如图8所示，制备半导体晶圆1，在半导体晶圆1中，在掺杂有例如锑(例如数量级约为1018/cm3至1019/cm3)的N型单晶硅基底25(本文中，可能为例如直径为200的晶圆；此外，该晶圆直径可为150、300或450)上，形成厚度为例如约45微米的磷掺杂的N外延层10n(漂移区，浓度为例如约1015/cm3的数量级，该区域是成为N型漂移区11n的部分，其一部分也是N型柱12n)。半导体晶圆1的器件侧1a(与背面1b相对的主表面)上形成由例如P-TEOS(等离子-四乙基正硅酸盐)等构成的P型柱深沟槽形成用硬掩膜33。然后，如图8所示，以P型柱深沟槽形成用硬掩膜33作为掩模，对N外延层10n等进行干法蚀刻。因此，形成P型柱深沟槽20。对于干法蚀刻环境，可涉及包含作为主要气体成分的Ar、SF6、O2等的环境。对于干法蚀刻深度的范围，可涉及例如约40微米至55微米。此外，理想地，P型柱深沟槽20触及N型单晶硅基底25。然而，即使其不触及基底25，其也期望在基底25的附近。
然后，如图9所示，除去不再需要的硬掩膜33。
然后，如图10所示，对P型柱深沟槽20进行填充外延生长(深沟槽内部外延填充方式)，从而形成P型填充外延层10p(掺杂物为硼，浓度为例如约1015/cm3的数量级)。P型外延区10p是P型漂移区11p的一部分，也是P型柱12p。填充外延生长的条件可如下举例说明：例如，加工压力：例如约1.3x104至1.0x105帕斯卡，原材料气体：四氯化硅、三氯甲硅烷、二氯甲硅烷或甲硅烷。
然后，如图11所示，通过诸如CMP(化学机械抛光)之类的平坦化步骤，除去P型柱深沟槽20外部的P型填充外延层10p的部分，并将半导体晶圆1的表面1a平坦化。此外，本文中，除了深沟槽填充方式，超结结构还可用多外延方式形成。
然后，如图12所示，在半导体晶圆1的表面1a的大致整面上，通过热氧化形成氧化硅膜34(场绝缘膜)。在其上，通过平版印刷术形成P-型降低表面电场区引入用抗蚀膜35。场绝缘膜34的厚度可例如约350nm。
随后，用P-型降低表面电场区引入用抗蚀膜35作为掩模，通过离子注入(例如，硼)引入P-型表面降低表面电场区8。离子注入条件可通过以下举例说明：离子种类：硼，注入能：例如，约200keV，剂量：例如，作为优选范围的约1x1011/cm2至1x1012/cm2。然后，彻底除去不再需要的抗蚀膜35。
然后，如图13所示，在半导体晶圆1的表面1a上，通过平版印刷术形成氧化硅膜蚀刻用抗蚀膜36。随后，以此为掩模，使用例如碳氟化合物型蚀刻气体通过干法蚀刻对场绝缘膜34进行图形化。然后，彻底除去不再需要的抗蚀膜36。
然后，如图14所示，在半导体晶圆1的表面1a上，通过平版印刷术形成P体区引入用抗蚀膜37(通常，在半导体晶圆1的表面1a上，已经预先形成诸如厚度为例如约10nm的热氧化膜之类的离子注入保护膜，由于显示复杂因而省略。这也适用于其他部分)。随后，用P体区引入用抗蚀膜37作为掩模，通过离子注入引入P型体区6。离子注入条件如下举例说明：(1)第一步：离子种类：硼，注入能：例如，约200keV，剂量：例如约1013/cm2的数量级，(2)第一步：例子种类：硼，注入能：例如，约75keV，剂量：例如作为优选范围的约1012/cm2的数量级(例如在浓度方面，约1017/cm3的数量级)。然后，彻底除去不再需要的抗蚀膜37。
然后，如图15所示，在半导体晶圆1的表面1a上，形成有栅极氧化膜27(栅极绝缘膜)。根据击穿电压，栅极绝缘膜27的厚度可为例如约50nm至200nm。沉积方法可例如CVD(化学气相沉积)和热氧化。此外，对于栅极氧化前的晶圆清洁，可应用湿法清洁，使用例如第一清洁溶液，即，氨∶过氧化氢∶纯水＝1∶1∶5(体积比)和第二清洁溶液，即，盐酸∶过氧化氢∶纯水＝1∶1∶6(体积比)。
然后，如图16所示，在栅极氧化膜27上，通过例如低压CVD(化学气相沉积)形成栅极多晶硅膜15(例如，厚度为约200nm至800nm)。
然后，如图17所示，通过干法蚀刻对栅极15进行图形化。
然后，如图18所示，通过平版印刷术形成N+源极区引入用抗蚀膜38。使用抗蚀膜38作为掩模，通过离子注入引入N+源极区26、芯片边缘部的N+沟道停止区31。离子注入条件可如下举例说明：离子种类：砷，注入能：例如，约40keV，剂量：例如，作为优选范围的约1015/cm2的数量级(例如，浓度为例如约1020/cm3的数量级)。然后，彻底除去不再需要的抗蚀膜38。
然后，如图19所示，在半导体晶圆1的几乎整个表面1a上，通过CVD等沉积PSG(磷硅酸盐玻璃)膜29(层间绝缘膜)。此外，除了PSG膜外，层间绝缘膜29可为BPSG膜、TEOS膜、SOG膜、HDP(高密度等离子体)氧化硅膜或PSG膜以及上述膜的多个膜的层压膜。至于层间绝缘膜29的总厚度，例如，优选例显示为约900nm。
然后，如图20所示，半导体晶圆1的表面1a上形成源极接触孔开口用抗蚀膜41。使用抗蚀膜41作为掩模，通过干法蚀刻将源极接触孔14、场板接触部分9(接触凹槽或接触孔)、芯片外围接触部分19(外围凹部)等开口。随后，彻底除去不再需要的抗蚀膜41。
然后，如图21所示，蚀刻硅基底后，通过离子注入引入源极部分的P+体接触区23、芯片外围区21中的场板的接触区18以及P+芯片外围接触区32。离子注入条件如下举例说明：离子种类：BF2，注入能：例如，约30keV，剂量：例如作为优选范围的约1015/cm2的数量级(浓度为例如约1019/cm3的数量级)。
然后，如图22所示，经由例如TiW的金属阻挡膜，铝型金属层通过溅射等沉积，并且被图形化。结果，形成了金属源极5、金属场板30、保护环电极3等。
然后，如有必要，例如，形成诸如无机型最终钝化膜或有机无机型最终钝化膜之类的最终钝化膜作为上覆盖层。由此焊盘开口和栅极开口被打开。最终钝化膜可为无机型最终钝化膜以及有机化的无机型最终钝化膜等的单层膜。除此以外，也可在较低层的无机型最终钝化膜上可层叠有机化的无机型最终钝化膜等。
然后，进行背部磨削处理以减少初始晶圆厚度(例如，约750微米)至例如约80微米至280微米(即，少于300微米)。
此外，在晶圆1的背面1b上，通过溅射沉积来沉积金属背面漏极24(参见图4至图6)。背面金属电极膜24包括(从靠近晶圆1侧开始)，例如，背面钛膜(金及镍扩散防止层)、背面镍膜(具有芯片粘合材料的粘合层)、背面金膜(镍氧化防止层)等。然后，晶圆1分成独立的芯片。得到的每个芯片用密封树脂进行转模等，得到封装的器件。
3.关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的漂移区的结构的变形例(单导电型漂移区)的说明(主要为图23)
小节1和小节2中，对于具有超结结构的功率型半导体有源元件而言，已对芯片外围区中的金属场板等的应用进行了具体描述。然而，会自然理解的是，这些也适用于具有单导电型漂移区的一般功率型半导体有源元件。此小节中，其一例将简略描述。
图23为对应于图4的芯片剖面示意图，用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的漂移区结构的变形例(单导电型漂移区)。基于此，就关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的漂移区的变形例(单导电型漂移区)进行描述。
如图23所示，该实施例与图4的实施例基本相同，不同之处在于不包括超结结构或用于加强超结结构的P-型表面降低表面电场区8(可作为一般P型主结6的结延伸存在)。即，先前描述的芯片外围区21中的金属场板30及将其接触部分9限制在沿着有源单元区4的侧边的部分的结构对在有源单元区4和芯片外围区21中具有超结结构的器件也有效。然而，同时，所述结构对在有源单元区4和芯片外围区21中不具有超结结构的器件(基于单导电型漂移区的器件)也有效。此外，会自然理解的是，所述结构对在有源单元区4和芯片外围区21的任何一个区域中具有超结结构的器件也有效。
此外，这也类似地适用于下列各小节中的变形例，并且当用于其他功率型器件(例如IGBT和功率二极管)时也成立。
4.关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的场板的变形例等的说明(主要为图24至图27)
小节1至小节3中，主要对芯片外围区中金属场板的数目为1或2的实施例进行具体描述。然而，该数目不限于1或2，并且可设定为给定的数目。此小节中，将特别描述该数目为4的实施例。
本小节中的附图中，原则上不显示超结结构。也就是说，如先前在小节3中所述，由于如下事实：金属场板30及将其接触部分9限定在沿着有源单元区4的侧边的部分的结构也适用于不具有超结结构的器件；如果不这样，附图将变得复杂。
(1)场板基本结构的具体说明(主要为图24及图25)
该小节为图3的具体说明，此外，还可认为该小节为关于图3的变形例。
图24为对应于图3的芯片顶面局部放大示意图，用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的场板的变形例(多场板)等。图25为对应于图24的X-X’剖面的芯片顶部局部剖面示意图。基于此，将对关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的场板的变形例等(场板基本结构的细节)进行描述。
如图24所示，该实施例与图3大致相同，但不同之处在于芯片外围区21中的金属场板30的数目为4(多个)。此外，根据击穿电压不在局部产生电势扭曲的观点，外围角区17b(17a，17c或17d)中的金属场板30的平面结构关于半导体芯片或外围角区的对角线40线对称是有利的。此外，根据同一观点，所述平面结构有利地为向外突出的圆形。然而，所述平面结构并不限于此。
此外，用于场板的平面结构的术语“线对称”表示宏观对称，并不要求微观对称(大致等于或小于线宽度的区域中的对称)。
然后，图24的X-X’剖面在图25中显示，以举例说明图4、图7、图23等的接触区18的外围结构。图3、图4、图7等描绘成似乎接触区18在P型柱区12p上。然而，如图25所示，不必要求接触区18在P型柱区12p上。理想地，属于同一金属场板30的接触区18离邻接的有源单元区4的侧边的距离大致相等(“等距条件”)。因此，只要等距条件基本满足，除了位于P型柱区12p上外，接触区18还可位于N型柱区12n上，或可以如下方式形成：在邻接的P型柱区12p和N型柱区12n上延伸。
然而，对于属于同一金属场板30的多个接触区18，只要等距条件基本满足，两个接触区18都可置于P型柱区12p上，或可置于N型柱区12n上。此外，只要等距条件基本满足，一个接触区18可置于P型柱区12p上，另一接触区18可置于N型柱区12n上。
此外，对于各个外围侧边区16a、16b、16c和16d，并不必须要求接触部分9置于所有外围侧边区16a、16b、16c和16d中，接触部分9只要存在于外围侧边区16a、16b、16c或16d中的至少一个中即可。然而，当接触部分9出现在外围侧边区16a和16c两者中时，电势的响应可比当接触部分9仅出现在例如外围侧边区16a上时更大程度地提高。此外，当接触部分9出现在所有外围侧边区16a、16b、16c和16d时，电势的响应比当接触部分9仅出现在外围侧边区16a和16c两者中时进一步更大程度地提高。
此外，就一个外围侧边区16a(16b、16c或16d)来说，并不必须要求接触部分9在其整个长度上延伸，只要在其部分长度上延伸即可。然而，尽可能的最大长度更大程度地提高电势的响应。
然后，将描述P-型表面降低表面电场区8。如图25所示，P-型表面降低表面电场区8具有防止半导体基底2的表面区中的击穿电压降低的作用，但其自然不是必需的元件。此外，图3、图4、图7等中，为了便于绘图，该区域显示为具有平坦深度的杂质掺杂区。然而，并不必须要求P-型表面降低表面电场区8呈现这样的形状。例如，如同P-型表面降低表面电场区8’那样，该区可在N型柱区12n上进行N-反相。即，半导体基底2的表面1a中的硼往往由氧化硅膜等通过热氧化、表面热处理等等部分消耗(吸收)。结果，降低了P型柱区12p的上端的宽度，从而降低击穿电压。相反，在P-型表面降低表面电场区8’的情况下，P型柱区12p的上端宽度大。因此，击穿电压在P型柱区12p的上端处并不降低。即，如P-型表面降低表面电场区8那样，额外的杂质均匀地进入到规定的区域中。然后，即使当硼通过热处理工序部分消耗，该区仍变得像P-型表面降低表面电场区8’那样。这可防止P型柱区12p的上端的宽度降低。
(2)点状接触系统(主要为图26)
该实施例为关于图24(图3或图5)的接触部分9等的变形例。
图26为对应于图3的芯片顶面局部放大示意图，用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的场板的变形例(点状接触)等。基于此，将对关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的场板的变形例(点状接触)等进行描述。
图24(图3或图5)示出的接触部分9为单一外围侧边区16a(16b、16c或16d)中的一体的长裂缝形部分。然而，如图26所示，这些可分成点状接触组9或短裂缝组。
(3)直角弯曲场板(主要为图27)
该实施例为关于图3、图5、图24或图26的例子的金属场板30的平面结构的变形例。
图27为对应于图3的芯片顶面局部放大示意图，用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的场板的变形例(直角弯曲场板)等。基于此，将对关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的场板的变形例(直角弯曲场板)等进行描述。
如图27所示，金属场板30的平面结构优选为关于半导体芯片或外围角区17b(17a、17c或17d)的对角线40呈线对称。然而，角部分的弯曲形式并不限于圆形弯曲(图3、图5、图24或图26)，且可为直角弯曲。然而，一般来说，圆形弯曲具有使得不期望的等势面弯曲难以发生的优点。
5.关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的超结布图等的变形例等的说明(主要为图28至图34)
对于芯片角部分中的超结布图，即P型柱区的布图而言，各种选择均有可能。本小节中，将对基本P型柱布图与其他元件的组合，以及P型柱布图的各种变体进行描述。
(1)基本结构的角部分超结布图的具体描述(主要为图28)
作为描述外围角区17b(17a、17c或17d)中超结布图的变体的基础，本小节的说明还描述在图5等描述的基本结构的角部分超结布图。
图28为对应于图5的芯片顶面局部放大图，用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的超结布图等的变形例(二维降低表面电场结构基本布图)等。基于此，将对本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的变形例等(基本结构的角部分超结布图细节)进行描述。
如图28所示，在基本结构的角部分超结布图中，外围角区17b中的P型柱区12p分别与其对应的外围侧边区16a中的P型柱区12p一体。P型柱区12p分布在几乎整个外围角区17b(17a、17c和17d)中从而形成超结。
(2)基本结构和直角弯曲场板的组合(主要为图29)
本小节的例子为关于金属场板30的平面结构的对于图28的例子的变形例。
图29为对应于图5的芯片顶面局部放大图，用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(终端区)等中的超结布图(结构基本布图和直角弯曲场板的组合)等的变形例等。基于此，对关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)等中的超结布图等的变形例(结构基本布图和直角弯曲场板的组合)等进行描述。
如图29所示，本实施例通过用直角弯曲场板30取代图28实施例的圆形弯曲场板30来配置。
(3)角P型柱区圆形布图或角P型柱区微调方式(主要为图30)
本小节的实施例为关于角部分超结布图的对图28(图1、图3、图5或图29)的实施例的变形例。
图30为对应于图5的芯片顶面局部放大图，用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的超结布图(圆角布图)等的变形例等。基于此，对关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的超结布图等的变形例等(角P型柱区圆形布图)进行描述。
如图30所示，基本结构的角部分超结布图中，外围角区17b中的P型柱区12p分别与其对应的外围侧边区16a中的P型柱区12p成为一体。然而，与图28等的实施例不同，本例中，P型柱区12p以形成超结的方式分布在外围角区17b(17a、17c或17d)的一部分中，但以沿着最外侧的场板30的方式在其外部微调。微调形状和圆形弯曲场板30的组合可有效地防止角部分中不期望的等势面扭曲的发生。然而，圆形弯曲场板30并非一定是必要的，并还可与具有其他平面结构的场板30组合。
(4)角部分连续超结布图(主要为图31)
本小节的实施例为关于角部分超结布图的对图28(图1、图3、图5、图29或图30)实施例的变形例。
图31为对应于图5的芯片顶面局部放大图，用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的超结布图(连续角布图)等的变形例等。基于此，对关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的超结布图(角部分连续超结布图)的变形例等进行描述。
如图31所示，在角部分连续超结布图中，外围角区17b中的P型柱区12p分别与其对应的在外围侧边区16a和16b中的P型柱区12p成为一体。P型柱区12p分布在几乎整个外围角区17b(17a、17c和17d)中，从而形成超结。此外，如同圆形弯曲场板30，角部分连续超结布图大致上关于半导体芯片或外围角区的对角线40线对称。线对称场板30(可为直角弯曲场板)与角部分连续超结布图的组合可有效地防止角部分中不期望的等势面扭曲的发生。然而，线对称部分的组合为有效的，但并非必需的。
此外，角部分连续超结布图在宏观意义和微观意义上均关于对角线40线对称，但在电荷平衡方面角部分连续超结布图与其他实施例(图28、图30等)不同，其为非电荷平衡型布图。
此外，如前所述，在对取向敏感的条件下进行深沟槽填充工序的情况下，角部分连续超结布图具有劣势。
(5)电荷平衡型角部分超结布图(主要为图32至图34)
本小节的实施例为关于角部分超结布图的对于图28(图1、图3、图5、图29、图30或图31)的变形例。
图32为对应于图5的芯片顶面局部放大图，用于举例说明关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的超结布图(电荷平衡型角布图)等的变形例等。图33为芯片顶面局部放大示意图，用于举例说明与图32相同的部分的超结布图等。图34为图33的角部分电荷平衡处理部分局部剪切区R5的超结布图的示例图。基于此，将对关于本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的超结布图等的变形例等(电荷平衡型角部分超结布图)进行描述。
如图32所示，在有源单元部分超结结构中，以及在外围侧边区16a和16b(16c和16d)中，尽管与非电荷平衡型柱布图相同，但与非电荷平衡型弯曲布图(图31)相比，在外围角区17b(17a，17c或17d)中，P型柱区12p在沿着对角线40的部分处分离。此外，各P型柱区12p的末端处于从两侧互相穿插的位置关系。
就方便理解这点而言，图33示意性地显示了P型柱区12p数目减少的结构。图34以放大且变形的比例显示角部分电荷平衡处理部分局部剪切区R5，为了举例说明沿X方向和Y方向走向的P型柱区12p之间的关联。图34中，N型柱的厚度Wn以缩减的比例显示(“N型柱缩减比例显示”)从而N型柱的厚度Wn和P型柱的厚度Wp在附图中大致相等(仅在此附图中，附图明显显示Wn＝Wp)。因此，包括在相同区域中的电荷量为相等的。如图34所示，在电荷平衡型角柱布图中，P型柱区12p的纵向方向的侧边的相对侧的标有相同剖面线的半宽区(宽度为Wn/2和Wp/2的带状区，Wn/2和Wp/2分别为柱厚度的一半)的电荷量的绝对值相等，并且符号相反。结果，根据剖面线部分完全覆盖整个区域(例如，外围角区17b)的这样一种布图，局部电荷平衡得以保持。就这点而言，这表明了如下结构是理想的：例如，P型柱区12p的横向方向侧边的中心位于半导体芯片或外围角区的对角线40上；并且邻接的P型柱区12p之间的最近距离设置成约Wn/2(N型柱厚度的一半)。
此外，如图33等所示，理想地，角部分超结结构并不包括微细柱，即微细的P型柱区12p。这是因为如下原因：当该微细柱存在时，与其他宏观P型柱区12p相比，在通过深沟槽外延填充方式进行填充时其在填充特性上不同；因此，能够很好地保持填充特性的处理窗口变小。本文所使用的术语“微细柱”表示P型柱区12p的长度小于两倍宽度或厚度Wp的柱。然而，术语“宏观柱”表示P型柱区12p的长度为宽度或厚度Wp的两倍或比宽度或厚度Wp长的柱。
宏观意义上，这样的电荷平衡型角柱布图关于半导体芯片或外围角区的对角线40呈线对称。自然理解的是，该布图在微观意义上并不线对称。因此，在图32的实施例中，角部分超结布图和角部分的金属场板的平面结构在宏观意义上均线对称。其组合可有效地防止角部分的等势面扭曲的发生。线对称金属场板可为圆形弯曲或直角弯曲的。此外，线对称结构的组合并非必需。
本小节描述的实施例为通过改善图31的弱点即非电荷平衡型这点而获得的电荷平衡型的实施例。因此，角部分超结布图在宏观意义上关于对角线40呈线对称，但微观意义上并不关于对角线40线对称。然而，微观对称的缺乏主要是通过电荷平衡的缺乏而不利地影响击穿电压。因此，微观对称的缺乏本身并不显著且不利地影响击穿电压。
此外，本文中，概要地显示角部分超结布图的对称性(关于对角的顶部)的分类。即，在微观意义上不对称的为图2、图3、图5、图28、图29、图30、图32、图33、图35、图36、图37、图38、图39等。除此以外，图32、33、38和39在宏观意义上对称。另一方面，在微观意义上对称的为图31。此外，图31的实施例为非电荷平衡型。除此例以外均为电荷平衡型。
6.本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的场板应用于三维降低表面电场结构的说明(主要参见图35、图36及图1)
直到本段为止，主要对二维降低表面电场结构进行描述。然而，芯片外围区中的金属场板以及先前描述的各种改进等也几乎能够原样适用于三维降低表面电场结构。使用该三维降低表面电场结构，能够通过较小的芯片面积来确保较高的击穿电压。这是因为该结构具有高维度。
图35为对应于图2的半导体芯片的整体俯视图(主要为杂质区结构)，用于举例说明本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的场板应用于三维降低表面电场结构。图36为图35的芯片角部分剪切区R1的芯片顶面局部放大图(该三维降低表面电场结构的基本布图)。基于此，将对本申请一种实施方式的功率MOSFET(功率型半导体有源元件)的外围区(边缘终端区)中的场板应用于三维降低表面电场结构进行描述。
首先，将对芯片(一般地，几平方毫米)顶面的示意性布图进行描述。如图1和图35所示，在正方形或矩形(即四边形)板状硅型半导体基底(分成独立芯片2前为晶圆1)上形成元件的功率MOSFET元件芯片2中，存在于器件主表面1a(第一主表面)上中央部分的金属源极5(铝型电极)占主要区域。金属源极5之下设置有有源单元区4。其外端成为P型主结6(P体区的外部边缘)。此外，作为有源单元区4的外部的芯片的外围称为芯片外围区21。
P型主结6的内部为有源单元区4的重复结构部分4r。环状P型主结6的外侧上设置有类似环形的P-型表面降低表面电场区8和外围超结区(在外围漂移区11中线状P型柱12p和其之间的N型漂移区11n大致等距地周期性分布的区域或其集合区域中)。本文中，P-型表面降低表面电场区8的外端例如在外围超结区的外端附近。此外，本实施例中，外围超结区包括四个外围侧边区16a、16b、16c和16d以及四个外围角区17a、17b、17c和17d。
此外，铝型金属保护环3在P型主结6周围设置。铝型金属保护环3和金属源极5之间设置有用于将多晶硅栅极提取至外部的金属栅极7(包括金属栅极布线7w)，以及金属源极外围部分5p(源极端的场板部分)。此外，图1中(同样适用于图35)，外围边缘终端区以夸张的形式通过增加的宽度描绘，以便于理解其结构。
然后，将对芯片2的平面扩散结构(杂质掺杂结构)和器件布图进行描述。如图35所示，在芯片2的中央部分设置有有源单元区4(有源单元部分超结结构存在于其下部)。其内部中设置有大量线状多晶硅栅极15。此外，作为有源单元区4的外部边缘并围绕着其周长的环状P型主结6的外部设置有与P型主结6耦合并围绕着有源单元区4的环状P-型表面降低表面电场区8。
然后，将对有源单元部分超结结构外围中的超结结构，即外围超结区进行描述。在外围侧边区16a和16c中设置有与有源单元部分超结结构耦合的超结结构，每个所述超结结构分别具有相同的取向。另一方面，外围侧边区16b和16d中设置有不与有源单元部分超结结构耦合的超结结构，每个该超结结构分别具有与有源单元部分超结结构正交的取向。此外，根据柱布图，各外围角区17a、17b、17c和17d为其下或其上的外围侧边区16b和16d的延伸区域。
然后，图36显示对应于图35的芯片角部分剪切区R1的部分的局部展开图。如图36所示，P-型表面降低表面电场区8的外端遍及全周地位于外围超结区外端的附近(此外，P-型表面降低表面电场区8并不是必需元件，并且外端的位置也不一定要求在外围超结区的外端附近，而可例如在中间区域中)。如图1所示，在有源单元区中的重复结构部分4r中设置有周期性结构(一维周期性结构)，其中P+体接触区23(参见图6)和多晶硅栅极15交替重复。此外，外围超结区(图1)中，环状场板30(芯片外围区中的金属场板)以围绕有源单元区4的方式设置。此外，场板30中，大致平行延伸的场板接触部分9(接触凹槽或接触孔)沿着近矩形的形状有源单元区4的侧边设置。另一方面，外围角区17b(17a、17c和17d)中的场板30的各部分中并不设置场板接触部分9。这是由于如下事实：经过等势面的分布相对平坦的外围侧边区16a(16b、16c或16d)中的接触部分9获得的电势被施加于外围角区17b(17a、17c或17d)上的场板30。
如前所述(图36)，只要等距条件基本满足，接触部分9可形成为在多个P型柱区12p和N型柱区12n上延伸。
7.关于外围区(边缘终端区)中的超结布图应用于三维降低表面电场结构的变形例等的说明(主要为图37至图40)
如同关于二维降低表面电场结构的小节5，本小节中，对于三维降低表面电场结构，将描述超结布图等上的各种变形等。
(1)角P型柱区圆形布图(主要为图37)
本小节的实施例为关于图35和图36所示的三维降低表面电场结构中的外围部分超结结构的基本形式的变形例。
图37为图35的芯片角部分剪切区R1的芯片顶面局部放大图(圆角布图)。基于此，将对关于外围区(边缘终端区)中的超结布图的变形例等(角P型柱区圆形布图)应用于三维降低表面电场结构进行描述。
如图37所示，在基本结构的角部分超结布图中，如同图35和图36，外围角区17b中的P型柱区12p具有与外围侧边区16a中P型柱区12p布图的周期性几乎相同的周期性。然而，与图35和图36的实施例不同之处在于，本实施例中P型柱区12p以形成超结的方式分布在外围角区17b(17a、17c或17d)的部分中，但在其外部部分处以沿着最外侧场板30的方式进行微调。微调形状和圆形弯曲场板30的组合可有效地防止角部分中不期望的等势面的扭曲的发生。然而，圆形弯曲场板30并不一定是必需的，还可与具有其他平面结构的场板30组合。
(2)电荷平衡型角部分超结布图(主要为图38至图40)
本小节的实施例为关于外围部分超结结构的基本形式(图35和图36)的又一变形例。
图38为图35的芯片角部分剪切区R1的芯片顶面局部放大图(电荷平衡型角布图)。图39为芯片顶面局部放大示意图，用于举例说明与图38相同的部分的超结布图等。图40为图39的角部分电荷平衡处理部分局部剪切区R5的超结布图示例图。基于此，将对外围区(边缘终端区)中的超结布图关于对三维降低表面电场结构的应用的变形例等(电荷平衡型角部分超结布图)进行描述。
图38显示电荷平衡型芯片角部分的P型柱布图。如图38所示，在有源单元部分超结结构14以及外围侧边区16a和16b(16c和16d)中，该布图与非电荷平衡型柱布图相同。然而，在外围角区17b(17a、17c和17d)中，与非电荷平衡型弯曲布图(图31)相比，P型柱区12p在沿着对角线40的部分处彼此分离。此外，各P型柱区12p的末端处于从其两侧相互穿插的位置关系。
图39示意性显示P型柱区12p数目减少的结构以便于理解这点。图40以放大且变形的比例显示角部分电荷平衡处理部分局部剪切区R5，用于举例说明沿着X方向和Y方向走向的P型柱区12p之间的关联。图40中，N型柱的厚度Wn以缩减的比例显示(“N型柱缩减比例显示”)从而N型柱的厚度Wn和P型柱的厚度Wp在附图中大致相等(仅在此附图中，图中明显地显示Wn＝Wp)。因此，包括在同一区域中的电荷量相等。如图40所示，在电荷平衡型角柱布图中，在P型柱区12p的纵向方向的侧边的两侧上指定的相同剖面线的半宽区(宽度为Wn/2和Wp/2的带状区域，所述宽度分别为柱厚度的一半)的电荷量绝对值相等，并且符号彼此相反。结果，根据剖面线部分完全覆盖整个区域(例如，外围角区17b)的布图，局部电荷平衡得以保持。在这点上，这表明如下结构即可：例如，P型柱区12p的沿横向方向的侧边的中央位于半导体芯片或外围角区的对角线40上；邻接的P型柱区12p之间的最近距离设置成约Wn/2(N型柱宽度的一半)。
8.应用于其他功率型有源元件(IGBT、和功率二极管)的说明(主要为图41及图42)
直到本段为止，已通过主要以将芯片外围区中的金属场板等应用于功率MOSFET等的功率型半导体有源元件的情况为例进行具体描述。然而，本小节中，将对应用于属于功率型半导体有源元件的其他类型元件进行具体描述。然而，只有诸如电极和杂质掺杂区之类的指定名称作出了某种程度的改变。诸如漂移区之类的基本部分结构几乎相同。因此，原则上，重复的描述将被省略。此外，本小节中，将特别地主要描述具有超结结构的元件。然而，如小节3和小节4中所述，自然理解的是，该描述也大致适用于不具有超结结构的元件。
因此，本小节中，仅显示有对应于图4的具有相对大量的差异的器件剖面图。
(1)应用于IGBT(主要为图41)
单纯从结构的角度出发，IGBT基本上通过将P型集电极区插入小节1至小节7所述的功率MOSFET的背面来获得。从外部端子的角度出发，IGBT还可被认为是通过用发射极和集电极分别代替已经描述的功率MOSFET的源极和漏极来获得。
图41为对应于图4的芯片剖面示意图，用于举例说明对另一功率型有源元件(IGBT)的应用。基于此，将就对另一功率型有源元件(IGBT)的应用进行描述。
如图41所示，芯片2的背面1b的P型集电极区43的表面上设置有金属背面集电极44。在P型集电极区43上有N型场停止区47和漂移区11。漂移区11包括N型柱12n、P型柱12p(P型漂移区)、N型漂移区11n等。在漂移区11的表面区中设置有P型主结6(P阱、P体区或其外部边缘)。P体区6中设置有N+发射极区46、P+体接触区23等。P型主结6外侧中设置有与其耦合的P-型表面降低表面电场区8。在芯片2的末端处的N型漂移区11n的表面区中设置有N+沟道停止区31、P+芯片外围接触区32等。在N+发射极区46对之间的半导体表面上，经由栅极绝缘膜27设置有多晶硅栅极15。在多晶硅栅极15和场绝缘膜34上设置有层间绝缘膜29。在层间绝缘膜29上形成诸如金属发射极45、芯片外围区21中的金属场板30以及金属保护环3之类的铝型电极膜。金属电极分别与P+体接触区23(经由单元区中的接触部分14)电耦合，并且金属电极经由场板接触部分9而与接触区18以及N+沟道停止区31(经由芯片外围接触部分19，即外围凹部)、P+芯片外围接触区32等电耦合。此外，N型柱12n的宽度Wn(厚度)和P型柱12p的宽度Wp(厚度)分别为例如约6微米和约4微米。然而，N型柱12n的杂质浓度为例如约3.3x1015/cm3(例如，磷)。P型柱12p的杂质浓度为例如约5.0x1015/cm3(例如，硼)。
本文中，该实施例中，金属发射极45与金属保护环3之间在与其相同的层处设置有由铝型电极膜等形成的近环状的金属场板30。金属场板30经由接触部分9与设置在半导体基底2的表面1a中的接触区18电耦合(即，以欧姆接触的方式)。
(2)对功率二极管的应用(主要为图42)
本文所示的PIN二极管从纯结构而言，基本上可被认为是通过除去小节1至7中描述的功率MOSFET的P体区中复杂的掺杂结构和基底上的栅极结构获得的。此外，从外部端子的角度出发，该PIN二极管还可被认为是通过分别用阳极和阴极代替已经描述的功率MOSFET的源极和漏极来获得。此外，功率二极管中没有栅极。
此外，本小节中，将特别描述PIN二极管(Pin二极管)的实施例。然而，自然理解的是，本发明还可应用于肖特基二极管，复合MPS(合并式Pin-肖特基)二极管、SSD(静态隔离二极管)等。
图42为对应于图4的芯片剖面示意图，用于举例说明对另一功率型有源元件(功率二极管)的应用。基于此，将就对另一功率型有源元件(功率二极管)的应用进行描述。
如图42所示，芯片2的背面1b上的N+型阴极区57的表面中设置有金属背面阴极电极58。N+型阴极区57上有漂移区11。漂移区11包括N型柱12n、P型柱12p(P型漂移区)、N型漂移区11n等。漂移区11的表面区中设置有P型阳极区56。P型阳极区56中设置有P+型接触区53等。P型阳极区56的外侧中设置有与其耦合的P-型表面降低表面电场区8。芯片2的末端处的N型漂移区11n的表面区中设置有N+沟道停止区31、P+芯片外围接触区32等。半导体基底2的表面1a上设置有场绝缘膜34和层间绝缘膜29。绝缘膜29和34上形成诸如金属阳极电极55之类的铝型电极膜、金属场板30以及芯片外围区21中的金属保护环3。金属电极分别经由主二极管区54中的接触部分52与P+型接触区53电耦合，经由场板接触部分9与接触区18电耦合，并经由芯片外围接触部分19(即，外围凹部)与N+沟道停止区31(P+芯片外围接触区32)等电耦合。此外，N型柱12n的宽度Wn(厚度)、P型柱12p的宽度Wp(厚度)分别为例如约6微米和约4微米。然而，N型柱12n的杂质浓度为例如约3.3x1015/cm3(例如，磷)。P型柱12p的杂质浓度为例如约5.0x1015/cm3(例如，硼)。
本文中，该实施例中，金属阳极电极55与金属保护环3之间，在与其相同的层处设置有由铝型电极膜等形成的近环状的金属场板30。金属场板30经由接触部分9与设置在半导体基底2的表面1a中的接触区18电耦合(即，以欧姆接触的方式)。
9.当沿着图3的芯片角部分剪切区R1中外围侧边区16a中的场接触部分9与外围侧边区16b中的场接触部分9之间的金属场板30进行纵向切割时的结构的考查
图43为沿着图3的芯片角部分剪切区R1中外围侧边区16a中的场接触部分9与外围侧边区16b中的场接触部分9之间的金属场板30进行纵向切割时的剖面图。
如图43所示，金属场板30与P型柱区12p在外围侧边区16a中的场接触部分9的接触区18及外围侧边区16b中的场接触部分9的接触区18处电耦合(即，以欧姆接触的方式)。另一方面，在外围角区17b(17a、17c或17d)中，金属场板30在层间绝缘膜29上形成(层间绝缘膜29在场绝缘膜34上形成)，并且不与在场绝缘膜34下形成的P型柱区12p和N型柱区12n电耦合。
此外，自然理解的是，外围侧边区16b、周角角区17c和外围侧边区16c的部分，外围侧边区16c、外围角区17d和外围侧边区16d的部分，以及外围侧边区16d、外围角区17a和外围侧边区16a的部分也与图43的剖面图相同。
此外，对于场接触部分9，可采用图26的点状接触系统。然而，对于金属场板30的形状，可使用图27的直角弯曲形状。更进一步，对于角部分的超结布图，可使用图28、图29、图30、图31、图32或图33。此外，图44为当该结构应用于图35至图42所述的三维降低表面电场结构的超结柱布图时对应于图43的剖面图。IGBT或功率二极管的外围角区17b(17a、17c或17d)还具有与图43或图44的剖面图相同的结构。
10.对各实施方式等以及整体考虑的补充说明
直到本段为止，所述的各实施方式(包括变形例)等对具有通过深沟槽填充方式制成的超结的功率型半导体有源元件尤其有效。然而，在每一角部分修正不期望的电势扭曲的效果对具有通过多外延方式制成的超结的功率型半导体有源元件来说也是共通的。此外，如前所述，类似地，该效果对于不具有超结而具有单导电型漂移区的器件来说也是有效的。此外，不限于在对晶体生长方向敏感的条件下进行的深沟槽填充方式，类似地，该效果还对于在对晶体生长方向相对不敏感的条件下进行的深沟槽填充方式有效。
对于直到本段为止所描述的各实施方式(包括变形例)，每一结构在芯片外围区21中具有场板30，在沿着等势面显示为平坦形状的有源单元的侧边的部分(通常也是沿着芯片侧边的部分)具有基底接触，并且在等势面弯曲的各芯片角部分不具有基底接触。结果，相对稳定改变的等势面平坦的部分处的电势经由场板30施加于芯片角部分。即，一般情况下，环状场板30包括沿着每一侧边(芯片或有源单元区)的直线部分(相对直线的部分)和诸如对应于角部分的曲形部分或L-形部分之类的弯曲部分。
此外，场板30可由本文所述的铝型电极层形成，或可由诸如多晶硅之类的另一导电层形成。然而，当场板30由铝型电极层形成时，出现使得工序简单化的优点。此外，电阻也相对低。
11.总结
直到本段为止，本发明人做出的发明已基于实施方式具体描述。然而，本发明并不限于此。自然理解的是，在不背离本发明主旨的范围内，可对本发明作出各种修改。
例如，在实施方式中，通过以平面型栅极结构的MOS结构作为例子进行了具体描述。然而，本发明并不限于此。自然理解的是，本发明也完全类似地应用于深沟槽型栅极结构。此外，对于MOSFET的栅极布图，显示了栅极以平行于pn柱的条纹的方式分布的实施例。然而，存在着各种可应用布图，例如沿与pn柱正交的方向的分布以及以网格形式的分布。
此外，实施方式中，对N沟道器件在N+单晶硅基底上的N外延层上形成的实施例进行了具体描述。然而，本发明并不限于此。还可接受的是P沟道器件在P+单晶硅基底上的N外延层顶面上形成。
此外，实施方式中，通过以功率MOSFET为例进行具体描述。然而，本发明并不限于此。自然理解的是，本发明还可应用于具有超结结构的功率器件，例如二极管和双极晶体管(包括IGBT)。此外，自然理解的是，本发明还可应用于其中包括功率MOSFET、二极管、双极晶体管等的半导体集成电路器件。
此外，实施方式中，对于形成超结结构的方法，主要具体描述了深沟槽填充方式。然而，本发明并不限于此。自然理解的是，本发明还可应用于例如多外延方式。
更进一步，实施方式中，主要具体描述了在硅型半导体基底处形成的器件。然而，本发明并不限于此。自然理解的是，本发明还几乎可应用于在GaAs型半导体基底、碳化硅型半导体基底以及氮化硅型半导体基底形成的器件。

Claims (18)

1.一种功率MOSFET，该功率MOSFET包括：
(a)源极，所述源极在半导体基底的第一主表面上形成，所述半导体基底具有所述第一主表面以及第二主表面，并且呈现矩形的形状；
(b)第一导电型漂移区，所述第一导电型漂移区设置在所述半导体基底的所述第一主表面侧的整个表面上的半导体表面区中；
(c)有源单元区、沿所述有源单元区的每一边且在其外部设置的多个外围边区以及在所述有源单元区的每一角部分的外部设置的多个外围角区，其中所述有源单元区设置在所述第一主表面上中央部分处，在取向上与所述半导体基底相同，并且具有矩形的形状；以及
(d)环形场板，所述环形场板以围绕所述有源单元区的方式设置在所述第一主表面上，
其中，在所述外围边区的至少任何一个中，所述场板在所述半导体表面区与该场板之间具有欧姆接触部分，并且在所述外围角区的每一个中，所述场板在所述半导体表面区与该场板之间不具有欧姆接触部分。
2.根据权利要求1所述的功率MOSFET，其中，所述半导体基底为硅型半导体基底。
3.根据权利要求2所述的功率MOSFET，该功率MOSFET还包括：
(e)超结结构，所述超结结构设置在所述半导体基底的整个表面中以及所述漂移区中。
4.根据权利要求3所述的功率MOSFET，其中，所述场板包括铝型布线层。
5.根据权利要求4所述的功率MOSFET，其中，所述外围边区中的超结结构具有二维降低表面电场结构。
6.根据权利要求4所述的功率MOSFET，其中，所述外围边区中的超结结构具有三维降低表面电场结构。
7.一种IGBT，该IGBT包括：
(a)发射极和栅极，所述发射极和栅极在半导体基底的第一主表面上形成，所述半导体基底具有所述第一主表面以及第二主表面，并且呈现矩形的形状；
(b)第一导电型漂移区，所述第一导电型漂移区设置在所述半导体基底的第一主表面侧的整个表面上的半导体表面区中；
(c)有源单元区、沿所述有源单元区的每一边且在其外部设置的多个外围边区以及在所述有源单元区的每一角部分的外部设置的多个外围角区，其中所述有源单元区设置在所述第一主表面上中央部分处，在取向上与所述半导体基底相同，并且具有矩形的形状；以及
(d)环形场板，所述环形场板以围绕所述有源单元区的方式设置在所述第一主表面上，
其中，在所述外围边区的至少任何一个中，所述场板在所述半导体表面区与该场板之间具有欧姆接触部分，并且在所述外围角区的每一个中，所述场板在所述半导体表面区与该场板之间不具有欧姆接触部分。
8.根据权利要求7所述的IGBT，其中，所述半导体基底为硅型半导体基底。
9.根据权利要求8所述的IGBT，该IGBT还包括：
(e)超结结构，所述超结结构设置在所述半导体基底的整个表面中以及所述漂移区中。
10.根据权利要求9所述的IGBT，其中，所述场板包括铝型布线层。
11.根据权利要求10所述的IGBT，其中，所述外围边区中的超结结构具有二维降低表面电场结构。
12.根据权利要求10所述的IGBT，其中，所述外围边区中的超结结构具有三维降低表面电场结构。
13.一种功率二极管，所述功率二极管包括：
(a)阳极电极，所述阳极电极在半导体基底的第一主表面上形成，所述半导体基底具有所述第一主表面以及第二主表面，并且呈现矩形的形状：
(b)第一导电型漂移区，所述第一导电型漂移区设置在所述半导体基底的第一主表面侧的整个表面上的半导体表面区中；
(c)主二极管区、沿所述主二极管区的每一边且在其外部设置的多个外围边区以及在所述主二极管区的每一角部分的外部设置的多个外围角区，其中所述主二极管区设置在所述第一主表面上的中央部分处，在取向上与所述半导体基底相同，并且具有矩形的形状；以及
(d)环形场板，所述环形场板以围绕所述主二极管区的方式设置在所述第一主表面上，
其中，在所述外围边区的至少任何一个中，所述场板在所述半导体表面区与该场板之间具有欧姆接触部分，并且在所述外围角区的每一个中，所述场板在所述半导体表面区与该场板之间不具有欧姆接触部分。
14.根据权利要求13所述的功率二极管，其中，所述半导体基底为硅型半导体基底。
15.根据权利要求14所述的功率二极管，所述功率二极管还包括：
(e)超结结构，所述超结结构设置在所述半导体基底的整个表面中以及所述漂移区中。
16.根据权利要求15所述的功率二极管，其中，所述场板包括铝型布线层。
17.根据权利要求16所述的功率二极管，其中，所述外围边区中的超结结构具有二维降低表面电场结构。
18.根据权利要求16所述的功率二极管，其中，所述外围边区中的超结结构具有三维降低表面电场结构。
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