KR102564713B1 - 두꺼운 트렌치 바닥에서 이격된 플로팅 쉴드를 갖는 실리콘카바이드 트렌치 게이트 트랜지스터 및 그 제조 방법 - Google Patents

두꺼운 트렌치 바닥에서 이격된 플로팅 쉴드를 갖는 실리콘카바이드 트렌치 게이트 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 전력 반도체에 관한 것이다. 실리콘카바이드 트렌치 게이트 트랜지스터는, 제1 도전형 기판, 상기 제1 도전형 기판상에서 성장된 제1 도전형 에피층, 상기 제1 도전형 에피층의 상부에 형성된 제2 도전형 웰, 상기 제2 도전형 웰을 관통하여 상기 제1 도전형 에피층까지 연장된 트렌치 게이트, 상기 트렌치 게이트를 상기 제2 도전형 웰 및 상기 제1 도전형 에피층으로부터 절연시키며, 상기 트렌치 게이트에 형성된 측면 절연막 및 상기 트렌치 게이트의 하부에 상기 측면 절연막보다 두껍게 형성된 바닥 절연막으로 구성된 게이트 절연막 및 상기 게이트 절연막으로부터 이격되어 상기 제1 도전형 에피층 내에 형성된 제2 도전형 플로팅 쉴드를 포함할 수 있다.

Description

두꺼운 트렌치 바닥에서 이격된 플로팅 쉴드를 갖는 실리콘카바이드 트렌치 게이트 트랜지스터 및 그 제조 방법{SiC trench gate MOSFET with a floating shield displaced from thick trench bottom and method of fabricating the same}
본 발명은 전력 반도체에 관한 것이다.
본 발명은 2021년도 산업통상자원부 및 산업기술평가관리원(KEIT) 연구비 지원에 의한 연구의 결과물이다.(과제고유번호: 20003935)
실리콘카바이드(SiC) 트렌치 게이트 MOSFET의 항복전압 특성을 향상 또는 개선하기 위해서는, 공핍층의 면적을 최대한 확보하면서 동시에 전계(Electrical Field)가 집중되지 않도록 분산시키야 한다. 그러나 트렌치 게이트의 코너에 필연적으로 전계가 집중되는 현상은, 다양한 구조가 제안되었음에도 불구하고 크게 개선되고 있지 않다. 트렌치 게이트 코너에 집중되는 전계는 트렌치 게이트 코너 부근의 절연막을 파괴하여 소자의 항복전압 성능을 저하시키는 주요 원인 중 하나이다.
이를 보완하기 위한 다양한 기술 중 하나로서, 트렌치 게이트 하부에 PN 접합을 형성하는 P-shielding 기술이 제안되었다. P-shielding 기술은 트렌치 게이트 코너에 집중되는 전계를 상당 부분 완화해 준다. 그러나 SiC 소자의 경우 트렌치 게이트 하부에 P-shielding을 위한 접합 형성이 매우 어렵다. 또한 P-shield가 트렌치 게이트와 접하게 형성되므로, P-shield를 충분히 두껍게 형성하지 못한다. 이로 인해, P-shield가 있음에도 불구하고, 트렌치 게이트 절연막에 지속적인 손상이 가해지게 되어 소자의 성능이 저하될 수 있다. 한편, P-shielding는 이온 주입(Implant) 공정에 의해 형성되는데, 이를 위해서는 Gate 폭에 제한이 있을 수 밖에 없다. 또한 P-shielding 농도를 진하게 형성하는 데에는 한계점이 존재하게 된다.
본 발명은 트렌치 게이트 트랜지스터의 항복 전압 특성을 개선하고자 한다.
본 발명의 일측면에 따른 실시예는 실리콘카바이드 트렌치 게이트 트랜지스터를 제공한다. 실리콘카바이드 트렌치 게이트 트랜지스터는, 제1 도전형 기판, 상기 제1 도전형 기판상에서 성장된 제1 도전형 에피층, 상기 제1 도전형 에피층의 상부에 형성된 제2 도전형 웰, 상기 제2 도전형 웰을 관통하여 상기 제1 도전형 에피층까지 연장된 트렌치 게이트, 상기 트렌치 게이트를 상기 제2 도전형 웰 및 상기 제1 도전형 에피층으로부터 절연시키며, 상기 트렌치 게이트에 형성된 측면 절연막 및 상기 트렌치 게이트의 하부에 상기 측면 절연막보다 두껍게 형성된 바닥 절연막으로 구성된 게이트 절연막 및 상기 게이트 절연막으로부터 이격되어 상기 제1 도전형 에피층 내에 형성된 제2 도전형 플로팅 쉴드를 포함할 수 있다.
일 실시예로, 상기 제2 도전형 플로팅 쉴드의 폭은 상기 바닥 절연막의 폭보다 작을 수 있다.
일 실시예로, 상기 제2 도전형 플로팅 쉴드의 두께는 상기 제1 도전형 에피층의 두께의 1/10 내지 1/15일 수 있다.
일 실시예로, 상기 바닥 절연막의 두께는, 상기 측면 절연막의 두께의 1.6배 내지 6.6배일 수 있다.
일 실시예로, 상기 바닥 절연막은, 적층된 복수의 절연막을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 실리콘카바이드 트렌치 게이트 트랜지스터의 제조 방법이 제공된다. 실리콘카바이드 트렌치 게이트 트랜지스터의 제조 방법은, 제1 도전형 기판의 상부에 제1 두께로 제1 도전형 에피층을 성장시키는 단계, 상기 제1 두께로 성장된 상기 제1 도전형 에피층의 상면으로부터 내부로 연장된 제2 도전형 플로팅 쉴드를 형성하는 단계, 상기 제1 도전형 에피층을 제2 두께로 재성장시키는 단계, 상기 제2 두께로 성장된 상기 제1 도전형 에피층의 상부에 제2 도전형 웰을 형성하는 단계, 상기 제2 도전형 웰을 관통하여 상기 제1 도전형 에피층까지 연장된 트렌치를 형성하는 단계, 상기 트렌치의 바닥 및 측벽에 게이트 절연막을 형성하는 단계-여기서, 상기 트렌치의 바닥에 형성되는 바닥 절연막의 두께는 상기 트렌치의 측벽에 형성되는 측면 절연막의 두께보다 두꺼움, 및 상기 게이트 절연막에 의해 정의된 공간에 트렌치 게이트를 형성하는 단계를 포함할 수 있다.
일 실시예로, 상기 제1 두께로 성장된 상기 제1 도전형 에피층의 상면으로부터 내부로 연장된 제2 도전형 플로팅 쉴드를 형성하는 단계는, 폭은 상기 트렌치 게이트의 저면의 폭보다 작으며, 두께는 상기 제1 도전형 에피층의 두께의 1/10 내지 1/15가 되도록 상기 제2 도전형 플로팅 쉴드를 형성하는 단계일 수 있다.
일 실시예로, 상기 제2 도전형 플로팅 쉴드는 이온 주입에 의해 형성되며, 상기 제2 도전형 웰과 동시에 확산되어 상기 제1 도전형 에피층과 PN 접합될 수 있다.
일 실시예로, 상기 바닥 절연막의 두께는, 상기 측면 절연막의 두께의 1.6배 내지 6.6배일 수 있다.
일 실시예로, 상기 트렌치의 바닥 및 측벽에 게이트 절연막을 형성하는 단계에서, 상기 측면 절연막은 상기 바닥 절연막을 형성한 후 형성되며, 상기 바닥 절연막은 산화 실리콘의 유전율과 같거나 큰 유전율을 가진 소재로 형성되며, 상기 측면 절연막은 고온 열처리로 형성된 열산화 실리콘일 수 있다.
일 실시예로, 상기 트렌치의 바닥 및 측벽에 게이트 절연막을 형성하는 단계에서, 상기 측면 절연막은 상기 바닥 절연막을 형성한 후 형성되며, 상기 바닥 절연막은 액상의 유전 물질을 스핀 코팅하여 형성되며, 상기 측면 절연막은 고온 열처리로 형성된 열산화 실리콘일 수 있다.
본 발명의 실시예에 따르면, 트렌치 게이트 트랜지스터의 항복 전압 특성이 개선될 수 있다.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다. 특히, 첨부된 도면들은, 발명의 이해를 돕기 위해서, 일부 구성 요소를 다소 과장하여 표현하고 있다. 도면은 발명을 이해하기 위한 수단이므로, 도면에 표현된 구성 요소의 폭이나 두께 등은 실제 구현시 달라질 수 있음을 이해하여야 한다. 한편, 발명의 상세한 설명 전체에 걸쳐서 동일한 구성 요소는 동일한 도면 부호를 참조하여 설명된다.
도 1은 두꺼운 트렌치 바닥에서 이격된 제2 도전형 플로팅 쉴드가 형성된 SiC 소자의 단면을 도시한 단면도이다.
도 2는 도 1에 도시된 SiC 소자에서 두꺼운 트렌치 바닥의 두께에 따른 전계를 예시적으로 나타낸 도면이다.
도 3은 도 2에 도시된 전계를 각각 수직 및 수평 방향으로 측정한 측정 그래프이다.
도 4 내지 도 5는 도 1에 도시된 SiC 소자에서 두꺼운 트렌치 바닥의 두께에 따른 전기적 특성을 예시적으로 나타낸 그래프이다.
도 6 내지 도 9는 도 1에 도시된 SiC 소자를 제조하는 과정을 나타낸 단면도이다.
도 10 내지 도 12는 도 1에 도시된 SiC 소자의 구조를 공지의 SiC 소자에 적용했을 경우를 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 두꺼운 트렌치 바닥에서 이격된 제2 도전형 플로팅 쉴드가 형성된 SiC 소자의 단면을 도시한 단면도이다.
도 1을 참조하면, SiC 소자는 제1 도전형 SiC 기판(100), 제1 도전형 에피층(110), 제2 도전형 플로팅 쉴드(120), 트렌치 게이트(130), 제2 도전형 웰 영역(140), 제2 도전형 소스 영역(150), 제1 도전형 소스 영역(160), 소스 메탈(170), 및 드레인 메탈(180)을 포함한다. 여기서, 제1 도전형은 N형 불순물로 도핑되며, 제2 도전형은 P형 불순물로 도핑될 수 있으나, 그 반대로 도핑될 수도 있음은 물론이다.
제1 도전형 에피층(110)은 전하가 이동하는 드리프트 영역으로, 제1 도전형 불순물로 도핑된 SiC를 제1 도전형 기판(100)의 상면으로부터 에피텍셜 성장하여 형성된다.
제2 도전형 플로팅 쉴드(120)는 제1 도전형 에피층(110)에 위치하며, 트렌치 게이트(130)의 하부로부터 거리 g만큼 이격되어 형성된다. 예를 들어, 제2 도전형 플로팅 쉴드(120)는 P+ 도전형일 수 있다. 제2 도전형 플로팅 쉴드(120)의 폭은 트렌치 게이트(130)의 저면의 폭과 실질적으로 같거나 작을 수 있다. 한편, 제2 도전형 플로팅 쉴드(120)의 두께는 제1 도전형 에피층(110)의 1/10 내지 1/15일 수 있다.
제2 도전형 플로팅 쉴드(120)는 플로팅되어 있어서, 소자의 온/오프와 상관 없이 일정한 공핍 영역(125)을 형성한다. 공핍 영역(125)은 제2 도전형 플로팅 쉴드(120)의 내부까지 확장될 수 있다. 제2 도전형 플로팅 쉴드(120)를 도핑하는 제2 도전형 불순물의 도즈를 조절하면, 제2 도전형 플로팅 쉴드(120)의 내부 영역의 일부는 결핍되지 않을 수 있다. 소자 온 상태에서, 제2 도전형 플로팅 쉴드(120) 주변의 공핍 영역(125)이 전류 흐름을 방해하지 않도록 하기 위해, 제2 도전형 플로팅 쉴드(120)의 폭은 트렌치 게이트(130)의 저면의 폭보다 작게 형성되며, 제2 도전형 플로팅 쉴드(120)의 도핑 농도가 결정될 수 있다.
트렌치 게이트(130)는 게이트 절연막(135, 136)에 의해 소자의 다른 영역들로부터 절연된다. 트렌치 게이트(130)는 소자의 상면으로부터 제2 도전형 베이스(140)를 관통하여 제1 도전형 에피층(110)까지 연장되게 형성되며, 내부는 금속 또는 폴리 실리콘 등으로 충진된다.
트렌치 게이트(130)를 정의하는 게이트 절연막(135, 136)은, 두꺼운 바닥 절연막(135) 및 측면 절연막(136)을 포함한다. 두꺼운 바닥 절연막(135) 및 측면 절연막(136)은, 전기 절연성이 우수하고 비유전율이 높은 물질, 예를 들어, 산화 실리콘, 산화 스트론튬, 질화 실리콘, 산화 알루미늄, 산화 마그네슘, 산화 하프늄, 산화 지르코늄, 산화 비스무트 등으로 형성될 수 있다. 두꺼운 바닥 절연막(135)의 두께 tb는, 측면 절연막(136)의 두께 ts보다 상대적으로 크다. 예를 들어, 1.6ts < tb < 6.6ts일 수 있다.
제2 도전형 웰 영역(140)은 상면으로부터 제1 도전형 에피층(110)의 내부를 향해 연장된다. 제2 도전형 웰 영역(140)은 제1 도전형 에피층(110)의 상면에 제2 도전형 불순물을 이온 주입하여 형성될 수 있다. 제2 도전형 웰 영역(140)에는, 오믹 컨택을 위한 제2 도전형 소스 영역(150) 및 제1 도전형 채널로 동작하는 제1 도전형 소스 영역(160)이 형성된다. 제2 도전형 웰 영역(140)은 P로 도핑되고, 제2 도전형 소스 영역(150)은 P+로 도핑되며, 제1 도전형 소스 영역(160)은 N+로 도핑된다.
소스 메탈(170)은 제2 도전형 웰 영역(140)의 상부에 금속 또는 금속 합금으로 형성되며, 드레인 메탈(180)은 기판(100)의 하면에 금속 또는 금속 합금으로 형성된다.
상술한 SiC 소자의 오프 상태에서, 제1 도전형 Epi층(110)과 제2 도전형 웰 영역(140) 간 PN 접합에 의한 공핍 영역이 생성되어 채널이 차단된다. 이 때, 제2 도전형 플로팅 쉴드(120)와 트렌치 게이트(130)의 저면 사이의 영역으로 인해 게이트 절연막(135)에 걸리는 전계가 감소하게 된다. 즉, 게이트 절연막의 바닥 모서리에 집중되는 가장 강한 전계는 분산되어, 상대적으로 약한 전계가 게이트 절연막의 바닥 모서리와 제2 도전형 플로팅 쉴드(120)에 걸리게 된다. 전계 분산에 의해, SiC 소자의 항복 전압은 증가할 수 있다. 한편, 상술한 SiC 소자의 온 상태에서, 트렌치 게이트(130)의 측면에 채널이 형성되어 제1 도전형 소스 영역(160)-측면 채널- 제1 도전형 에피층(110)-드레인(180)으로 전류가 흐르게 된다.
도 2는, 도 1에 도시된 SiC 소자에서 바닥 절연막의 두께에 따른 전계를 예시적으로 나타낸 도면이며, 도 3은, 도 2에 도시된 전계를 각각 수직 및 수평 방향으로 측정한 측정 그래프이다.
도 2 및 도 3을 함께 참조하면, (a)는 두꺼운 바닥 절연막(135)의 두께 tb가 약 0.06 ㎛인 제1 SiC 소자에서 측정된 전계를 나타내고, (b)는 두께 tb가 약 0.1 ㎛인 제2 SiC 소자에서 측정된 전계를 나타내고, (c)는 두께 tb가 약 0.2 ㎛인 제3 SiC 소자에서 측정된 전계를 나타내며, (d)는 두께 tb가 약 0.4 ㎛인 제4 SiC 소자에서 측정된 전계를 나타낸다. 제1 내지 제4 SiC 소자에서, 측면 절연막(136)의 두께 ts는 약 0.06 ㎛으로 실질적으로 동일하게 형성된다. 제2 도전형 플로팅 쉴드(120)와 트렌치 게이트(130) 사이의 전계는, 제1 내지 제4 SiC 소자 모두에서 실질적으로 유사하게 형성됨을 알 수 있다. 한편, 두께 tb가 증가할수록, 바닥 절연막(135)의 모서리 부근의 전계는 상대적으로 높아지며, 특히, 제4 SiC 소자의 경우, 바닥 절연막(135)의 모서리 부근의 전계가 바닥 절연막(135)의 나머지 영역보다 낮아지는 것을 확인할 수 있다.
두께 tb의 증가에 따른 전계 분산 효과를 확인하기 위해서, 도 3을 참조하면, (a)는 수평 방향 전계(X-cut, 도 1 참조)를 나타내는 그래프이며, (b)는 수직 방향 전계(Y-cut, 도 1 참조)를 나타내는 그래프이다. 제1 내지 제4 SiC 소자에서, 대체적으로 유사한 형태의 수평 방향 전계가 형성된다. 그러나, 수평 방향 전계를 보면, 두께 tb가 증가할수록, 바닥 절연막(135)과 제2 도전형 플로팅 쉴드(120) 사이에 형성된 전계의 최대치가 감소한다. 제1 SiC 소자에서 측정된 최대치는 약 5.6e+6 MV/cm이고, 제2 SiC 소자에서 측정된 최대치는 약 4.9e+6MV/cm이고, 제3 SiC 소자에서 측정된 최대치는 약 3.6e+6MV/cm이며, 제4 SiC 소자에서 측정된 최대치는 약 2.6e+6MV/cm이다. 즉, 바닥 절연막(135)이 두꺼울수록, 트렌치 게이트에 집중되는 전계가 완화됨을 알 수 있다.
한편, 수직 방향 전계를 보면, 두께 tb가 증가할수록, 바닥 절연막(135)과 제2 도전형 플로팅 쉴드(120)에 각각 걸리는 전계의 차이가 감소한다. (b)에서, 그래프의 좌측부터 첫 번째 피크는, 두꺼운 바닥 절연막(135)에 걸린 전계의 최대치를 나타내며, 두 번째 피크는, 제2 도전형 플로팅 쉴드(120)에 걸린 전계의 최대치를 나타낸다. 상대적으로 강한 전계는 제2 도전형 플로팅 쉴드(120)에 걸리며, 상대적으로 약한 전계는 트렌치 모서리에 걸린다는 점에서, 제1 내지 제4 소자에서의 수직 방향 전계도, 대체적으로 유사한 형태를 가진다. 하지만, 첫 번째 피크와 두 번째 피크간 차이는, 두께 tb가 증가할수록, 작아지며, 제1 SiC 소자의 경우, 두 피크간 차이가 실질적으로 없어진다. 이는, 두께 tb가 증가할수록, 전계가 고르게 분산됨을 의미한다. 따라서, 전계가 집중되어 발생하는 항복전압의 감소가 상당 부분 해결될 수 있다.
도 4 내지 도 5는, 도 1에 도시된 SiC 소자에서 바닥 절연막의 두께에 따른 전기적 특성을 예시적으로 나타낸 그래프이다.
도 4의 (a)를 참조하면, 두께 tb가 증가할수록 SiC 소자의 항복 전압이 증가함을 알 수 있다. 두께 tb가 약 0.06 ㎛인 제1 SiC 소자에서 측정된 항복전압은 약 1,079 V이고, 두께 tb가 약 0.1 ㎛인 제2 SiC 소자에서 측정된 항복전압은 약 1.426 V이고, 두께 tb가 약 0.2 ㎛인 제3 SiC 소자에서 측정된 항복전압은 약 1,600 V이며, 두께 tb가 약 0.4 ㎛인 제4 SiC 소자에서 측정된 항복전압은 약 1,785 V이다.
도 4의 (b) 및 도 5를 참조하면, 두께 tb가 증가하더라도 전류량 및 턴온 전압은 실질적으로 변화하지 않는다. 일반적으로, 소자의 구조 변화는 특정 전기적 특성을 향상시키지만 다른 전기적 특성을 열화시키는 트레이드오프를 유발한다. 그러나, 두꺼운 바닥 절연막으로부터 이격된 플로팅 쉴드는, 항복전압을 증가시키면서도 전류 흐름을 감소시키지 않으며, 턴온 전압에 변동을 초래하지 않는다.
도 6 내지 도 8은 도 1에 도시된 SiC 소자를 제조하는 과정을 나타낸 단면도이다. SiC 소자의 제2 도전형 플로팅 쉴드는, 예를 들어, SiC 에피 재성장 또는 트렌치 이온 주입 방식 등으로 형성될 수 있다. 도 6 내지 8은, SiC 에피 재성장 방식으로 제2 도전형 플로팅 쉴드를 형성하는 과정을 주로 설명하며, 트렌치 이온 주입 방식에 대해서는 해당 단계에서 간략히 언급하도록 한다.
도 6 내지 도 8을 함께 참조하면, (a) 단계에서, 제1 도전형(N+) 기판(100)상에 제1 도전형(N-) 에피층(110)을 제2 도전형(P+) 쉴드(120)가 형성되는 높이까지 에피택셜 성장시킨다. 제1 도전형 에피층(110)의 성장이 1차 완료되면, 마스크를 이용하여 마스크 패턴(200)을 제1 도전형 에피층(110)의 상면에 형성한다. 마스크 패턴(200)은, 예를 들어, 산화 실리콘, PR(Photo-resist), 금속으로 형성될 수 있다. 마스크 패턴(200)이 형성되면, 제2 도전형(P+) 불순물을 이온 주입(Ion implantation)하여 제2 도전형 플로팅 쉴드(120)를 소정 두께로 형성한다. 여기서, 제2 도전형 플로팅 쉴드(120)의 두께(또는 깊이)는 제1 도전형 에피층(110)의 두께의 1/10 내지 1/15일 수 있다.
(b) 단계에서, 제2 도전형 플로팅 쉴드(120)를 소정 두께로 형성한 후, 제1 도전형 에피층(110)을 재성장(Regrowth)시킨다. 제1 도전형 에피층(110)은 설계된 항복 전압 사양에 부합하는 두께로 재성장된다.
(c) 단계에서, 재성장이 완료되면, 제1 도전형 에피층(110)의 상면에 제2 도전형(P) 불순물을 이온 주입하여 제2 도전형층(140')을 형성한다. 이온 주입 후, 주입된 이온을 확산(또는 활성화)하고 손상된 표면을 평탄화하기 위해 열 처리 공정이 진행된다. 열 처리에 의해 제2 도전형층(140')뿐 아니라 제2 도전형 플로팅 쉴드(120) 역시 확산되어 주변의 제1 도전형 에피층(110) 사이에 PN 접합이 형성될 수 있다.
(d) 단계에서, 열 처리 후 마스크를 이용하여 마스크 패턴(210)을 제2 도전형층(140')의 상면에 형성한다. 마스크 패턴(210)은, 산화 실리콘층을 제2 도전형층(140')의 상면에 형성한 후, 패턴 및 식각에 의해 형성된다. 습식 및/또는 건식 에칭 공정을 통해 소정 깊이로 트렌치(131)를 형성한다. 트렌치(131)는 제2 도전형층(140')을 관통하여 제1 도전형 에피층(110)까지 연장되도록 형성된다. 트렌치(131)에 의해 제2 도전형층(140')은 제2 도전형 웰(140)이 된다. 추가적으로 또는 선택적으로, 트렌치(131) 형성 후, 제1 도전형 에피층(110)에 발생한 손상을 감소시키는 열 처리 공정을 수행할 수 있다. 열 처리 공정과 두꺼운 바닥 절연막(135) 형성 사이에, 상대적으로 얇은 절연막(미도시)을 트렌치(131)의 바닥 및 측벽에 형성하는 단계가 더 수행될 수 있다.
이온 주입에 의해 제2 도전형 플로팅 쉴드를 생성하는 경우, 상술한 (a) 내지 (b) 단계는 생략된다. 단계 (d)에서, 트렌치(131)의 바닥을 향해 제2 도전형 불순물이, 트렌치 바닥으로부터 최소한 거리 g만큼 이격되도록 이온 주입될 수 있다.
(e) 단계에서, 산화막(135a)을 트렌치(131) 내부 및 제2 도전형 웰(140)의 상부에 증착한다. 일 실시예로, 산화막(135a)은, 산화 실리콘의 유전율과 같거나 큰 유전율을 가진 물질을, 예를 들어, 산화 스트론튬, 질화 실리콘, 산화 알루미늄, 산화 마그네슘, 산화 하프늄, 산화 지르코늄, 산화 비스무트 중 어느 하나 또는 이들의 조합을 플라즈마 화학 기상 증착 등의 적층 공정을 통해 트렌치(131) 및 제2 도전형 웰(140)의 상부에 적층된다. 다른 실시예로, 두꺼운 바닥 절연막(135)은, 액상의 유전 물질을 스핀 코팅하여 형성될 수 있다.
(f) 단계에서, 제2 도전형 웰(140) 상부에 적층된 산화막(135a)을 드라이 에칭하여 제거한다.
(g) 단게에서, 트렌치(131) 내부에 적층된 산화막(135b)을 Ÿ‡ 에칭하여, 트렌치 바닥으로부터 두께 tb가 되도록 한다. 단계 (e) 내지 (g)는 바닥 절연막(135)의 두께에 따라 2회 이상 반복하여 실시될 수 있다. Ÿ‡ 에칭에 의해 제거되지 않고 남은 산화막(135b)은 두꺼운 바닥 절연막(135)이 된다.
(h) 게이트(130)를 트렌치(131) 내부에 형성한다. 두꺼운 바닥 절연막(135)을 형성한 후, 두께 ts의 측면 절연막(136)이 형성된다. 측면 절연막(136)은, 고온 열처리에 의한 열산화 실리콘으로 형성되거나, 산화 실리콘, 산화 스트론튬, 질화 실리콘, 산화 알루미늄, 산화 마그네슘, 산화 하프늄, 산화 지르코늄, 및/또는 산화 비스무트 등을 두꺼운 바닥 절연막(135) 및 트렌치의 측벽에 적층하여 형성될 수 있다. 금속, 금속 합금 또는 폴리 실리콘을 절연막(135, 136)으로 정의된 공간에 충진하여, 게이트(130)를 형성한다.
(i) 단계에서, 마스크를 이용하여 마스크 패턴(220)을 제2 도전형 웰(140)의 상면에 형성한다. 제1 도전형(N+) 불순물을 이온 주입하여 제1 도전형 소스 영역(160)을 형성한다.
(j) 단계에서, 마스크를 이용하여 마스크 패턴(220)을 제2 도전형 웰(140)의 상면에 형성한다. 제1 도전형(N+) 불순물을 이온 주입하여 제1 도전형 소스 영역(160)을 형성한다.
(k) 단계에서, 트렌치 게이트(140)의 상부에 절연막을 형성하고, 금속 또는 금속 합금으로 소스 메탈(170) 및 드레인 메탈(180)을 형성한다.
도 10 내지 도 12는, 도 1에 도시된 SiC 소자의 구조를 공지의 SiC 소자에 적용했을 경우를 설명하기 위한 도면이다. 도 10에 도시된 SiC 소자들의 바닥 절연막의 두께는 tb1이고, 도 11에 도시된 SiC 소자들의 바닥 절연막의 두께는 tb2이며, 도 12에 도시된 SiC 소자들의 바닥 절연막의 두께는 tb3이다. 여기서, tb1 < tb2 < tb3이다. 참고로, 도 10 내지 12의 Y-cut 위치가 다르며, 도 1 내지 3의 Y-cut 위치와도 다르다. 이는, 바닥 절연막의 두께 및 전계 분산 구조의 조합에 따라 전계에 가장 취약한 위치(이하, 취약점)가 달라지므로, 취약점을 지나도록 Y-cut을 설정했기 때문이다.
도 10 내지 12를 참조하면, (a)는 바닥 절연막으로부터 이격된 제2 도전형 플로팅 쉴드를 가진 제1 SiC 소자에서 측정된 전계 분포를 나타내고, (b)는 바닥 절연막으로부터 이격된 초접합을 가진 제2 SiC 소자에서 측정된 전계 분포를 나타내며, (c)는 바닥 절연막에 접하도록 형성된 제2 도전형 쉴드를 가진 제3 SiC 소자에서 측정된 전계 분포를 나타낸다. 한편, (d)는 제1 SiC 소자 내지 제3 SiC 소자의 수직 방향 전계의 세기를 측정한 그래프이다. 수직 방향 전계는, (a) 내지 (c)에서 중심을 기준으로 좌측에 위치한 선을 따라 측정하였다.
수직 방향 전계에서, 좌측부터 첫 번째 피크는, 바닥 절연막에 걸린 전계의 최대치를 나타내며, 두 번째 피크는, 트렌치 하부의 전계 분산 구조(이격된 제2 도전형 플로팅 쉴드, 이격된 초접합, 접한 제2 도전형 쉴드)에 걸린 전계의 최대치를 나타낸다. 제3 SiC 소자의 경우, 두 번째 피크는, 나머지 소자의 두 번째 피크보다 좌측에 위치한다.
전계 분산의 측면에서 볼 때, 측정된 전계 그래프에서의 전계 면적, 즉, 그래프 아래쪽의 면적이 넓을수록 전계가 고르게 분산됨을 나타낸다. 도 10에서, 제1 소자의 두 번째 피크(200)는, 제2 소자의 두 번째 피크(201) 및 제3 소자의 두 번째 피크(202)보다 크다. 전계는 제1 도전형 에피층의 하부로 갈수록 실질적으로 동일한 비율로 감소하므로, 두 번째 피크가 커질수록 전계 면적이 증가한다. 이는, 제1 SiC 소자의 전계 분산 구조에 걸리는 전계가, 다른 소자의 전계 분산 구조에 걸리는 전계보다 세며, 이로 인해 전계 분산이 잘 이루어짐을 의미한다. 한편, 본 시뮬레이션에서, 항복전압 적용시 취약점에 걸린 최대 전계치를 6e+06 MV/cm로 설정하며, 첫 번째 피크는 최대 전계치를 넘지 않는 근사값으로 설정하였다. 도 10 내지 도 12의 (d)에서 알 수 있듯이, 첫 번째 피크는, 전계 면적에 영향을 실질적으로 미치지 않지만, 두 번째 피크와는 연관되어 있다. 즉, 두 번째 피크가 클수록, 첫 번째 피크가 최대 전계치에 도달하기 위해서 더 높은 전압에 의한 전계가 걸려야 한다.
구분 제1 SiC 소자 제2 SiC 소자 제3 SiC 소자
tb1 1,287 V 844 V 936 V
tb2 1,662 V 1,018 V 1,280 V
tb3 1,782 V 1,330 V 1,670 V
표 1은 제1 SiC 소자 내지 제3 SiC 소자의 항복전압을 측정한 결과이다. 모든 SiC 소자는, 바닥 절연막의 두께 tb가 증가할수록, 항복전압이 증가함을 알 수 있다. 바닥 절연막으로부터 이격된 전계 분산 구조(제1 SiC 소자)는, 바닥 절연막에 접한 전계 분산 구조(제3 SiC 소자)보다 더 높은 항복전압을 구현할 수 있다. 한편, 바닥 절연막의 두께 tb를 증가시키면서 제1 SiC 소자 내지 제3 SiC 소자에서 전류 밀도를 측정한 결과, 바닥 절연막의 두께 tb가 증가하더라도, 전류 밀도는 실질적으로 감소하지 않는다. 이는, 전계 분산 구조의 폭을 트렌치의 폭, 보다 정확하게는, 바닥 절연막의 폭보다 작게 형성하였기 때문에, 전류가 전계 분산 구조에 의해 발생한 공핍 영역으로 인한 저항을 받지 않기 때문이다.전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (11)

  1. 제1 도전형 기판;
    상기 제1 도전형 기판상에서 성장된 제1 도전형 에피층;
    상기 제1 도전형 에피층의 상부에 형성된 제2 도전형 웰;
    상기 제2 도전형 웰을 관통하여 상기 제1 도전형 에피층까지 연장된 트렌치 게이트;
    상기 트렌치 게이트를 상기 제2 도전형 웰 및 상기 제1 도전형 에피층으로부터 절연시키며, 상기 트렌치 게이트에 형성된 측면 절연막 및 상기 트렌치 게이트의 하부에 상기 측면 절연막보다 두껍게 형성된 바닥 절연막으로 구성된 게이트 절연막; 및
    상기 게이트 절연막으로부터 이격되어 상기 제1 도전형 에피층 내에 형성된 제2 도전형 플로팅 쉴드를 포함하되,
    상기 바닥 절연막의 두께는, 상기 측면 절연막의 두께의 3.3배 내지 6.6배이며,
    상기 제2 도전형 플로팅 쉴드에 의해 상기 제2 도전형 플로팅 쉴드와 상기 바닥 절연막에 인가된 전계간 차이가 감소되는, 실리콘카바이드 트렌치 게이트 트랜지스터.
  2. 청구항 1에 있어서, 상기 제2 도전형 플로팅 쉴드의 폭은 상기 바닥 절연막의 폭보다 작은, 실리콘카바이드 트렌치 게이트 트랜지스터.
  3. 청구항 2에 있어서, 상기 제2 도전형 플로팅 쉴드의 두께는 상기 제1 도전형 에피층의 두께의 1/10 내지 1/15인, 실리콘카바이드 트렌치 게이트 트랜지스터.
  4. 삭제
  5. 청구항 1에 있어서, 상기 바닥 절연막은, 적층된 복수의 절연막을 포함하는, 실리콘카바이드 트렌치 게이트 트랜지스터.
  6. 제1 도전형 기판의 상부에 제1 두께로 제1 도전형 에피층을 성장시키는 단계;
    상기 제1 두께로 성장된 상기 제1 도전형 에피층의 상면으로부터 내부로 연장된 제2 도전형 플로팅 쉴드를 형성하는 단계;
    상기 제1 도전형 에피층을 제2 두께로 재성장시키는 단계;
    상기 제2 두께로 성장된 상기 제1 도전형 에피층의 상부에 제2 도전형 웰을 형성하는 단계;
    상기 제2 도전형 웰을 관통하여 상기 제1 도전형 에피층까지 연장된 트렌치를 형성하는 단계;
    상기 트렌치의 바닥 및 측벽에 게이트 절연막을 형성하는 단계-여기서, 상기 트렌치의 바닥에 형성되는 바닥 절연막의 두께는 상기 트렌치의 측벽에 형성되는 측면 절연막의 두께보다 두꺼움; 및
    상기 게이트 절연막에 의해 정의된 공간에 트렌치 게이트를 형성하는 단계를 포함하되,
    상기 바닥 절연막의 두께는, 상기 측면 절연막의 두께의 3.3배 내지 6.6배이며,
    상기 제2 도전형 플로팅 쉴드에 의해 상기 제2 도전형 플로팅 쉴드와 상기 바닥 절연막에 인가된 전계간 차이가 감소되는, 실리콘카바이드 트렌치 게이트 트랜지스터의 제조 방법.
  7. 청구항 6에 있어서, 상기 제1 두께로 성장된 상기 제1 도전형 에피층의 상면으로부터 내부로 연장된 제2 도전형 플로팅 쉴드를 형성하는 단계는,
    폭은 상기 트렌치 게이트의 저면의 폭보다 작으며, 두께는 상기 제1 도전형 에피층의 두께의 1/10 내지 1/15가 되도록 상기 제2 도전형 플로팅 쉴드를 형성하는 단계인, 실리콘카바이드 트렌치 게이트 트랜지스터의 제조 방법.
  8. 청구항 7에 있어서, 상기 제2 도전형 플로팅 쉴드는 이온 주입에 의해 형성되며, 상기 제2 도전형 웰과 동시에 확산되어 상기 제1 도전형 에피층과 PN 접합되는, 실리콘카바이드 트렌치 게이트 트랜지스터의 제조 방법.
  9. 삭제
  10. 청구항 6에 있어서, 상기 트렌치의 바닥 및 측벽에 게이트 절연막을 형성하는 단계에서,
    상기 측면 절연막은 상기 바닥 절연막을 형성한 후 형성되며,
    상기 바닥 절연막은 산화 실리콘의 유전율과 같거나 큰 유전율을 가진 소재로 형성되며,
    상기 측면 절연막은 고온 열처리로 형성된 열산화 실리콘인, 실리콘카바이드 트렌치 게이트 트랜지스터의 제조 방법.
  11. 청구항 6에 있어서, 상기 트렌치의 바닥 및 측벽에 게이트 절연막을 형성하는 단계에서,
    상기 측면 절연막은 상기 바닥 절연막을 형성한 후 형성되며,
    상기 바닥 절연막은 액상의 유전 물질을 스핀 코팅하여 형성되며,
    상기 측면 절연막은 고온 열처리로 형성된 열산화 실리콘인, 실리콘카바이드 트렌치 게이트 트랜지스터의 제조 방법.
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