JP2001284588A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents
絶縁ゲート型半導体装置およびその製造方法Info
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】 （修正有）
【課題】トレンチ型のパワーＭＯＳＦＥＴではトレンチ
深さに応じた厚いチャネル層を形成する必要があり、チ
ャネル層の表面から深さ方向にかけて、不純物濃度勾配
を生じていた。また、ダミー酸化やゲート酸化膜形成時
の熱酸化も、不純物濃度を低下させるので、チャネル層
の不純物濃度のばらつきを大きくする要因となってい
た。チャネル層の不純物濃度が不均一になるとスレッシ
ョルド電圧が不均一になる問題があった。 【解決手段】トレンチ７およびゲート酸化膜１０形成後
にトレンチ７側面に斜めにイオンＢｔを注入して、トレ
ンチ７側面に沿ってチャネル層１１を形成することによ
り、トレンチ７側面に沿ったチャネル層１１の不純物濃
度のばらつきをおさえるものであり、これにより均一な
スレッショルド電圧を得られる利点を有する。
深さに応じた厚いチャネル層を形成する必要があり、チ
ャネル層の表面から深さ方向にかけて、不純物濃度勾配
を生じていた。また、ダミー酸化やゲート酸化膜形成時
の熱酸化も、不純物濃度を低下させるので、チャネル層
の不純物濃度のばらつきを大きくする要因となってい
た。チャネル層の不純物濃度が不均一になるとスレッシ
ョルド電圧が不均一になる問題があった。 【解決手段】トレンチ７およびゲート酸化膜１０形成後
にトレンチ７側面に斜めにイオンＢｔを注入して、トレ
ンチ７側面に沿ってチャネル層１１を形成することによ
り、トレンチ７側面に沿ったチャネル層１１の不純物濃
度のばらつきをおさえるものであり、これにより均一な
スレッショルド電圧を得られる利点を有する。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置およびその製造方法に係り、特に不純物濃度が均一
なチャネル領域を有するトレンチ構造の絶縁ゲート型半
導体装置およびその製造方法に関する。
装置およびその製造方法に係り、特に不純物濃度が均一
なチャネル領域を有するトレンチ構造の絶縁ゲート型半
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
【０００３】このためにチップを製造する上で微細加工
によりセル密度を上げる開発が進められてきた。具体的
には、チャネルが半導体基板表面に形成されるプレーナ
ー構造ではセル密度は７４０万個／平方インチであった
が、チャネルをトレンチの側面に形成するトレンチ構造
の第１世代ではセル密度は２５００万個／平方インチと
大幅に向上した。さらにトレンチ構造の第２世代では、
微細化によりセル密度は７２００万個／平方インチまで
向上できた。
によりセル密度を上げる開発が進められてきた。具体的
には、チャネルが半導体基板表面に形成されるプレーナ
ー構造ではセル密度は７４０万個／平方インチであった
が、チャネルをトレンチの側面に形成するトレンチ構造
の第１世代ではセル密度は２５００万個／平方インチと
大幅に向上した。さらにトレンチ構造の第２世代では、
微細化によりセル密度は７２００万個／平方インチまで
向上できた。
【０００４】このようにセルをトレンチ構造にすること
によりセル密度の向上を図り、低オン抵抗化はある程度
実現されてきたが、トレンチ構造の場合、チャネル層も
トレンチの深さにあわせて厚みを持たせる必要があり、
イオン注入と熱拡散によりチャネル層を形成するために
チャネル層表面からトレンチ深さ方向にかけて不純物濃
度にばらつきが生じ、さらに、トレンチを形成してその
側壁に熱酸化膜を生成するために、トレンチ側面のチャ
ネル領域では不純物濃度のばらつきがさらに大きくなる
問題点があった。
によりセル密度の向上を図り、低オン抵抗化はある程度
実現されてきたが、トレンチ構造の場合、チャネル層も
トレンチの深さにあわせて厚みを持たせる必要があり、
イオン注入と熱拡散によりチャネル層を形成するために
チャネル層表面からトレンチ深さ方向にかけて不純物濃
度にばらつきが生じ、さらに、トレンチを形成してその
側壁に熱酸化膜を生成するために、トレンチ側面のチャ
ネル領域では不純物濃度のばらつきがさらに大きくなる
問題点があった。
【０００５】図２８に従来のトレンチ構造のパワーＭＯ
ＳＦＥＴの構造をＮチャネル型を例に示す。
ＳＦＥＴの構造をＮチャネル型を例に示す。
【０００６】Ｎ+型のシリコン半導体基板２１の上にＮ-
型のエピタキシャル層からなるドレイン領域２２を設
け、その表面にＰ型のチャネル層２４を設ける。チャネ
ル層２４を貫通し、ドレイン領域２２まで到達するトレ
ンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３
１で被膜し、トレンチ２７に充填された例えばポリシリ
コンなどよりなるゲート電極３３を設ける。トレンチ２
７に隣接したチャネル層２４表面にはＮ+型のソース領
域３５が形成され、隣り合う２つのセルのソース領域３
５間のチャネル層２４表面にはＰ+型のボディ領域３４
を設ける。さらにチャネル層２４にはソース領域３５か
らトレンチ２７に沿ってチャネル領域（図示せず）が形
成される。ゲート電極３３上は層間絶縁膜３６で覆い、
ソース領域３５およびボディ領域３４にコンタクトする
ソース電極３７を設ける。
型のエピタキシャル層からなるドレイン領域２２を設
け、その表面にＰ型のチャネル層２４を設ける。チャネ
ル層２４を貫通し、ドレイン領域２２まで到達するトレ
ンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３
１で被膜し、トレンチ２７に充填された例えばポリシリ
コンなどよりなるゲート電極３３を設ける。トレンチ２
７に隣接したチャネル層２４表面にはＮ+型のソース領
域３５が形成され、隣り合う２つのセルのソース領域３
５間のチャネル層２４表面にはＰ+型のボディ領域３４
を設ける。さらにチャネル層２４にはソース領域３５か
らトレンチ２７に沿ってチャネル領域（図示せず）が形
成される。ゲート電極３３上は層間絶縁膜３６で覆い、
ソース領域３５およびボディ領域３４にコンタクトする
ソース電極３７を設ける。
【０００７】図１９から図２８を参照して、従来のトレ
ンチ構造のパワーＭＯＳＦＥＴの製造工程を示す。
ンチ構造のパワーＭＯＳＦＥＴの製造工程を示す。
【０００８】図１９では、Ｎ+型シリコン半導体基板２
１にＮ-型のエピタキシャル層を積層してドレイン領域
２２を形成する。表面に酸化膜２３を形成した後、予定
のチャネル層２４の部分の酸化膜２３をエッチングす
る。この酸化膜２３をマスクとして全面にドーズ量１．
０×１０12〜13ｃｍ-2、加速エネルギー３０ＫｅＶでボ
ロンを注入した後、拡散してＰ型で厚み約１．５μｍの
チャネル層２４を形成する。
１にＮ-型のエピタキシャル層を積層してドレイン領域
２２を形成する。表面に酸化膜２３を形成した後、予定
のチャネル層２４の部分の酸化膜２３をエッチングす
る。この酸化膜２３をマスクとして全面にドーズ量１．
０×１０12〜13ｃｍ-2、加速エネルギー３０ＫｅＶでボ
ロンを注入した後、拡散してＰ型で厚み約１．５μｍの
チャネル層２４を形成する。
【０００９】図２０から図２３にトレンチを形成する工
程を示す。
程を示す。
【００１０】図２０では、全面にＣＶＤ法によりＮＳＧ
（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）のＣＶＤ酸化膜２５を厚さ３０００Åに生成する。
（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）のＣＶＤ酸化膜２５を厚さ３０００Åに生成する。
【００１１】図２１ではレジスト膜によるマスクをトレ
ンチ開口部２６となる部分を除いてかけて、ＣＶＤ酸化
膜２５をドライエッチングして部分的に除去し、チャネ
ル領域２４が露出したトレンチ開口部２６を間口約１．
０μｍに形成する。
ンチ開口部２６となる部分を除いてかけて、ＣＶＤ酸化
膜２５をドライエッチングして部分的に除去し、チャネ
ル領域２４が露出したトレンチ開口部２６を間口約１．
０μｍに形成する。
【００１２】図２２では、ＣＶＤ酸化膜２５をマスクと
してトレンチ開口部２６のシリコン半導体基板をＣＦ系
およびＨＢｒ系ガスにより異方性ドライエッチングし、
チャネル層２４を貫通してドレイン領域２２まで達する
約２．０μｍの深さのトレンチ２７を形成する。
してトレンチ開口部２６のシリコン半導体基板をＣＦ系
およびＨＢｒ系ガスにより異方性ドライエッチングし、
チャネル層２４を貫通してドレイン領域２２まで達する
約２．０μｍの深さのトレンチ２７を形成する。
【００１３】図２３ではダミー酸化をしてトレンチ２７
内壁とチャネル層２４表面に酸化膜（図示せず）を形成
してドライエッチングの際のエッチングダメージを除去
し、その後、この酸化膜とＣＶＤ酸化膜２５をエッチン
グにより除去する。
内壁とチャネル層２４表面に酸化膜（図示せず）を形成
してドライエッチングの際のエッチングダメージを除去
し、その後、この酸化膜とＣＶＤ酸化膜２５をエッチン
グにより除去する。
【００１４】図２４では、ゲート酸化膜３１を形成す
る。すなわち、全面を熱酸化してゲート酸化膜３１を例
えば厚み約７００Åに形成する。
る。すなわち、全面を熱酸化してゲート酸化膜３１を例
えば厚み約７００Åに形成する。
【００１５】図２５では、トレンチ２７に埋設されるゲ
ート電極３３を形成する。すなわち、全面にノンドープ
のポリシリコン層３２を付着し、リンを高濃度に注入・
拡散して高導電率化を図り、ゲート電極３３を形成す
る。その後全面に付着したポリシリコン層３２をマスク
なしでドライエッチして、トレンチ２７に埋設したゲー
ト電極３３を残す。
ート電極３３を形成する。すなわち、全面にノンドープ
のポリシリコン層３２を付着し、リンを高濃度に注入・
拡散して高導電率化を図り、ゲート電極３３を形成す
る。その後全面に付着したポリシリコン層３２をマスク
なしでドライエッチして、トレンチ２７に埋設したゲー
ト電極３３を残す。
【００１６】図２６ではレジスト膜ＰＲによるマスクに
より選択的にボロンをドーズ量５．０×１０14でイオン
注入し、Ｐ+型のボディ領域３４を形成した後、レジス
ト膜ＰＲを除去する。
より選択的にボロンをドーズ量５．０×１０14でイオン
注入し、Ｐ+型のボディ領域３４を形成した後、レジス
ト膜ＰＲを除去する。
【００１７】図２７では、新たなレジスト膜ＰＲで予定
のソース領域３５およびゲート電極３３を露出する様に
マスクして、砒素をドーズ量５．０×１０15でイオン注
入し、Ｎ+型のソース領域３５をトレンチ２７に隣接す
るチャネル層２４表面に形成した後、レジスト膜ＰＲを
除去する。
のソース領域３５およびゲート電極３３を露出する様に
マスクして、砒素をドーズ量５．０×１０15でイオン注
入し、Ｎ+型のソース領域３５をトレンチ２７に隣接す
るチャネル層２４表面に形成した後、レジスト膜ＰＲを
除去する。
【００１８】図２８では、全面にＢＰＳＧ（Ｂｏｒｏｎ
Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形
成する。その後、レジスト膜をマスクにして少なくとも
ゲート電極３３上に層間絶縁膜３６を残す。その後アル
ミニウムをスパッタ装置で全面に付着して、ソース領域
３５およびボディ領域３４にコンタクトするソース電極
３７を形成する。
Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形
成する。その後、レジスト膜をマスクにして少なくとも
ゲート電極３３上に層間絶縁膜３６を残す。その後アル
ミニウムをスパッタ装置で全面に付着して、ソース領域
３５およびボディ領域３４にコンタクトするソース電極
３７を形成する。
【００１９】
【発明が解決しようとする課題】かかる従来のＭＯＳＦ
ＥＴではチャネル層２４を形成した後、トレンチ２７を
形成し、トレンチ２７内壁を熱酸化してゲート酸化膜３
１を形成していた。チャネル層２４はトレンチ２７深さ
にあわせて例えば約１．５μｍの厚みを持たせる必要が
あり、イオン注入でチャネル層２４を形成するため、チ
ャネル層２４表面から深さ方向にかけて不純物濃度勾配
を生じる。また、トレンチ２７形成後のダミー酸化およ
びゲート酸化膜３１を形成する際の熱酸化で、トレンチ
２７に接するチャネル層２４では不純物のボロンがディ
プリートにより減少するため、トレンチ２７周辺では不
純物濃度が低くなり、さらに大きなばらつきとなる。こ
れにより、ＭＯＳＦＥＴのスレッショルド電圧が熱処理
の影響を受けてトレンチ２７内壁に沿って不均一となる
問題点を有していた。
ＥＴではチャネル層２４を形成した後、トレンチ２７を
形成し、トレンチ２７内壁を熱酸化してゲート酸化膜３
１を形成していた。チャネル層２４はトレンチ２７深さ
にあわせて例えば約１．５μｍの厚みを持たせる必要が
あり、イオン注入でチャネル層２４を形成するため、チ
ャネル層２４表面から深さ方向にかけて不純物濃度勾配
を生じる。また、トレンチ２７形成後のダミー酸化およ
びゲート酸化膜３１を形成する際の熱酸化で、トレンチ
２７に接するチャネル層２４では不純物のボロンがディ
プリートにより減少するため、トレンチ２７周辺では不
純物濃度が低くなり、さらに大きなばらつきとなる。こ
れにより、ＭＯＳＦＥＴのスレッショルド電圧が熱処理
の影響を受けてトレンチ２７内壁に沿って不均一となる
問題点を有していた。
【００２０】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、ドレイン領域となる一導電型の半導体基板
と、前記半導体基板に設けたトレンチと、該トレンチの
表面に設けたゲート絶縁膜と、前記トレンチ側面に沿っ
て設けた逆導電型のチャネル層と、前記トレンチに埋め
込まれた半導体材料からなるゲート電極と、前記トレン
チに隣接して設けた一導電型のソース領域とを具備する
もので、トレンチ側面でチャネル領域として使用したい
部分に不純物濃度が均一なチャネル層を形成することが
できる。
みてなされ、ドレイン領域となる一導電型の半導体基板
と、前記半導体基板に設けたトレンチと、該トレンチの
表面に設けたゲート絶縁膜と、前記トレンチ側面に沿っ
て設けた逆導電型のチャネル層と、前記トレンチに埋め
込まれた半導体材料からなるゲート電極と、前記トレン
チに隣接して設けた一導電型のソース領域とを具備する
もので、トレンチ側面でチャネル領域として使用したい
部分に不純物濃度が均一なチャネル層を形成することが
できる。
【００２１】また、一導電型の半導体基板にトレンチを
形成する工程と、前記トレンチの内壁に前記ゲート酸化
膜を形成する工程と、前記トレンチ側面に斜めにイオン
を注入し、前記トレンチ側面に沿って不純物濃度が均一
なチャネル層を形成する工程と、前記トレンチに埋設さ
れる半導体材料からなるゲート電極を形成する工程と、
前記チャネル層表面で前記トレンチに隣接して一導電型
のソース領域を形成する工程とを具備するもので、ゲー
ト酸化膜形成後に、チャネル層を形成するため、トレン
チ周辺のチャネル層が熱酸化の影響を受けず、セルフア
ラインに不純物濃度が均一なチャネル層を形成すること
ができる。
形成する工程と、前記トレンチの内壁に前記ゲート酸化
膜を形成する工程と、前記トレンチ側面に斜めにイオン
を注入し、前記トレンチ側面に沿って不純物濃度が均一
なチャネル層を形成する工程と、前記トレンチに埋設さ
れる半導体材料からなるゲート電極を形成する工程と、
前記チャネル層表面で前記トレンチに隣接して一導電型
のソース領域を形成する工程とを具備するもので、ゲー
ト酸化膜形成後に、チャネル層を形成するため、トレン
チ周辺のチャネル層が熱酸化の影響を受けず、セルフア
ラインに不純物濃度が均一なチャネル層を形成すること
ができる。
【００２２】従って、セルフアラインに不純物濃度が均
一なチャネル層を形成でき、それによりスレッショルド
電圧が均一となる絶縁ゲート型半導体装置およびその製
造方法を提供できる。
一なチャネル層を形成でき、それによりスレッショルド
電圧が均一となる絶縁ゲート型半導体装置およびその製
造方法を提供できる。
【００２３】
【発明の実施の形態】本発明の第一の実施の形態を図１
から図１０を参照して詳細に説明する。
から図１０を参照して詳細に説明する。
【００２４】ここでは、トレンチ型パワーＭＯＳＦＥＴ
の構造をＮチャネル型を例に図１０に示す。
の構造をＮチャネル型を例に図１０に示す。
【００２５】図１０では、トレンチ型パワーＭＯＳＦＥ
Ｔはドレイン領域となる一導電型の半導体基板と、前記
半導体基板に設けたトレンチと、該トレンチの表面に設
けたゲート絶縁膜と、前記トレンチ側面に沿って設けた
逆導電型のチャネル層と、前記トレンチに埋め込まれた
半導体材料からなるゲート電極と、前記トレンチに隣接
して設けた一導電型のソース領域で構成される。
Ｔはドレイン領域となる一導電型の半導体基板と、前記
半導体基板に設けたトレンチと、該トレンチの表面に設
けたゲート絶縁膜と、前記トレンチ側面に沿って設けた
逆導電型のチャネル層と、前記トレンチに埋め込まれた
半導体材料からなるゲート電極と、前記トレンチに隣接
して設けた一導電型のソース領域で構成される。
【００２６】半導体基板は、Ｎ+型のシリコン半導体基
板１の上にＮ-型のエピタキシャル層からなるドレイン
領域２からなり、トレンチ７は底部に厚い埋め込み酸化
膜９を有し、ドレイン領域２まで到達している。ゲート
酸化膜１０は、トレンチ７の他の内壁を被覆し、熱酸化
により例えば、約７００Åの厚みに形成される。チャネ
ル層１１は、埋め込み酸化膜９をマスクにしてトレンチ
７側壁に沿ってＰ型のイオンを注入することにより、不
純物濃度が均一に形成される。ゲート電極１３は、トレ
ンチ７に埋設されたポリシリコンよりなる。ソース領域
１５はトレンチ７に隣接したチャネル層１１にＮ+型の
イオンを注入して形成される。ボディ領域１４は隣り合
う２つのセルのソース領域１５間のチャネル層１１表面
にＰ+型のイオンを注入して設ける。チャネル領域（図
示せず）は、チャネル層１１のソース領域１５からトレ
ンチ７に沿って伸び、層間絶縁膜１６は少なくともトレ
ンチ７上に設けられ、ソース電極１７は、ソース領域１
５およびボディ領域１４にコンタクトして、層間絶縁膜
１６の上に設ける。
板１の上にＮ-型のエピタキシャル層からなるドレイン
領域２からなり、トレンチ７は底部に厚い埋め込み酸化
膜９を有し、ドレイン領域２まで到達している。ゲート
酸化膜１０は、トレンチ７の他の内壁を被覆し、熱酸化
により例えば、約７００Åの厚みに形成される。チャネ
ル層１１は、埋め込み酸化膜９をマスクにしてトレンチ
７側壁に沿ってＰ型のイオンを注入することにより、不
純物濃度が均一に形成される。ゲート電極１３は、トレ
ンチ７に埋設されたポリシリコンよりなる。ソース領域
１５はトレンチ７に隣接したチャネル層１１にＮ+型の
イオンを注入して形成される。ボディ領域１４は隣り合
う２つのセルのソース領域１５間のチャネル層１１表面
にＰ+型のイオンを注入して設ける。チャネル領域（図
示せず）は、チャネル層１１のソース領域１５からトレ
ンチ７に沿って伸び、層間絶縁膜１６は少なくともトレ
ンチ７上に設けられ、ソース電極１７は、ソース領域１
５およびボディ領域１４にコンタクトして、層間絶縁膜
１６の上に設ける。
【００２７】本発明の特徴とする点はチャネル層１１に
ある。チャネル層１１はトレンチ７側壁を被覆するゲー
ト酸化膜１０を介して、斜めにイオン注入して形成され
るので、チャネル層１１のゲート酸化膜１０に隣接した
表面の不純物濃度はトレンチ７の深さ方向に従って均一
にできる。このため、ＭＯＳＦＥＴのスレッショルド電
圧はチャネル層１１全体に渡って均一にすることができ
る。
ある。チャネル層１１はトレンチ７側壁を被覆するゲー
ト酸化膜１０を介して、斜めにイオン注入して形成され
るので、チャネル層１１のゲート酸化膜１０に隣接した
表面の不純物濃度はトレンチ７の深さ方向に従って均一
にできる。このため、ＭＯＳＦＥＴのスレッショルド電
圧はチャネル層１１全体に渡って均一にすることができ
る。
【００２８】図１８に他のトレンチ型パワーＭＯＳＦＥ
Ｔの構造をＮチャネル型を例に示す。図１８では、トレ
ンチ７底部に埋め込み酸化膜９を形成せず、トレンチ７
内壁は薄いゲート酸化膜１０で覆われている。それ以外
は図１０に示す第一の実施形態と同じ構造である。
Ｔの構造をＮチャネル型を例に示す。図１８では、トレ
ンチ７底部に埋め込み酸化膜９を形成せず、トレンチ７
内壁は薄いゲート酸化膜１０で覆われている。それ以外
は図１０に示す第一の実施形態と同じ構造である。
【００２９】次に図１から図１０を参照して本発明のト
レンチ型パワーＭＯＳＦＥＴの第一の実施の形態による
製造方法をＮチャネル型を例に説明する。
レンチ型パワーＭＯＳＦＥＴの第一の実施の形態による
製造方法をＮチャネル型を例に説明する。
【００３０】本発明の第一の方法によるトレンチ型パワ
ーＭＯＳＦＥＴは一導電型の半導体基板にトレンチを形
成する工程と、前記半導体基板上に厚い絶縁膜を設け
て、前記トレンチを前記絶縁膜で埋設した後、前記絶縁
膜をエッチングして前記トレンチ底部に前記絶縁膜をゲ
ート絶縁膜より厚く残して埋め込み絶縁膜を形成する工
程と、前記トレンチの内壁に前記ゲート絶縁膜を形成す
る工程と、前記トレンチ側面に斜めにイオンを注入し、
前記トレンチ側面に沿って不純物濃度が均一なチャネル
層を形成する工程と、前記トレンチに埋設される半導体
材料からなるゲート電極を形成する工程と、前記チャネ
ル層表面で前記トレンチに隣接して一導電型のソース領
域を形成する工程から構成される。
ーＭＯＳＦＥＴは一導電型の半導体基板にトレンチを形
成する工程と、前記半導体基板上に厚い絶縁膜を設け
て、前記トレンチを前記絶縁膜で埋設した後、前記絶縁
膜をエッチングして前記トレンチ底部に前記絶縁膜をゲ
ート絶縁膜より厚く残して埋め込み絶縁膜を形成する工
程と、前記トレンチの内壁に前記ゲート絶縁膜を形成す
る工程と、前記トレンチ側面に斜めにイオンを注入し、
前記トレンチ側面に沿って不純物濃度が均一なチャネル
層を形成する工程と、前記トレンチに埋設される半導体
材料からなるゲート電極を形成する工程と、前記チャネ
ル層表面で前記トレンチに隣接して一導電型のソース領
域を形成する工程から構成される。
【００３１】図１および図２は一導電型の半導体基板に
トレンチ７を形成する工程を示す。
トレンチ７を形成する工程を示す。
【００３２】図１では、Ｎ+型シリコン半導体基板１に
Ｎ-型のエピタキシャル層を積層してドレイン領域２を
設ける。全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐ
ｅｄＳｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５
を３０００Åの厚さに生成した後、レジスト膜によるマ
スクをかけてＣＶＤ酸化膜５をドライエッチングにより
部分的に除去する。その後ドレイン領域２が露出したト
レンチ開口部６を、例えば間口約１．０μｍに形成す
る。
Ｎ-型のエピタキシャル層を積層してドレイン領域２を
設ける。全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐ
ｅｄＳｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５
を３０００Åの厚さに生成した後、レジスト膜によるマ
スクをかけてＣＶＤ酸化膜５をドライエッチングにより
部分的に除去する。その後ドレイン領域２が露出したト
レンチ開口部６を、例えば間口約１．０μｍに形成す
る。
【００３３】続いて図２では、トレンチ開口部６よりＣ
ＶＤ酸化膜５をマスクとしてシリコン半導体基板をＣＦ
系およびＨＢｒ系ガスにより異方性ドライエッチング
し、約２．０μｍの深さのトレンチ７を形成する。
ＶＤ酸化膜５をマスクとしてシリコン半導体基板をＣＦ
系およびＨＢｒ系ガスにより異方性ドライエッチング
し、約２．０μｍの深さのトレンチ７を形成する。
【００３４】図３および図４は、半導体基板上に厚い酸
化膜を設けて、トレンチ７を酸化膜で埋設した後、酸化
膜をエッチングしてトレンチ７底部に酸化膜をゲート酸
化膜１０より厚く残して埋め込み酸化膜９を形成する工
程を示す。
化膜を設けて、トレンチ７を酸化膜で埋設した後、酸化
膜をエッチングしてトレンチ７底部に酸化膜をゲート酸
化膜１０より厚く残して埋め込み酸化膜９を形成する工
程を示す。
【００３５】図３では、まず、全面をダミー酸化して形
成したダミー酸化膜（図示せず）とＣＶＤ酸化膜５を同
時に除去してトレンチ７内のエッチングダメージを取り
除いた後、全面に新たにＣＶＤ酸化膜８を形成する。こ
の時のＣＶＤ酸化膜８の厚みはトレンチ７の開口寸法の
少なくとも２分の１以上になるように堆積し、これによ
りトレンチ７の内部はＣＶＤ酸化膜８で完全に埋設する
事になる。具体的には開口部の寸法が約１．０μｍのと
きＣＶＤ酸化膜８は５０００Å以上堆積させる。
成したダミー酸化膜（図示せず）とＣＶＤ酸化膜５を同
時に除去してトレンチ７内のエッチングダメージを取り
除いた後、全面に新たにＣＶＤ酸化膜８を形成する。こ
の時のＣＶＤ酸化膜８の厚みはトレンチ７の開口寸法の
少なくとも２分の１以上になるように堆積し、これによ
りトレンチ７の内部はＣＶＤ酸化膜８で完全に埋設する
事になる。具体的には開口部の寸法が約１．０μｍのと
きＣＶＤ酸化膜８は５０００Å以上堆積させる。
【００３６】図４ではトレンチ７の底部にＣＶＤ酸化膜
８が１０００Å以上残るように、ドライエッチまたはウ
ェットエッチによりＣＶＤ酸化膜８を除去する。具体的
には本発明のトレンチ深さは２．０μｍなので１．８μ
ｍのエッチングすると、半導体基板上のＣＶＤ酸化膜８
が完全に除去され、トレンチ７の底部には、２０００Å
の厚みの埋め込み酸化膜９が残ることになり、後にトレ
ンチ７側面にチャネル層１１を形成する際のマスクとし
て使用される。
８が１０００Å以上残るように、ドライエッチまたはウ
ェットエッチによりＣＶＤ酸化膜８を除去する。具体的
には本発明のトレンチ深さは２．０μｍなので１．８μ
ｍのエッチングすると、半導体基板上のＣＶＤ酸化膜８
が完全に除去され、トレンチ７の底部には、２０００Å
の厚みの埋め込み酸化膜９が残ることになり、後にトレ
ンチ７側面にチャネル層１１を形成する際のマスクとし
て使用される。
【００３７】図５はトレンチ７の内壁にゲート酸化膜１
０を形成する工程を示す。すなわち全面を１０００℃以
上で熱酸化して、半導体基板表面と、トレンチ内壁に例
えば、厚み約７００Åのゲート酸化膜１０を形成する。
０を形成する工程を示す。すなわち全面を１０００℃以
上で熱酸化して、半導体基板表面と、トレンチ内壁に例
えば、厚み約７００Åのゲート酸化膜１０を形成する。
【００３８】図６では、本発明の特徴である、トレンチ
７側面に斜めにイオンを注入し、トレンチ７側面に沿っ
て不純物濃度が均一なチャネル層１１を形成する工程を
示す。
７側面に斜めにイオンを注入し、トレンチ７側面に沿っ
て不純物濃度が均一なチャネル層１１を形成する工程を
示す。
【００３９】全面にボロンを、トレンチ７側面に対して
斜めになるように注入角を設定して注入する。このとき
の注入条件はドーズ量１．０×１０12〜13ｃｍ-2、加速
エネルギー３０ＫｅＶとする。トレンチ７の底部には埋
め込み酸化膜９が形成されているため、これがマスクと
なり、ドレイン領域表面２からトレンチ７側壁に沿って
チャネル層１１が形成される。また、ダミー酸化および
ゲート酸化膜１０形成後にチャネル層１１を形成するた
め、熱酸化の影響を受けず、チャネル層１１中のボロン
のディプリートによる減少がなくなる。従って、この方
法によると、トレンチ７側壁でチャネル領域として利用
したい部分に集中して形成することができ、従来と同じ
条件のイオン注入でも不純物濃度が均一なチャネル層１
１を形成できる。
斜めになるように注入角を設定して注入する。このとき
の注入条件はドーズ量１．０×１０12〜13ｃｍ-2、加速
エネルギー３０ＫｅＶとする。トレンチ７の底部には埋
め込み酸化膜９が形成されているため、これがマスクと
なり、ドレイン領域表面２からトレンチ７側壁に沿って
チャネル層１１が形成される。また、ダミー酸化および
ゲート酸化膜１０形成後にチャネル層１１を形成するた
め、熱酸化の影響を受けず、チャネル層１１中のボロン
のディプリートによる減少がなくなる。従って、この方
法によると、トレンチ７側壁でチャネル領域として利用
したい部分に集中して形成することができ、従来と同じ
条件のイオン注入でも不純物濃度が均一なチャネル層１
１を形成できる。
【００４０】図７では、トレンチ７に埋設される半導体
材料からなるゲート電極１３を形成する工程を示す。全
面にノンドープのポリシリコン層１２を例えば約５００
０Å（トレンチ開口寸法の２分の１）以上の厚みにＣＶ
Ｄ法で堆積し、リンを高濃度にドープした後、拡散させ
て高導電率化を図り、ポリシリコン層１２をエッチバッ
クしてトレンチ７に埋設されたゲート電極１３を形成す
る。
材料からなるゲート電極１３を形成する工程を示す。全
面にノンドープのポリシリコン層１２を例えば約５００
０Å（トレンチ開口寸法の２分の１）以上の厚みにＣＶ
Ｄ法で堆積し、リンを高濃度にドープした後、拡散させ
て高導電率化を図り、ポリシリコン層１２をエッチバッ
クしてトレンチ７に埋設されたゲート電極１３を形成す
る。
【００４１】図８はボディ領域１４を形成する工程を示
す。トレンチ７の間のチャネル層１１を除いてレジスト
膜ＰＲのマスクにより、選択的に、ボロンをドーズ量
５．０×１０14でイオン注入し、Ｐ+型のボディ領域１
４を形成し、その後レジスト膜ＰＲを除去する。ボディ
領域１４はドレイン領域２とチャネル層１１で形成され
る基板の電位安定化のために形成される。
す。トレンチ７の間のチャネル層１１を除いてレジスト
膜ＰＲのマスクにより、選択的に、ボロンをドーズ量
５．０×１０14でイオン注入し、Ｐ+型のボディ領域１
４を形成し、その後レジスト膜ＰＲを除去する。ボディ
領域１４はドレイン領域２とチャネル層１１で形成され
る基板の電位安定化のために形成される。
【００４２】図９は、チャネル層１１表面でトレンチ７
に隣接して一導電型のソース領域１５を形成する工程を
示す。新たにレジスト膜ＰＲでトレンチ７および隣接し
たチャネル層１１を除いてマスクして、選択的に砒素を
ドーズ量５．０×１０15でイオン注入し、Ｎ+型のソー
ス領域１５を形成し、その後、レジスト膜ＰＲを除去す
る。これによりドレイン領域２とソース領域１５の間の
トレンチ７側面がチャネル領域（図示せず）となる。
に隣接して一導電型のソース領域１５を形成する工程を
示す。新たにレジスト膜ＰＲでトレンチ７および隣接し
たチャネル層１１を除いてマスクして、選択的に砒素を
ドーズ量５．０×１０15でイオン注入し、Ｎ+型のソー
ス領域１５を形成し、その後、レジスト膜ＰＲを除去す
る。これによりドレイン領域２とソース領域１５の間の
トレンチ７側面がチャネル領域（図示せず）となる。
【００４３】図１０は、ソース電極１７を形成する工程
を示す。例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈ
ｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を全面にＣ
ＶＤ法により堆積し、層間絶縁膜１６を形成し、レジス
ト膜をマスクにして少なくともゲート電極１３上に残る
ように部分的にエッチングする。続いて、アルミニウム
またはその合金をスパッタ装置で全面に堆積してボディ
領域１４とソース領域１５にコンタクトしたソース電極
１７を形成する。
を示す。例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈ
ｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を全面にＣ
ＶＤ法により堆積し、層間絶縁膜１６を形成し、レジス
ト膜をマスクにして少なくともゲート電極１３上に残る
ように部分的にエッチングする。続いて、アルミニウム
またはその合金をスパッタ装置で全面に堆積してボディ
領域１４とソース領域１５にコンタクトしたソース電極
１７を形成する。
【００４４】本発明の第二の実施の形態による製造方法
を図１１から図１８を参照してＮチャネル型を例に説明
する。
を図１１から図１８を参照してＮチャネル型を例に説明
する。
【００４５】本発明の第二の方法によるトレンチ型パワ
ーＭＯＳＦＥＴは一導電型の半導体基板にトレンチを形
成する工程と、前記トレンチの内壁に前記ゲート絶縁膜
を形成する工程と、前記トレンチ側面に斜めにイオンを
注入し、前記トレンチ側面に沿って不純物濃度が均一な
チャネル層を形成する工程と、前記トレンチに埋設され
る半導体材料からなるゲート電極を形成する工程と、前
記チャネル層表面で前記トレンチに隣接して一導電型の
ソース領域を形成する工程から構成される。
ーＭＯＳＦＥＴは一導電型の半導体基板にトレンチを形
成する工程と、前記トレンチの内壁に前記ゲート絶縁膜
を形成する工程と、前記トレンチ側面に斜めにイオンを
注入し、前記トレンチ側面に沿って不純物濃度が均一な
チャネル層を形成する工程と、前記トレンチに埋設され
る半導体材料からなるゲート電極を形成する工程と、前
記チャネル層表面で前記トレンチに隣接して一導電型の
ソース領域を形成する工程から構成される。
【００４６】図１１および図１２は一導電型の半導体基
板にトレンチ７を形成する工程を示す。
板にトレンチ７を形成する工程を示す。
【００４７】図１１では、Ｎ+型シリコン半導体基板１
にＮ-型のエピタキシャル層を積層してドレイン領域２
を設ける。全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏ
ｐｅｄＳｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜
５を３０００Åの厚さに生成した後、レジスト膜による
マスクをかけてＣＶＤ酸化膜５をドライエッチングによ
り部分的に除去する。その後ドレイン領域２が露出した
トレンチ開口部６を、例えば間口約１．０μｍに形成す
る。
にＮ-型のエピタキシャル層を積層してドレイン領域２
を設ける。全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏ
ｐｅｄＳｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜
５を３０００Åの厚さに生成した後、レジスト膜による
マスクをかけてＣＶＤ酸化膜５をドライエッチングによ
り部分的に除去する。その後ドレイン領域２が露出した
トレンチ開口部６を、例えば間口約１．０μｍに形成す
る。
【００４８】続いて図１２では、トレンチ開口部６より
ＣＶＤ酸化膜５をマスクとしてシリコン半導体基板をＣ
Ｆ系およびＨＢｒ系ガスにより異方性ドライエッチング
し、約２．０μｍの深さのトレンチ７を形成する。
ＣＶＤ酸化膜５をマスクとしてシリコン半導体基板をＣ
Ｆ系およびＨＢｒ系ガスにより異方性ドライエッチング
し、約２．０μｍの深さのトレンチ７を形成する。
【００４９】図１３はトレンチ７の内壁にゲート酸化膜
１０を形成する工程を示す。全面をダミー酸化して形成
したダミー酸化膜（図示せず）とＣＶＤ酸化膜５を同時
に除去してトレンチ７内のエッチングダメージを取り除
いた後、全面を１０００℃以上で熱酸化して、半導体基
板表面と、トレンチ７内壁に例えば、厚み約７００Åの
ゲート酸化膜１０を形成する。
１０を形成する工程を示す。全面をダミー酸化して形成
したダミー酸化膜（図示せず）とＣＶＤ酸化膜５を同時
に除去してトレンチ７内のエッチングダメージを取り除
いた後、全面を１０００℃以上で熱酸化して、半導体基
板表面と、トレンチ７内壁に例えば、厚み約７００Åの
ゲート酸化膜１０を形成する。
【００５０】図１４では、本発明の特徴である、トレン
チ７側面に斜めにイオンを注入し、トレンチ７側面に沿
って不純物濃度が均一なチャネル層１１を形成する工程
を示す。全面にボロンを、トレンチ７側面に対して大き
な角度をつけて斜めになるように注入角を設定して注入
する。このときの注入条件はドーズ量１．０×１０12
〜13ｃｍ-2、加速エネルギー３０ＫｅＶとする。注入角
度が大きいので、トレンチ７自身による陰がマスクとな
り、ドレイン領域２表面からトレンチ７側壁に沿ってチ
ャネル層１１が形成される。また、ダミー酸化およびゲ
ート酸化膜１０形成後にチャネル層１１を形成するた
め、熱酸化の影響を受けず、チャネル層１１中のボロン
のディプリートによる減少がなくなる。従って、この方
法によると、トレンチ７側面でチャネル領域として利用
したい部分に集中して形成することができ、従来と同じ
条件のイオン注入でも不純物濃度が均一なチャネル層１
１を形成できる。
チ７側面に斜めにイオンを注入し、トレンチ７側面に沿
って不純物濃度が均一なチャネル層１１を形成する工程
を示す。全面にボロンを、トレンチ７側面に対して大き
な角度をつけて斜めになるように注入角を設定して注入
する。このときの注入条件はドーズ量１．０×１０12
〜13ｃｍ-2、加速エネルギー３０ＫｅＶとする。注入角
度が大きいので、トレンチ７自身による陰がマスクとな
り、ドレイン領域２表面からトレンチ７側壁に沿ってチ
ャネル層１１が形成される。また、ダミー酸化およびゲ
ート酸化膜１０形成後にチャネル層１１を形成するた
め、熱酸化の影響を受けず、チャネル層１１中のボロン
のディプリートによる減少がなくなる。従って、この方
法によると、トレンチ７側面でチャネル領域として利用
したい部分に集中して形成することができ、従来と同じ
条件のイオン注入でも不純物濃度が均一なチャネル層１
１を形成できる。
【００５１】図１５では、トレンチ７に埋設される半導
体材料からなるゲート電極１３を形成する工程を示す。
全面にノンドープのポリシリコン層１２を例えば約５０
００Å（トレンチ開口寸法の２分の１）以上の厚みにＣ
ＶＤ法で付着し、リンを高濃度にドープした後、拡散さ
せて高導電率化を図り、ポリシリコン層１２をエッチバ
ックしてトレンチ７に埋設されたゲート電極１３を形成
する。
体材料からなるゲート電極１３を形成する工程を示す。
全面にノンドープのポリシリコン層１２を例えば約５０
００Å（トレンチ開口寸法の２分の１）以上の厚みにＣ
ＶＤ法で付着し、リンを高濃度にドープした後、拡散さ
せて高導電率化を図り、ポリシリコン層１２をエッチバ
ックしてトレンチ７に埋設されたゲート電極１３を形成
する。
【００５２】図１６はボディ領域１４を形成する工程を
示す。トレンチ７の間のチャネル層１１を除いてレジス
ト膜ＰＲのマスクにより、選択的に、ボロンをドーズ量
５．０×１０14でイオン注入し、Ｐ+型のボディ領域１
４を形成し、その後レジスト膜ＰＲを除去する。ボディ
領域１４はドレイン領域２とチャネル層１１で形成され
る基板の電位安定化のために形成される。
示す。トレンチ７の間のチャネル層１１を除いてレジス
ト膜ＰＲのマスクにより、選択的に、ボロンをドーズ量
５．０×１０14でイオン注入し、Ｐ+型のボディ領域１
４を形成し、その後レジスト膜ＰＲを除去する。ボディ
領域１４はドレイン領域２とチャネル層１１で形成され
る基板の電位安定化のために形成される。
【００５３】図１７は、チャネル層１１表面でトレンチ
７に隣接して一導電型のソース領域１５を形成する工程
を示す。新たにレジスト膜ＰＲでトレンチ７および隣接
したチャネル層１１を除いてマスクして、選択的に砒素
をドーズ量５．０×１０15でイオン注入し、Ｎ+型のソ
ース領域１５を形成し、その後、レジスト膜ＰＲを除去
する。これによりドレイン領域２とソース領域１５の間
のトレンチ７側面がチャネル領域（図示せず）となる。
７に隣接して一導電型のソース領域１５を形成する工程
を示す。新たにレジスト膜ＰＲでトレンチ７および隣接
したチャネル層１１を除いてマスクして、選択的に砒素
をドーズ量５．０×１０15でイオン注入し、Ｎ+型のソ
ース領域１５を形成し、その後、レジスト膜ＰＲを除去
する。これによりドレイン領域２とソース領域１５の間
のトレンチ７側面がチャネル領域（図示せず）となる。
【００５４】図１８は、ソース電極１７を形成する工程
を示す。例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈ
ｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を全面にＣ
ＶＤ法により堆積し、層間絶縁膜１６を形成し、レジス
ト膜をマスクにして少なくともゲート電極１３上に残る
ように部分的にエッチングする。続いて、アルミニウム
またはその合金をスパッタ装置で全面に堆積してボディ
領域１４とソース領域１５にコンタクトしたソース電極
１７を形成する。
を示す。例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈ
ｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を全面にＣ
ＶＤ法により堆積し、層間絶縁膜１６を形成し、レジス
ト膜をマスクにして少なくともゲート電極１３上に残る
ように部分的にエッチングする。続いて、アルミニウム
またはその合金をスパッタ装置で全面に堆積してボディ
領域１４とソース領域１５にコンタクトしたソース電極
１７を形成する。
【００５５】
【発明の効果】本発明の構造に依れば、トレンチ７側面
でチャネル領域として利用したい部分に形成することが
できるので、従来のようにトレンチ深さに応じた厚いチ
ャネル層を形成する必要がなくなる。すなわち、チャネ
ル層１１はトレンチ７側壁を被覆するゲート酸化膜１０
を介して、斜めにイオン注入して形成されるので、チャ
ネル層１１のゲート酸化膜１０に隣接した表面の不純物
濃度はトレンチ７の深さ方向に従って均一とできる。こ
のため、ＭＯＳＦＥＴのスレッショルド電圧はチャネル
層１１全体に渡って均一とできる。また第一の方法の場
合、副次的な効果としては、トレンチ７の底部に厚い埋
め込み酸化膜９を形成するため、ゲート−ドレイン間の
帰還容量が低減できる。このとき、チャネル層１１に接
するトレンチ７側壁のゲート酸化膜１０は従来通り薄く
形成されているので、埋め込み酸化膜９によるスレッシ
ョルド電圧への影響はなく、パワーＭＯＳＦＥＴのスイ
ッチング速度の向上や、トランジスタの性能の向上にも
寄与する。
でチャネル領域として利用したい部分に形成することが
できるので、従来のようにトレンチ深さに応じた厚いチ
ャネル層を形成する必要がなくなる。すなわち、チャネ
ル層１１はトレンチ７側壁を被覆するゲート酸化膜１０
を介して、斜めにイオン注入して形成されるので、チャ
ネル層１１のゲート酸化膜１０に隣接した表面の不純物
濃度はトレンチ７の深さ方向に従って均一とできる。こ
のため、ＭＯＳＦＥＴのスレッショルド電圧はチャネル
層１１全体に渡って均一とできる。また第一の方法の場
合、副次的な効果としては、トレンチ７の底部に厚い埋
め込み酸化膜９を形成するため、ゲート−ドレイン間の
帰還容量が低減できる。このとき、チャネル層１１に接
するトレンチ７側壁のゲート酸化膜１０は従来通り薄く
形成されているので、埋め込み酸化膜９によるスレッシ
ョルド電圧への影響はなく、パワーＭＯＳＦＥＴのスイ
ッチング速度の向上や、トランジスタの性能の向上にも
寄与する。
【００５６】また、本発明の製造方法に依れば、トレン
チ７側面のチャネル層１１がダミー酸化およびゲート酸
化膜１０形成時の熱酸化や、拡散のための熱処理の影響
を受けないため、より不純物濃度が均一にできる。ま
た、従来の設備で実施が可能な上、第一の製造方法に依
れば、酸化膜のエッチバックによって形成したトレンチ
７内部の埋め込み酸化膜９をマスクとすることで、チャ
ネル層形成のためのレジスト工程が必要なくなり、セル
フアラインでチャネル層１１を形成でき、また第二の製
造方法に依れば、埋め込み酸化膜９がなくてもイオン注
入の角度を大きくするだけでトレンチ７自身がマスクと
なり、セルフアラインでチャネル層１１が形成できるの
で、工程数が削減し、コストダウンにもなる利点を有す
る。
チ７側面のチャネル層１１がダミー酸化およびゲート酸
化膜１０形成時の熱酸化や、拡散のための熱処理の影響
を受けないため、より不純物濃度が均一にできる。ま
た、従来の設備で実施が可能な上、第一の製造方法に依
れば、酸化膜のエッチバックによって形成したトレンチ
７内部の埋め込み酸化膜９をマスクとすることで、チャ
ネル層形成のためのレジスト工程が必要なくなり、セル
フアラインでチャネル層１１を形成でき、また第二の製
造方法に依れば、埋め込み酸化膜９がなくてもイオン注
入の角度を大きくするだけでトレンチ７自身がマスクと
なり、セルフアラインでチャネル層１１が形成できるの
で、工程数が削減し、コストダウンにもなる利点を有す
る。
【図面の簡単な説明】
【図１】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１０】本発明の絶縁ゲート型半導体装置およびその
製造方法を説明する断面図である。
製造方法を説明する断面図である。
【図１１】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１２】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１３】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１４】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１５】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１６】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１７】本発明の絶縁ゲート型半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１８】本発明の絶縁ゲート型半導体装置およびその
製造方法を説明する断面図である。
製造方法を説明する断面図である。
【図１９】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２０】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２１】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２２】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２３】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２４】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２５】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２６】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２７】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２８】従来の絶縁ゲート型半導体装置およびその製
造方法を説明する断面図である。
造方法を説明する断面図である。
Claims (14)
- 【請求項１】 ドレイン領域となる一導電型の半導体基
板と、前記半導体基板に設けたトレンチと、該トレンチ
の表面に設けたゲート絶縁膜と、前記トレンチ側面に沿
って設けた逆導電型のチャネル層と、前記トレンチに埋
め込まれた半導体材料からなるゲート電極と、前記トレ
ンチに隣接して設けた一導電型のソース領域とを具備す
ることを特徴とする絶縁ゲート型半導体装置。 - 【請求項２】 前記チャネル層は前記トレンチ側面の前
記ゲート絶縁膜に沿って均一な不純物濃度を有すること
を特徴とする請求項１に記載の絶縁ゲート型半導体装
置。 - 【請求項３】 前記ゲート絶縁膜は酸化膜であることを
特徴とする請求項１に記載の絶縁ゲート型半導体装置。 - 【請求項４】 前記ゲート電極はポリシリコンであるこ
とを特徴とする請求項１に記載の絶縁ゲート型半導体装
置。 - 【請求項５】 一導電型の半導体基板にトレンチを形成
する工程と、 前記トレンチの内壁に前記ゲート絶縁膜を形成する工程
と、 前記トレンチの側面にイオンを注入し、前記トレンチ側
面に沿って不純物濃度が均一なチャネル層を形成する工
程と、 前記トレンチに埋設される半導体材料からなるゲート電
極を形成する工程と、 前記チャネル層表面で前記トレンチに隣接して一導電型
のソース領域を形成する工程とを具備することを特徴と
する絶縁ゲート型半導体装置の製造方法。 - 【請求項６】 前記イオンはトレンチ側面に対して斜め
に注入されることを特徴とする請求項５に記載の絶縁ゲ
ート型半導体装置の製造方法。 - 【請求項７】 一導電型の半導体基板にトレンチを形成
する工程と、 前記半導体基板上に厚い絶縁膜を設けて、前記トレンチ
を前記絶縁膜で埋設した後、前記絶縁膜をエッチングし
て前記トレンチ底部に前記絶縁膜をゲート絶縁膜より厚
く残して、埋め込み絶縁膜を形成する工程と、 前記トレンチの内壁に前記ゲート絶縁膜を形成する工程
と、 前記トレンチの側面にイオンを注入し、前記トレンチ側
面に沿って不純物濃度が均一なチャネル層を形成する工
程と、 前記トレンチに埋設される半導体材料からなるゲート電
極を形成する工程と、 前記チャネル層表面で前記トレンチに隣接して一導電型
のソース領域を形成する工程とを具備することを特徴と
する請求項５に記載の絶縁ゲート型半導体装置の製造方
法。 - 【請求項８】 前記イオンはトレンチ側面に対して斜め
に注入されることを特徴とする請求項７に記載の絶縁ゲ
ート型半導体装置の製造方法。 - 【請求項９】 前記イオン注入時に前記埋め込み酸化膜
を前記イオン注入のマスクとして用いることを特徴とす
る請求項７に記載の絶縁ゲート型半導体装置の製造方
法。 - 【請求項１０】 前記トレンチ側面および前記一導電型
半導体領域全面にマスクなしでイオン注入することを特
徴とする請求項５または請求項７に記載の絶縁ゲート型
半導体装置の製造方法。 - 【請求項１１】 前記ゲート絶縁膜を形成後に、前記チ
ャネル層を形成することを特徴とする請求項５または請
求項７に記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項１２】 前記トレンチを埋設する前記絶縁膜は
ＣＶＤ酸化膜で形成されることを特徴とする請求項５ま
たは請求項７に記載の絶縁ゲート型半導体装置の製造方
法。 - 【請求項１３】 前記トレンチを埋設する前記絶縁膜は
熱酸化膜で形成されることを特徴とする請求項５または
請求項７に記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項１４】 前記ゲート電極はポリシリコンにより
形成されることを特徴とする請求項５または請求項７に
記載の絶縁ゲート型半導体装置の製造方法。
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|---|---|---|---|
| JP2000091051A JP3754266B2 (ja) | 2000-03-29 | 2000-03-29 | 絶縁ゲート型半導体装置の製造方法 |
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|---|---|---|---|
| JP2000091051A JP3754266B2 (ja) | 2000-03-29 | 2000-03-29 | 絶縁ゲート型半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001284588A true JP2001284588A (ja) | 2001-10-12 |
| JP3754266B2 JP3754266B2 (ja) | 2006-03-08 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006229181A (ja) * | 2005-01-19 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7268392B2 (en) * | 2004-10-22 | 2007-09-11 | Kabushiki Kaisha Toshiba | Trench gate semiconductor device with a reduction in switching loss |
| US7897464B2 (en) | 2008-05-08 | 2011-03-01 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
| JP2011129667A (ja) * | 2009-12-17 | 2011-06-30 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
| JP2012238834A (ja) * | 2011-04-12 | 2012-12-06 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
| CN103367436A (zh) * | 2012-04-03 | 2013-10-23 | 朱江 | 一种沟槽肖特基mos半导体装置及其制造方法 |
| US9491334B2 (en) | 2012-05-11 | 2016-11-08 | Sony Corporation | Imaging apparatus, imaging method, electronic device, and program |
| US9954072B2 (en) | 2012-10-18 | 2018-04-24 | Mitsubishi Electric Corporation | Silicon-carbide semiconductor device and manufacturing method thereof |
| JP2021153151A (ja) * | 2020-03-24 | 2021-09-30 | 株式会社東海理化電機製作所 | 半導体集積回路、および半導体集積回路の製造方法 |
| JP2022047943A (ja) * | 2020-09-14 | 2022-03-25 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
-
2000
- 2000-03-29 JP JP2000091051A patent/JP3754266B2/ja not_active Expired - Fee Related
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| US7897464B2 (en) | 2008-05-08 | 2011-03-01 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
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| US9491334B2 (en) | 2012-05-11 | 2016-11-08 | Sony Corporation | Imaging apparatus, imaging method, electronic device, and program |
| US9954072B2 (en) | 2012-10-18 | 2018-04-24 | Mitsubishi Electric Corporation | Silicon-carbide semiconductor device and manufacturing method thereof |
| JP2021153151A (ja) * | 2020-03-24 | 2021-09-30 | 株式会社東海理化電機製作所 | 半導体集積回路、および半導体集積回路の製造方法 |
| JP7495257B2 (ja) | 2020-03-24 | 2024-06-04 | 株式会社東海理化電機製作所 | 半導体集積回路、および半導体集積回路の製造方法 |
| JP2022047943A (ja) * | 2020-09-14 | 2022-03-25 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
| JP7417499B2 (ja) | 2020-09-14 | 2024-01-18 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
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