JPH09312299A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09312299A JPH09312299A JP12859096A JP12859096A JPH09312299A JP H09312299 A JPH09312299 A JP H09312299A JP 12859096 A JP12859096 A JP 12859096A JP 12859096 A JP12859096 A JP 12859096A JP H09312299 A JPH09312299 A JP H09312299A
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- semiconductor device
- etching
- film
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Abstract
(57)【要約】
【課題】高Ｇｍと低チャネル抵抗を有するリセスゲート
型半導体装置およびこの半導体装置を基板表面のチャネ
ル領域に対する損傷なしに形成できる半導体装置の製造
方法を提供する。 【解決手段】リセスゲート側壁絶縁膜７になるＳｉＯ2
膜５とＧａＡｓ基板１の間に、エッチング速度が極めて
小さいＳｉ3Ｎ4膜４を形成し、ＳｉＯ2膜５を異方性ド
ライエッチングしてリセスゲート側壁絶縁膜７を形成し
た後、Ｓｉ3Ｎ4膜４の露出部分をウエットエッチングで
除去し、さらにリセスゲート電極８を形成する。 【効果】異方性ドライエッチングの際に、ＧａＡｓ基板
１の表面が露出されないので、プラズマによる基板１の
表面の損傷が防止され、特性がすぐれたＦＥＴが高い精
度で形成できる。
型半導体装置およびこの半導体装置を基板表面のチャネ
ル領域に対する損傷なしに形成できる半導体装置の製造
方法を提供する。 【解決手段】リセスゲート側壁絶縁膜７になるＳｉＯ2
膜５とＧａＡｓ基板１の間に、エッチング速度が極めて
小さいＳｉ3Ｎ4膜４を形成し、ＳｉＯ2膜５を異方性ド
ライエッチングしてリセスゲート側壁絶縁膜７を形成し
た後、Ｓｉ3Ｎ4膜４の露出部分をウエットエッチングで
除去し、さらにリセスゲート電極８を形成する。 【効果】異方性ドライエッチングの際に、ＧａＡｓ基板
１の表面が露出されないので、プラズマによる基板１の
表面の損傷が防止され、特性がすぐれたＦＥＴが高い精
度で形成できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、詳しくは、高Ｇｍや低チャネル抵抗
など、優れた特性を有するリセスゲート型の半導体装置
およびこの半導体装置を、基板表面に対するダメージを
効果的に抑制して形成できる半導体装置の製造方法に関
する。
の製造方法に関し、詳しくは、高Ｇｍや低チャネル抵抗
など、優れた特性を有するリセスゲート型の半導体装置
およびこの半導体装置を、基板表面に対するダメージを
効果的に抑制して形成できる半導体装置の製造方法に関
する。
【０００２】
【従来の技術】周知のように、化合物半導体を用いた電
解効果トランジスタ（以下、ＦＥＴと記す）として、リ
セスゲート構造と呼ばれる構造を有するＦＥＴが提案さ
れている。このリセスゲート構造は、半導体基板表面に
リセス（溝）を形成し、このリセスの中にゲート電極が
形成された構造である。
解効果トランジスタ（以下、ＦＥＴと記す）として、リ
セスゲート構造と呼ばれる構造を有するＦＥＴが提案さ
れている。このリセスゲート構造は、半導体基板表面に
リセス（溝）を形成し、このリセスの中にゲート電極が
形成された構造である。
【０００３】従来、これらリセス溝やリセスゲート側壁
酸化膜は、すべてドライエッチングによって形成するの
が最も一般的であった。
酸化膜は、すべてドライエッチングによって形成するの
が最も一般的であった。
【０００４】ＦＥＴのソース、ドレイン電極とのコンタ
クトを形成する際における、ドライエッチングによる損
傷を防止するため、特開昭６１−９７８０号公報には、
ＦＥＴのソース、ドレイン接続を形成する際に、ドライ
エッチングを行ってゲート側壁酸化膜を形成した後にウ
エットエッチングを行って、ソース、ドレイン領域の基
板表面を露出させる方法が記載されている。
クトを形成する際における、ドライエッチングによる損
傷を防止するため、特開昭６１−９７８０号公報には、
ＦＥＴのソース、ドレイン接続を形成する際に、ドライ
エッチングを行ってゲート側壁酸化膜を形成した後にウ
エットエッチングを行って、ソース、ドレイン領域の基
板表面を露出させる方法が記載されている。
【０００５】また、特開平７−２１１７３０号公報に
は、ｎ−ＧａＡｓ層をドライエッチングして開口部を形
成した後、露出されたｎ−ＡｌＧａＡｓ層をウエットエ
ッチングする方法が記載されている。
は、ｎ−ＧａＡｓ層をドライエッチングして開口部を形
成した後、露出されたｎ−ＡｌＧａＡｓ層をウエットエ
ッチングする方法が記載されている。
【０００６】
【発明が解決しようとする課題】ドライエッチングを用
いてリセス溝やリセス側壁酸化膜を形成すると、寸法精
度はすぐれているが、リセス溝およびリセス側壁酸化膜
を形成するための２回のドライエッチングの際に、いず
れもＧａＡｓ基板の表面がプラズマに曝される。そのた
め、ＧａＡｓ基板の表面がプラズマによるダメージを受
けてＦＥＴの特性に悪影響を及ぼす。特にＨＥＭＴの場
合は、上記プラズマによるキャリアの減少や抵抗の増大
が著しく、大きな問題になっていた。
いてリセス溝やリセス側壁酸化膜を形成すると、寸法精
度はすぐれているが、リセス溝およびリセス側壁酸化膜
を形成するための２回のドライエッチングの際に、いず
れもＧａＡｓ基板の表面がプラズマに曝される。そのた
め、ＧａＡｓ基板の表面がプラズマによるダメージを受
けてＦＥＴの特性に悪影響を及ぼす。特にＨＥＭＴの場
合は、上記プラズマによるキャリアの減少や抵抗の増大
が著しく、大きな問題になっていた。
【０００７】また、ソース、ドレイン電極とのコンタク
トを形成する際に、ドライエッチングを行った後にウエ
ットエッチングを行って、ゲート側壁酸化膜を形成する
上記方法では、ＧａＡＳ基板の平坦な表面上に形成され
たゲート電極の側部上に、側壁酸化膜を形成して、ソー
ス、ドレイン電極とのコンタクトを形成しており、リセ
ス構造のＦＥＴにおけるリセスゲートの形成とは無関係
である。
トを形成する際に、ドライエッチングを行った後にウエ
ットエッチングを行って、ゲート側壁酸化膜を形成する
上記方法では、ＧａＡＳ基板の平坦な表面上に形成され
たゲート電極の側部上に、側壁酸化膜を形成して、ソー
ス、ドレイン電極とのコンタクトを形成しており、リセ
ス構造のＦＥＴにおけるリセスゲートの形成とは無関係
である。
【０００８】ｎ−ＧａＡｓ層をドライエッチングして開
口部を形成した後、露出されたｎ−ＡｌＧａＡｓ層をウ
エットエッチングする上記方法は、リセス構造は半導体
膜に開口部を設けて形成されており、絶縁膜に開口部を
設けてリセス構造を形成することは記載されておらず、
絶縁膜の開口部に側壁酸化膜を形成することも記載され
ていない。
口部を形成した後、露出されたｎ−ＡｌＧａＡｓ層をウ
エットエッチングする上記方法は、リセス構造は半導体
膜に開口部を設けて形成されており、絶縁膜に開口部を
設けてリセス構造を形成することは記載されておらず、
絶縁膜の開口部に側壁酸化膜を形成することも記載され
ていない。
【０００９】本発明の目的は、上記従来の方法が有する
問題を解決し、キャリアの減少やチャネル抵抗の増大が
がなく、高Ｇｍかつ低チャネエル抵抗のリセスゲート型
半導体装置、およびＧａＡｓ基板に対するドライエッチ
ングによるダメージを効果的に抑制すると共に、高い精
度でリセスゲートを形成することのできる半導体装置の
製造方法を提供することである。
問題を解決し、キャリアの減少やチャネル抵抗の増大が
がなく、高Ｇｍかつ低チャネエル抵抗のリセスゲート型
半導体装置、およびＧａＡｓ基板に対するドライエッチ
ングによるダメージを効果的に抑制すると共に、高い精
度でリセスゲートを形成することのできる半導体装置の
製造方法を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置は、化合物半導体基板の表面上に
形成された開口部を有する第１の絶縁膜と、当該開口部
の側壁上に形成された第３の絶縁膜からなるリセスゲー
ト側壁絶縁膜と、当該リセスゲート側壁絶縁膜と上記化
合物半導体基板の露出された表面に接して形成されたリ
セスゲート電極と、当該リセスゲート電極の下端側部に
接し、少なくとも上記リセスゲート側壁絶縁膜の下部と
上記化合物半導体基板の間、および上記リセスゲート側
壁絶縁膜と上記第１の絶縁膜の間に介在し、上記第１お
よび第３の絶縁膜とは異なる材料からなる第２の絶縁膜
を具備したことを特徴としている。
の本発明の半導体装置は、化合物半導体基板の表面上に
形成された開口部を有する第１の絶縁膜と、当該開口部
の側壁上に形成された第３の絶縁膜からなるリセスゲー
ト側壁絶縁膜と、当該リセスゲート側壁絶縁膜と上記化
合物半導体基板の露出された表面に接して形成されたリ
セスゲート電極と、当該リセスゲート電極の下端側部に
接し、少なくとも上記リセスゲート側壁絶縁膜の下部と
上記化合物半導体基板の間、および上記リセスゲート側
壁絶縁膜と上記第１の絶縁膜の間に介在し、上記第１お
よび第３の絶縁膜とは異なる材料からなる第２の絶縁膜
を具備したことを特徴としている。
【００１１】すなわち、本発明の半導体装置において
は、リセスゲート電極の位置は、リセスゲート側壁絶縁
膜によって自己整合的に定まるので、通常のホトリソグ
ラフイ技術を用いた場合に避けることができない位置合
わせの誤差が生ずる恐れはなく、極めて高い精度で所望
の位置にリセスゲート電極を形成できる。また、上記リ
セスゲート側壁絶縁膜の下には、リセスゲート側壁絶縁
膜とは異なる材料からなる第２の絶縁膜が設けられてい
るため、リセスゲート側壁絶縁膜を形成する際に行われ
る異方性ドライエッチングによって、基板表面が損傷を
受ける恐れはなく、高いＧｍと低いチャネル抵抗が実現
される。
は、リセスゲート電極の位置は、リセスゲート側壁絶縁
膜によって自己整合的に定まるので、通常のホトリソグ
ラフイ技術を用いた場合に避けることができない位置合
わせの誤差が生ずる恐れはなく、極めて高い精度で所望
の位置にリセスゲート電極を形成できる。また、上記リ
セスゲート側壁絶縁膜の下には、リセスゲート側壁絶縁
膜とは異なる材料からなる第２の絶縁膜が設けられてい
るため、リセスゲート側壁絶縁膜を形成する際に行われ
る異方性ドライエッチングによって、基板表面が損傷を
受ける恐れはなく、高いＧｍと低いチャネル抵抗が実現
される。
【００１２】上記第２の絶縁膜は、リセスゲート側壁絶
縁膜の下部から上記第１の絶縁膜の上面上に延在するよ
うに形成できる。第２の絶縁膜は第１の絶縁膜とは異な
る材料からできているので、第１の絶縁膜の上面上に延
在することによって、第１の絶縁膜を効果的に保護する
ことができる。
縁膜の下部から上記第１の絶縁膜の上面上に延在するよ
うに形成できる。第２の絶縁膜は第１の絶縁膜とは異な
る材料からできているので、第１の絶縁膜の上面上に延
在することによって、第１の絶縁膜を効果的に保護する
ことができる。
【００１３】上記化合物半導体基板としてはＧａＡｓ基
板を用いることができ、また、上記第１の絶縁膜および
第３の絶縁膜としてはＳｉＯ2若しくはリンケイ酸ガラ
スからなる膜を、第２の絶縁膜としてはＳｉ3Ｎ4からな
る膜を、それぞれ用いることができる。
板を用いることができ、また、上記第１の絶縁膜および
第３の絶縁膜としてはＳｉＯ2若しくはリンケイ酸ガラ
スからなる膜を、第２の絶縁膜としてはＳｉ3Ｎ4からな
る膜を、それぞれ用いることができる。
【００１４】さらに、上記目的を達成するための本発明
の半導体装置の製造方法は、化合物半導体基板表面上に
第１の開口部を有する第１の絶縁膜を形成する工程と、
上記化合物半導体基板の露出された表面上から上記第１
の絶縁膜上に延伸する第２の絶縁膜を形成する工程と、
上記第２の絶縁膜より異方性ドライエッチングにおける
エッチング速度が大きい第３の絶縁膜を上記第２の絶縁
膜上に積層して形成する工程と、上記第３の絶縁膜の露
出部分を異方性ドライエッチングして、上記第３の絶縁
膜の露出された部分のうち、上記第１の開口部の側壁上
に上記第２の絶縁膜を介して形成されている部分を残し
てリセスゲート側壁絶縁膜を形成するとともに、他の部
分は除去する工程と、上記第２の絶縁膜の露出された部
分をウエットエッチングによって除去して上記化合物半
導体基板の表面を露出させる工程と、当該化合物半導体
基板の露出された表面上にリセスゲート電極を形成する
工程を少なくとも含むことを特徴としている。
の半導体装置の製造方法は、化合物半導体基板表面上に
第１の開口部を有する第１の絶縁膜を形成する工程と、
上記化合物半導体基板の露出された表面上から上記第１
の絶縁膜上に延伸する第２の絶縁膜を形成する工程と、
上記第２の絶縁膜より異方性ドライエッチングにおける
エッチング速度が大きい第３の絶縁膜を上記第２の絶縁
膜上に積層して形成する工程と、上記第３の絶縁膜の露
出部分を異方性ドライエッチングして、上記第３の絶縁
膜の露出された部分のうち、上記第１の開口部の側壁上
に上記第２の絶縁膜を介して形成されている部分を残し
てリセスゲート側壁絶縁膜を形成するとともに、他の部
分は除去する工程と、上記第２の絶縁膜の露出された部
分をウエットエッチングによって除去して上記化合物半
導体基板の表面を露出させる工程と、当該化合物半導体
基板の露出された表面上にリセスゲート電極を形成する
工程を少なくとも含むことを特徴としている。
【００１５】すなわち、第１の絶縁膜に設けられた開口
部の側壁上に第３の絶縁膜からなるリセスゲート側壁絶
縁膜を形成する際に、あらかじめ、上記第３の絶縁膜よ
り異方性ドライエッチングにおけるエッチング速度が小
さい第２の絶縁膜を全面に形成しておき、上記第３の絶
縁膜を異方性ドライエッチングする。この異方性ドライ
エッチングは上記第２の絶縁膜によって進行が停止され
るため、その下の基板表面がエッチングされて損傷を受
けることはない。しかも、上記リセスゲート側壁絶縁膜
によって、リセスゲート電極と基板表面の接続部の位置
が自己整合的に定まるので、マスク合わせの誤差によっ
て、上記接続部の位置が変動する恐れはなく、極めて高
い精度で形成することができる。なお、上記化合物半導
体基板としては、ＧａＡｓ基板を用いることができる。
部の側壁上に第３の絶縁膜からなるリセスゲート側壁絶
縁膜を形成する際に、あらかじめ、上記第３の絶縁膜よ
り異方性ドライエッチングにおけるエッチング速度が小
さい第２の絶縁膜を全面に形成しておき、上記第３の絶
縁膜を異方性ドライエッチングする。この異方性ドライ
エッチングは上記第２の絶縁膜によって進行が停止され
るため、その下の基板表面がエッチングされて損傷を受
けることはない。しかも、上記リセスゲート側壁絶縁膜
によって、リセスゲート電極と基板表面の接続部の位置
が自己整合的に定まるので、マスク合わせの誤差によっ
て、上記接続部の位置が変動する恐れはなく、極めて高
い精度で形成することができる。なお、上記化合物半導
体基板としては、ＧａＡｓ基板を用いることができる。
【００１６】上記第１の絶縁膜に上記第１の開口部を形
成する工程は、ウエットエッチングによって行ってもよ
く、また、上記第１の絶縁膜の膜厚が大きい場合は、ま
ず、ドライエッチングを行い、このドライエッチングの
後にウエットエッチングを行うようにしてもよい。
成する工程は、ウエットエッチングによって行ってもよ
く、また、上記第１の絶縁膜の膜厚が大きい場合は、ま
ず、ドライエッチングを行い、このドライエッチングの
後にウエットエッチングを行うようにしてもよい。
【００１７】上記第１の開口部がウエットエッチングに
よって形成されるため、この工程の際に基板の表面が損
傷を受ける恐れはない。第１の絶縁膜の膜厚が大きい場
合には、まずドライエッチングを行い、その後でウエッ
トエッチングを行えばよい。このようにすればサイドエ
ッチは最小になり、高い精度で第１の開口部を形成でき
るとともに、基板表面がドライエッチングによって損傷
を受けることもない。これらウエットエッチングのエッ
チ液としては、Ｈ3ＰＯ4を用いることができる。
よって形成されるため、この工程の際に基板の表面が損
傷を受ける恐れはない。第１の絶縁膜の膜厚が大きい場
合には、まずドライエッチングを行い、その後でウエッ
トエッチングを行えばよい。このようにすればサイドエ
ッチは最小になり、高い精度で第１の開口部を形成でき
るとともに、基板表面がドライエッチングによって損傷
を受けることもない。これらウエットエッチングのエッ
チ液としては、Ｈ3ＰＯ4を用いることができる。
【００１８】上記異方性ドライエッチングは、上記第１
の開口部より大きな第２の開口部を有するレジストマス
クを介して行なうことができるので、厳密なマスク合わ
せは必要ない。
の開口部より大きな第２の開口部を有するレジストマス
クを介して行なうことができるので、厳密なマスク合わ
せは必要ない。
【００１９】上記異方性ドライエッチングとしては、最
も代表的な異方性ドリエッチングである反応性イオンエ
ッチングを用いることができ、極めて高い寸法精度が得
られる。この反応性イオンエッチングは、例えばＣＦ4
とＣＯの混合ガス、Ｃ2Ｆ6とＣＯの混合ガス若しくはＣ
ＨＦ3とＣＯの混合ガスなど、ＣＦx系ガスとＣＯとの混
合ガスをエッチングガスとして用いることができる。従
来は、ＣＦx系ガスとＮＯy系ガスの混合ガスがエッチン
グガスとして用いられたが、本発明では、このような従
来のエッチング方法より、はるかに高いエッチング選択
比が得られる。
も代表的な異方性ドリエッチングである反応性イオンエ
ッチングを用いることができ、極めて高い寸法精度が得
られる。この反応性イオンエッチングは、例えばＣＦ4
とＣＯの混合ガス、Ｃ2Ｆ6とＣＯの混合ガス若しくはＣ
ＨＦ3とＣＯの混合ガスなど、ＣＦx系ガスとＣＯとの混
合ガスをエッチングガスとして用いることができる。従
来は、ＣＦx系ガスとＮＯy系ガスの混合ガスがエッチン
グガスとして用いられたが、本発明では、このような従
来のエッチング方法より、はるかに高いエッチング選択
比が得られる。
【００２０】上記第１の絶縁膜および第３の絶縁膜とし
ては、ＳｉＯ2若しくはリンケイ酸ガラスからなる膜を
使用することができ、上記第２の絶縁膜としては、Ｓｉ
Ｏ2やリンケイ酸ガラスより、異方性ドライエッチング
におけるエッチング速度がはるかに小さいＳｉ3Ｎ4から
なる膜を使用することができ、好ましい結果が得られ
る。
ては、ＳｉＯ2若しくはリンケイ酸ガラスからなる膜を
使用することができ、上記第２の絶縁膜としては、Ｓｉ
Ｏ2やリンケイ酸ガラスより、異方性ドライエッチング
におけるエッチング速度がはるかに小さいＳｉ3Ｎ4から
なる膜を使用することができ、好ましい結果が得られ
る。
【００２１】上記第２の絶縁膜をウエットエッチングに
よって除去して上記化合物半導体基板表面を露出させる
工程は、Ｈ3ＰＯ4をエッチング液として用いることがで
きる。
よって除去して上記化合物半導体基板表面を露出させる
工程は、Ｈ3ＰＯ4をエッチング液として用いることがで
きる。
【００２２】
【発明の実施の形態】上記第１の絶縁膜および第３の絶
縁膜としてはＳｉＯ2膜若しくはリンケイ酸ガラス(Phsp
hosilicate Glass)膜、第２の絶縁膜としてはＳｉ3Ｎ4
膜を用いることができ、上記リセスゲート側壁膜を形成
するための異方性ドライエッチングは、上記のようにＣ
Ｆ4とＣＯの混合ガス、Ｃ2Ｆ６とＣＯの混合ガス若しく
はＣＨＦ3とＣＯの混合ガスなど、ＣＦx系ガスとＣＯと
の混合ガスをエッチングガスとして用いた反応性イオン
エッチングを用いることができる。この場合の第２の絶
縁膜であるＳｉ3Ｎ4膜と第３の絶縁膜であるＳｉＯ2膜
若しくはリンケイ酸ガラス膜のエッチング速度の比はほ
ぼ１：１００以上であり、第２の絶縁膜をほとんどエッ
チすることなしに、第３の絶縁膜を選択的に異方性エッ
チすることができる。
縁膜としてはＳｉＯ2膜若しくはリンケイ酸ガラス(Phsp
hosilicate Glass)膜、第２の絶縁膜としてはＳｉ3Ｎ4
膜を用いることができ、上記リセスゲート側壁膜を形成
するための異方性ドライエッチングは、上記のようにＣ
Ｆ4とＣＯの混合ガス、Ｃ2Ｆ６とＣＯの混合ガス若しく
はＣＨＦ3とＣＯの混合ガスなど、ＣＦx系ガスとＣＯと
の混合ガスをエッチングガスとして用いた反応性イオン
エッチングを用いることができる。この場合の第２の絶
縁膜であるＳｉ3Ｎ4膜と第３の絶縁膜であるＳｉＯ2膜
若しくはリンケイ酸ガラス膜のエッチング速度の比はほ
ぼ１：１００以上であり、第２の絶縁膜をほとんどエッ
チすることなしに、第３の絶縁膜を選択的に異方性エッ
チすることができる。
【００２３】上記第１、第２および第３の絶縁膜の膜厚
は、それぞれ０．１〜０．５μｍ、２００〜１０００Å
および０．０５〜０．３０μｍとすることができ、リセ
スゲート電極としては、Ａｌ、Ｔｉ若しくはＷなど、各
種導電性材料が使用できる。
は、それぞれ０．１〜０．５μｍ、２００〜１０００Å
および０．０５〜０．３０μｍとすることができ、リセ
スゲート電極としては、Ａｌ、Ｔｉ若しくはＷなど、各
種導電性材料が使用できる。
【００２４】なお、下記実施例では、本発明をＧａＡｓ
ＨＥＭＴの製造に適用した例を示したが、本発明はＧａ
ＡｓＨＥＭＴのみではなく、リセスゲート構造を有する
多くの種類のトランジスタの製造に適用できる。
ＨＥＭＴの製造に適用した例を示したが、本発明はＧａ
ＡｓＨＥＭＴのみではなく、リセスゲート構造を有する
多くの種類のトランジスタの製造に適用できる。
【００２５】
〈実施例１〉本発明によってＧａＡｓＨＥＭＴを形成し
た実施例を図１を用いて説明する。まず、図１に示した
ように、ＧａＡｓ基板１上に、周知のＣＶＤ法（化学気
相成長法）を用いて膜厚０．４２μｍのＳｉＯ2膜２を
全面に形成した後、周知のホトリソグラフイ技術を用い
て所定の形状を有するホトマスク３をその上に形成し
た。ホトマスク３としては厚さ１．２μｍのレジスト膜
（東京応化製ｉＸ−１５０）を使用した。
た実施例を図１を用いて説明する。まず、図１に示した
ように、ＧａＡｓ基板１上に、周知のＣＶＤ法（化学気
相成長法）を用いて膜厚０．４２μｍのＳｉＯ2膜２を
全面に形成した後、周知のホトリソグラフイ技術を用い
て所定の形状を有するホトマスク３をその上に形成し
た。ホトマスク３としては厚さ１．２μｍのレジスト膜
（東京応化製ｉＸ−１５０）を使用した。
【００２６】次に、図２に示したように、ＨＦをエッチ
ング液として用いるウエットエッチングによって、上記
ＳｉＯ2膜２の露出された部分を除去してリセス溝を形
成した後、図３に示したように、上記ホトマスク３を除
去した。なお、本実施例では、上記ＳｉＯ2膜２の露出
された部分を、ウエットエッチングのみによって除去し
たが、ＳｉＯ2膜２の膜厚が大きい場合は、途中までド
ライエッチングを行い、その後をウエットエッチングし
てもよい。このようにすれば、ＧａＡｓ基板１の表面に
ダメージを生ずることなしに所要時間を短縮できる。
ング液として用いるウエットエッチングによって、上記
ＳｉＯ2膜２の露出された部分を除去してリセス溝を形
成した後、図３に示したように、上記ホトマスク３を除
去した。なお、本実施例では、上記ＳｉＯ2膜２の露出
された部分を、ウエットエッチングのみによって除去し
たが、ＳｉＯ2膜２の膜厚が大きい場合は、途中までド
ライエッチングを行い、その後をウエットエッチングし
てもよい。このようにすれば、ＧａＡｓ基板１の表面に
ダメージを生ずることなしに所要時間を短縮できる。
【００２７】次に、図４に示したように、周知のＣＶＤ
法を用いて、厚さ５００ÅのＳｉ3Ｎ4膜４および厚さ
０．２μｍの第２のＳｉＯ2膜５を積層して形成した。
法を用いて、厚さ５００ÅのＳｉ3Ｎ4膜４および厚さ
０．２μｍの第２のＳｉＯ2膜５を積層して形成した。
【００２８】図５に示したように、上記リセス溝より大
きな開口部を有するレジストマスク６を形成した後、図
６に示したように、上記記第２のＳｉＯ2膜５の露出さ
れた部分を、ＣＦ4とＣＯの混合ガスをエッチングガス
とした用いた異方性エッチングを行って、上記第２のＳ
ｉＯ2膜５の露出された部分のうち、上記ＳｉＯ2膜２の
側壁上に形成されている部分のみを残してゲートリセス
側壁膜７を形成し、ほかの部分は除去した。なお、エッ
チングガスとしては、上記のように、ＣＦ4とＣＯの混
合ガスの代わりにＣ2Ｆ6とＣＯの混合ガスまたはＣＨＦ
3とＣＯの混合ガスを用いてもよい。
きな開口部を有するレジストマスク６を形成した後、図
６に示したように、上記記第２のＳｉＯ2膜５の露出さ
れた部分を、ＣＦ4とＣＯの混合ガスをエッチングガス
とした用いた異方性エッチングを行って、上記第２のＳ
ｉＯ2膜５の露出された部分のうち、上記ＳｉＯ2膜２の
側壁上に形成されている部分のみを残してゲートリセス
側壁膜７を形成し、ほかの部分は除去した。なお、エッ
チングガスとしては、上記のように、ＣＦ4とＣＯの混
合ガスの代わりにＣ2Ｆ6とＣＯの混合ガスまたはＣＨＦ
3とＣＯの混合ガスを用いてもよい。
【００２９】この際、上記異方性エッチングは、ＳｉＯ
2とＳｉ3Ｎ4の間の選択比が極めて大きいので、上記Ｓ
ｉ3Ｎ4膜４はエッチングのストッパとして働き、上記Ｓ
ｉ3Ｎ4膜４の下の上記ＧａＡｓ基板１の表面をエッチす
ることなしに、上記開口部内の第２のＳｉＯ2膜５をエ
ッチして、リセスゲート側壁膜７を形成することができ
た。
2とＳｉ3Ｎ4の間の選択比が極めて大きいので、上記Ｓ
ｉ3Ｎ4膜４はエッチングのストッパとして働き、上記Ｓ
ｉ3Ｎ4膜４の下の上記ＧａＡｓ基板１の表面をエッチす
ることなしに、上記開口部内の第２のＳｉＯ2膜５をエ
ッチして、リセスゲート側壁膜７を形成することができ
た。
【００３０】次に、Ｈ3ＰＯ4をエッチング液として用い
たウエットエッチングを行って、図７に示したように、
上記Ｓｉ3Ｎ4膜４の露出された部分を除去して、上記Ｇ
ａＡｓ基板１の表面を露出させた。
たウエットエッチングを行って、図７に示したように、
上記Ｓｉ3Ｎ4膜４の露出された部分を除去して、上記Ｇ
ａＡｓ基板１の表面を露出させた。
【００３１】図８に示したように、厚さ２μｍのＡｌ膜
８を全面に形成した後、上記レジストマスク６を、その
上に形成された上記Ａｌ膜８と共に除去して、図９に示
したように、リセスゲート電極８を形成した。
８を全面に形成した後、上記レジストマスク６を、その
上に形成された上記Ａｌ膜８と共に除去して、図９に示
したように、リセスゲート電極８を形成した。
【００３２】以下周知の方法を用いてソース電極、ドレ
イン電極および配線などを形成して、リセスゲートＦＥ
Ｔを形成した。本実施例において形成されたリセスゲー
トＦＥＴの特性は、Ｇｍ＝１０、ｆ＝１２（ＧＨｚ）で
あり、極めてすぐれた特性を有していることが確認され
た。
イン電極および配線などを形成して、リセスゲートＦＥ
Ｔを形成した。本実施例において形成されたリセスゲー
トＦＥＴの特性は、Ｇｍ＝１０、ｆ＝１２（ＧＨｚ）で
あり、極めてすぐれた特性を有していることが確認され
た。
【００３３】
【発明の効果】上記説明から明らかなように、本発明に
よれば、リセスゲート電極８とＧａＡｓ基板１との接続
部の位置は、リセスゲート側壁膜７によって自己整合的
に定まるので、マスク合わせの誤差による位置ずれが生
ずる恐れはない。そのため、Ｇｍが高く、チャネル層の
抵抗が低いすぐれたリセスゲートＦＥＴを、高い精度で
容易に製造することができる。また、ＧａＡｓ基板１の
表面はＳｉ3Ｎ4膜４によって保護され、ＳｉＯ2膜５を
ドライエッチしてゲートリセス側壁膜７を形成する際
に、ＧａＡｓ基板１の表面がエッチングガスのプラズマ
に曝されることがない。そのため、プラズマによるＧａ
Ａｓ基板１の表面の損傷なしに、ゲートリセス構造を有
するＦＥＴを形成することができる。
よれば、リセスゲート電極８とＧａＡｓ基板１との接続
部の位置は、リセスゲート側壁膜７によって自己整合的
に定まるので、マスク合わせの誤差による位置ずれが生
ずる恐れはない。そのため、Ｇｍが高く、チャネル層の
抵抗が低いすぐれたリセスゲートＦＥＴを、高い精度で
容易に製造することができる。また、ＧａＡｓ基板１の
表面はＳｉ3Ｎ4膜４によって保護され、ＳｉＯ2膜５を
ドライエッチしてゲートリセス側壁膜７を形成する際
に、ＧａＡｓ基板１の表面がエッチングガスのプラズマ
に曝されることがない。そのため、プラズマによるＧａ
Ａｓ基板１の表面の損傷なしに、ゲートリセス構造を有
するＦＥＴを形成することができる。
【００３４】化合物半導体を用いたＦＥＴ、とくにＨＥ
ＭＴにおいては、ゲート下のチャネル部分が特性に大き
く影響する。しかし、従来は、ゲート側壁酸化膜を形成
する際に、ＧａＡｓ基板の界面がエッチングガスのプラ
ズマに曝されてしむのは避けられず、プラズマによるエ
ッチングダメージやＡｌＧａＡｓ層の削れなどが生じて
いた。その結果、Ｇｍの低下、ｆ特性の劣化、Ｉｄｓの
減少およびＶｔｈの変動などの原因になっていた。プラ
ズマによるエッチングダメージを避けるために、ウエッ
トエッチのみでゲートの加工を行なうと、所望の寸法精
度が得られず、実用は困難であっ他。
ＭＴにおいては、ゲート下のチャネル部分が特性に大き
く影響する。しかし、従来は、ゲート側壁酸化膜を形成
する際に、ＧａＡｓ基板の界面がエッチングガスのプラ
ズマに曝されてしむのは避けられず、プラズマによるエ
ッチングダメージやＡｌＧａＡｓ層の削れなどが生じて
いた。その結果、Ｇｍの低下、ｆ特性の劣化、Ｉｄｓの
減少およびＶｔｈの変動などの原因になっていた。プラ
ズマによるエッチングダメージを避けるために、ウエッ
トエッチのみでゲートの加工を行なうと、所望の寸法精
度が得られず、実用は困難であっ他。
【００３５】しかし、本発明によれば、Ｓｉ3Ｎ4膜とＳ
ｉＯ2膜の高選択比エッチングおよびウエットエッチン
グによって、それぞれゲート側壁絶縁膜の形成とＳｉ3
Ｎ4膜への開口部形成が行なわれるため、そのような障
害が起こる恐れはなく、ＨＥＭＴのゲート加工などのよ
うに、ＧａＡｓ基板の表面を露出させる工程に適用して
とくに有効である。
ｉＯ2膜の高選択比エッチングおよびウエットエッチン
グによって、それぞれゲート側壁絶縁膜の形成とＳｉ3
Ｎ4膜への開口部形成が行なわれるため、そのような障
害が起こる恐れはなく、ＨＥＭＴのゲート加工などのよ
うに、ＧａＡｓ基板の表面を露出させる工程に適用して
とくに有効である。
【００３６】また、Ｓｉ3Ｎ4膜とＳｉＯ2膜のエッチン
グ選択比が小さい場合は、オーバーエッチ量の増大とと
もにｇｍが低下してしまうが、本発明では、上記エッチ
ングの選択比が十分大きいので、ｇｍの低下はほとんど
なく、したがって本発明は、ゲート部分の形成にとくに
有効である。
グ選択比が小さい場合は、オーバーエッチ量の増大とと
もにｇｍが低下してしまうが、本発明では、上記エッチ
ングの選択比が十分大きいので、ｇｍの低下はほとんど
なく、したがって本発明は、ゲート部分の形成にとくに
有効である。
【図１】本発明の第１の実施例を示す工程図、
【図２】本発明の第１の実施例を示す断面図、
【図３】本発明の第１の実施例を示す工程図、
【図４】本発明の第１の実施例を示す工程図、
【図５】本発明の第１の実施例を示す工程図、
【図６】本発明の第１の実施例を示す工程図、
【図７】本発明の第１の実施例を示す工程図、
【図８】本発明の第１の実施例を示す工程図、
【図９】本発明の第１の実施例を示す工程図。
１…ＧａＡｓ基板、 ２…ＳｉＯ2膜、 ３…レジスト
膜、 ４…Ｓｉ3Ｎ4膜、５…第２のＳｉＯ2膜、 ６…
レジストマスク、 ７…リセスゲート側壁膜、８…リセ
スゲート電極。
膜、 ４…Ｓｉ3Ｎ4膜、５…第２のＳｉＯ2膜、 ６…
レジストマスク、 ７…リセスゲート側壁膜、８…リセ
スゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/778
Claims (15)
- 【請求項１】化合物半導体基板の表面上に形成された開
口部を有する第１の絶縁膜と、上記開口部の側壁上に形
成された第３の絶縁膜からなるリセスゲート側壁絶縁膜
と、上記化合物半導体基板の露出された表面および上記
リセスゲート側壁絶縁膜に接して形成されたリセスゲー
ト電極と、当該リセスゲート電極の下端側部に接し、少
なくとも上記リセスゲート側壁絶縁膜の下部と上記化合
物半導体基板の間、および上記リセスゲート側壁絶縁膜
と上記第１の絶縁膜の間に介在し、かつ上記第１および
第３の絶縁膜とは異なる材料からなる第２の絶縁膜を具
備したことを特徴とする半導体装置。 - 【請求項２】上記第２の絶縁膜は、上記第１の絶縁膜の
上面上に延在していることを特徴とする請求項１に記載
の半導体装置。 - 【請求項３】上記化合物半導体基板はＧａＡｓ基板であ
ることを特徴とする請求項１若しくは２に記載の半導体
装置。 - 【請求項４】上記第１の絶縁膜および第３の絶縁膜はＳ
ｉＯ2若しくはリンケイ酸ガラスからなる膜であり、上
記第２の絶縁膜はＳｉ3Ｎ4からなる膜であることを特徴
とする請求項１から３のいずれか一に記載の半導体装
置。 - 【請求項５】化合物半導体基板表面上に第１の開口部を
有する第１の絶縁膜を形成する工程と、上記化合物半導
体基板の露出された表面上から上記第１の絶縁膜上に延
伸する第２の絶縁膜を形成する工程と、上記第２の絶縁
膜より異方性ドライエッチングにおけるエッチング速度
が大きい第３の絶縁膜を上記第２の絶縁膜上に積層して
形成する工程と、上記第３の絶縁膜の露出部分を異方性
ドライエッチングして、上記第３の絶縁膜の露出された
部分のうち、上記第１の開口部の側壁上に上記第２の絶
縁膜を介して形成されている部分を残してリセスゲート
側壁絶縁膜を形成するとともに、他の部分は除去する工
程と、上記第２の絶縁膜の露出された部分をウエットエ
ッチングによって除去して上記化合物半導体基板の表面
を露出させる工程と、当該化合物半導体基板の露出され
た表面上にリセスゲート電極を形成する工程を少なくと
も含むことを特徴とする半導体装置の製造方法。 - 【請求項６】上記化合物半導体基板はＧａＡｓ基板であ
ることを特徴とする請求項５に記載の半導体装置の製造
方法。 - 【請求項７】上記第１の開口部を形成する工程はウエッ
トエッチングによって行われることを特徴とする請求項
５若しくは６に記載の半導体装置の製造方法。 - 【請求項８】上記第１の開口部を形成する工程は、ドラ
イエッチングおよび当該ドライエッチングの後のウエッ
トエッチングによって行われることを特徴とする請求項
５若しくは６に記載の半導体装置の製造方法。 - 【請求項９】上記ウエットエッチングはＨ3ＰＯ4をエッ
チ液として用いることを特徴とする請求項７もしくは８
に記載の半導体装置の製造方法。 - 【請求項１０】上記異方性ドライエッチングは、上記第
１の開口部より大きな第２の開口部を有するレジストマ
スクを介して行なわれることを特徴とする請求項５から
９のいずれか一に記載の半導体装置の製造方法。 - 【請求項１１】上記異方性ドライエッチングは反応性イ
オンエッチングであることを特徴とする請求項５から１
０のいずれか一に記載の半導体装置の製造方法。 - 【請求項１２】上記反応性イオンエッチングはエッチン
グガスとしてＣＦ4とＣＯの混合ガス、Ｃ2Ｆ6とＣＯの
混合ガス若しくはＣＨＦ3とＣＯの混合ガスを用いるこ
とを特徴とする請求項１１に記載の半導体装置の製造方
法。 - 【請求項１３】上記第１の絶縁膜および第３の絶縁膜
は、ＳｉＯ2若しくはリンケイ酸ガラスからなる膜であ
ることを特徴とする請求項５から１２のいずれか一に記
載の半導体装置の製造方法。 - 【請求項１４】上記第２の絶縁膜はＳｉ3Ｎ4からなる膜
であることを特徴とする請求項５から１３のいずれか一
に記載の半導体装置の製造方法。 - 【請求項１５】上記第２の絶縁膜をウエットエッチング
によって除去して上記化合物半導体基板表面を露出され
る工程はＨ3ＰＯ4をエッチング液として用いることを特
徴とする請求項５から１４のいずれか一に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12859096A JPH09312299A (ja) | 1996-05-23 | 1996-05-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12859096A JPH09312299A (ja) | 1996-05-23 | 1996-05-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09312299A true JPH09312299A (ja) | 1997-12-02 |
Family
ID=14988524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12859096A Pending JPH09312299A (ja) | 1996-05-23 | 1996-05-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09312299A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10686053B2 (en) | 2017-09-12 | 2020-06-16 | Sumitomo Electric Device Innovations, Inc. | Process of forming high electron mobility transistor (HEMT) and HEMT formed by the same |
-
1996
- 1996-05-23 JP JP12859096A patent/JPH09312299A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10686053B2 (en) | 2017-09-12 | 2020-06-16 | Sumitomo Electric Device Innovations, Inc. | Process of forming high electron mobility transistor (HEMT) and HEMT formed by the same |
| US10896970B2 (en) | 2017-09-12 | 2021-01-19 | Sumitomo Electric Device Innovations, Inc. | Process of forming high electron mobility transistor (HEMT) and HEMT formed by the same |
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