JP2001217258A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2001217258A JP2001217258A JP2000025844A JP2000025844A JP2001217258A JP 2001217258 A JP2001217258 A JP 2001217258A JP 2000025844 A JP2000025844 A JP 2000025844A JP 2000025844 A JP2000025844 A JP 2000025844A JP 2001217258 A JP2001217258 A JP 2001217258A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- opening
- semiconductor device
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 絶縁膜を形成した半導体基板にゲート電極が
設けられた半導体装置において、ゲート寸法が異なる場
合でもプラズマダメージを回避することができ、高い加
工精度のゲート寸法が得られるようにする。 【解決手段】 ＨＥＭＴ基板１を用意し、ＳｉＯ2膜２
及びＳｉＮ膜３を堆積させ（図（Ａ））、電子線レジス
ト４を塗布した後、電子線露光を行って開口パターン５
を形成する（図（Ｂ））。次に反応性イオンエッチング
を行ってＳｉＮ膜３をエッチングし（図（Ｃ））、さら
に緩衝ふっ酸によりＳｉＯ2膜２をエッチングしてＳｉ
Ｏ2開口部７を形成する（図（Ｄ））。緩衝ふっ酸液の
ＳｉＮ膜とＳｉＯ2膜の選択比は５００程度なので、Ｓ
ｉＮ膜３は殆どエッチングされず、ゲート長をＳｉＮ開
口部６の幅で規定することができる。次に所定のエッチ
ャントでリセス溝８を形成し、さらにゲート電極となる
金属９を蒸着し（図Ｅ）、不要な金属を除去する（図
Ｆ）。
設けられた半導体装置において、ゲート寸法が異なる場
合でもプラズマダメージを回避することができ、高い加
工精度のゲート寸法が得られるようにする。 【解決手段】 ＨＥＭＴ基板１を用意し、ＳｉＯ2膜２
及びＳｉＮ膜３を堆積させ（図（Ａ））、電子線レジス
ト４を塗布した後、電子線露光を行って開口パターン５
を形成する（図（Ｂ））。次に反応性イオンエッチング
を行ってＳｉＮ膜３をエッチングし（図（Ｃ））、さら
に緩衝ふっ酸によりＳｉＯ2膜２をエッチングしてＳｉ
Ｏ2開口部７を形成する（図（Ｄ））。緩衝ふっ酸液の
ＳｉＮ膜とＳｉＯ2膜の選択比は５００程度なので、Ｓ
ｉＮ膜３は殆どエッチングされず、ゲート長をＳｉＮ開
口部６の幅で規定することができる。次に所定のエッチ
ャントでリセス溝８を形成し、さらにゲート電極となる
金属９を蒸着し（図Ｅ）、不要な金属を除去する（図
Ｆ）。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するもので、特に高電子移動度トランジ
スタ（ＨＥＭＴ：High Electron Mobility Transisto
r）や金属半導体電界効果トランジスタ（ＭＥＳＦＥ
Ｔ：Metal Semiconductor Field Effect Transistor）
等の電界効果型半導体装置及びその製造法に関する。
の製造方法に関するもので、特に高電子移動度トランジ
スタ（ＨＥＭＴ：High Electron Mobility Transisto
r）や金属半導体電界効果トランジスタ（ＭＥＳＦＥ
Ｔ：Metal Semiconductor Field Effect Transistor）
等の電界効果型半導体装置及びその製造法に関する。
【０００２】
【従来の技術】近年コンピュータシステムの高速化の要
求に伴い、集積回路装置の高速化の要求が強くなってき
ている。特にガリウム砒素（ＧａＡｓ）をはじめとする
化合物半導体はシリコンと比較して大きな電子移動度を
有するため集積回路装置への適用が大いに期待されてい
る。多数のトランジスタを集積して回路を構成する場
合、トランジスタの寸法は幾種類も存在することにな
る。ドライエッチングを用いて酸化膜をエッチングした
りリセス溝を形成する場合、いずれも寸法精度は優れて
いるが、ドライエッチングの際にＧａＡｓ基板の表面に
プラズマダメージを受ける。特にゲート長が０.２μｍ
以下になるとエッチングレートが低下してくるので、
０.５μｍ程度の長いゲート長のＦＥＴは長時間プラズ
マにさらされることになり、プラズマダメージによるＦ
ＥＴ特性の劣化が顕著になる。
求に伴い、集積回路装置の高速化の要求が強くなってき
ている。特にガリウム砒素（ＧａＡｓ）をはじめとする
化合物半導体はシリコンと比較して大きな電子移動度を
有するため集積回路装置への適用が大いに期待されてい
る。多数のトランジスタを集積して回路を構成する場
合、トランジスタの寸法は幾種類も存在することにな
る。ドライエッチングを用いて酸化膜をエッチングした
りリセス溝を形成する場合、いずれも寸法精度は優れて
いるが、ドライエッチングの際にＧａＡｓ基板の表面に
プラズマダメージを受ける。特にゲート長が０.２μｍ
以下になるとエッチングレートが低下してくるので、
０.５μｍ程度の長いゲート長のＦＥＴは長時間プラズ
マにさらされることになり、プラズマダメージによるＦ
ＥＴ特性の劣化が顕著になる。
【０００３】上記のごとくのプラズマダメージを回避す
る従来技術として、例えば特開平０７−２１１７３０号
公報が開示されている。上記公報には、ｎ−ＧａＡｓ層
をドライエッチングして開口部を形成した後、露出され
たｎ−ＡｌＧａＡｓ層をウェットエッチングする方法が
記載されている。しかしながら上記公報のものは、単一
のゲート寸法に対して有効に適用されるもので、ゲート
寸法が多数存在する半導体装置に対してのプラズマダメ
ージは回避することができない。
る従来技術として、例えば特開平０７−２１１７３０号
公報が開示されている。上記公報には、ｎ−ＧａＡｓ層
をドライエッチングして開口部を形成した後、露出され
たｎ−ＡｌＧａＡｓ層をウェットエッチングする方法が
記載されている。しかしながら上記公報のものは、単一
のゲート寸法に対して有効に適用されるもので、ゲート
寸法が多数存在する半導体装置に対してのプラズマダメ
ージは回避することができない。
【０００４】
【発明が解決しようとする課題】本発明は、上述のごと
き実情に鑑みてなされたものであり、ゲート寸法が異な
る場合でもプラズマダメージを回避することができ、高
い加工精度のゲート寸法が得られる半導体装置と該装置
の製造方法を提供することを目的とするものである。
き実情に鑑みてなされたものであり、ゲート寸法が異な
る場合でもプラズマダメージを回避することができ、高
い加工精度のゲート寸法が得られる半導体装置と該装置
の製造方法を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置は、半導体基板と、該半導体基板
の表面に設けられた絶縁膜と、該絶縁膜が有する開口部
に設けられたゲート電極とを有する半導体装置におい
て、前記絶縁膜は、２層の絶縁膜で構成されていること
を特徴としたものである。本発明の半導体装置において
は、ゲート形成部分に２種類の絶縁膜が設けられてお
り、上層の絶縁膜でゲート長を規定する異方性ドライエ
ッチングで開口を設け、次に等方性のウェットエッチン
グで下層の絶縁膜に開口を設けることにより、ゲート長
が異なるＦＥＴが存在する半導体基板でもプラズマダメ
ージを受ける恐れがなくなる。
の本発明の半導体装置は、半導体基板と、該半導体基板
の表面に設けられた絶縁膜と、該絶縁膜が有する開口部
に設けられたゲート電極とを有する半導体装置におい
て、前記絶縁膜は、２層の絶縁膜で構成されていること
を特徴としたものである。本発明の半導体装置において
は、ゲート形成部分に２種類の絶縁膜が設けられてお
り、上層の絶縁膜でゲート長を規定する異方性ドライエ
ッチングで開口を設け、次に等方性のウェットエッチン
グで下層の絶縁膜に開口を設けることにより、ゲート長
が異なるＦＥＴが存在する半導体基板でもプラズマダメ
ージを受ける恐れがなくなる。
【０００６】また本発明は、上記２層の絶縁膜のうち、
表面側の第１の絶縁膜がＳｉＮ膜であり、該ＳｉＮ膜の
下層の第２の絶縁膜がＳｉＯ2膜であることを特徴と
し、信頼性の高い加工特性が得られる具体的な素材が提
供されるものである。
表面側の第１の絶縁膜がＳｉＮ膜であり、該ＳｉＮ膜の
下層の第２の絶縁膜がＳｉＯ2膜であることを特徴と
し、信頼性の高い加工特性が得られる具体的な素材が提
供されるものである。
【０００７】また本発明は、半導体基板と、該半導体基
板の表面上に設けられた絶縁膜と、該絶縁膜が有する開
口部に設けられたゲート電極とを有する半導体装置にお
いて、前記絶縁膜がＳｉＯxＮ(1-x)で表される組成を有
する膜であり、かつ前記ｘが前記半導体基板側から上方
（前記絶縁膜表面）に向かって１から０に連続的に変化
していることを特徴とし、信頼性の高い加工特性が得ら
れる具体的な他の素材が提供されるものである。
板の表面上に設けられた絶縁膜と、該絶縁膜が有する開
口部に設けられたゲート電極とを有する半導体装置にお
いて、前記絶縁膜がＳｉＯxＮ(1-x)で表される組成を有
する膜であり、かつ前記ｘが前記半導体基板側から上方
（前記絶縁膜表面）に向かって１から０に連続的に変化
していることを特徴とし、信頼性の高い加工特性が得ら
れる具体的な他の素材が提供されるものである。
【０００８】また本発明は、半導体基板と、該半導体表
面上に設けられた絶縁膜と、該絶縁膜が有する開口部に
設けられたゲート電極とを有する半導体装置において、
前記絶縁膜は、ＴａＯxＮ(1-x)で表される組成を有する
膜であり、かつ前記ｘが半導体基板から上方（前記絶縁
膜表面）に向かって０から１、または１から０に連続的
に変化していることを特徴とし、このようなＴａ系の絶
縁膜を形成することでＦＥＴの信頼性とゲート寸法の制
御性を向上させることができるようにしたものである。
面上に設けられた絶縁膜と、該絶縁膜が有する開口部に
設けられたゲート電極とを有する半導体装置において、
前記絶縁膜は、ＴａＯxＮ(1-x)で表される組成を有する
膜であり、かつ前記ｘが半導体基板から上方（前記絶縁
膜表面）に向かって０から１、または１から０に連続的
に変化していることを特徴とし、このようなＴａ系の絶
縁膜を形成することでＦＥＴの信頼性とゲート寸法の制
御性を向上させることができるようにしたものである。
【０００９】また、本発明は、前記ゲート電極がＴ型構
造を有していることを特徴としたものであり、ゲート電
極をＴ型構造にすることでゲート抵抗を低減できるので
ＦＥＴ特性を向上させることができる。
造を有していることを特徴としたものであり、ゲート電
極をＴ型構造にすることでゲート抵抗を低減できるので
ＦＥＴ特性を向上させることができる。
【００１０】さらに上記目的を達成するための本発明の
半導体装置の製造方法は、半導体基板上に２層の絶縁膜
を形成する工程と、前記２層の絶縁膜に開口部を形成す
る工程と、前記開口部を通して前記半導体基板に接する
ようにゲート電極を形成する工程とを有する半導体装置
の製造方法において、前記開口部は、上層（表面）の第
１の前記絶縁膜を異方性エッチングで開口し、該第１の
絶縁膜の下層の第２の絶縁膜を等方性エッチングで開口
することにより形成することを特徴としている。
半導体装置の製造方法は、半導体基板上に２層の絶縁膜
を形成する工程と、前記２層の絶縁膜に開口部を形成す
る工程と、前記開口部を通して前記半導体基板に接する
ようにゲート電極を形成する工程とを有する半導体装置
の製造方法において、前記開口部は、上層（表面）の第
１の前記絶縁膜を異方性エッチングで開口し、該第１の
絶縁膜の下層の第２の絶縁膜を等方性エッチングで開口
することにより形成することを特徴としている。
【００１１】すなわち、所定のドライエッチング方法に
対して、上層の絶縁膜よりエッチングレートの低い絶縁
膜を下層に配設し、その上層の絶縁膜を異方性ドライエ
ッチングする。このとき異方性ドライエッチングは下層
の絶縁膜で停止する。そのため絶縁膜下の基板表面がプ
ラズマにさらされることがなく、プラズマによるダメー
ジを受けないようにすることができる。
対して、上層の絶縁膜よりエッチングレートの低い絶縁
膜を下層に配設し、その上層の絶縁膜を異方性ドライエ
ッチングする。このとき異方性ドライエッチングは下層
の絶縁膜で停止する。そのため絶縁膜下の基板表面がプ
ラズマにさらされることがなく、プラズマによるダメー
ジを受けないようにすることができる。
【００１２】
【発明の実施の形態】以下に本発明の実施例について、
添付された図面を参照して具体的に説明する。なお、実
施例を説明するための全図において、同様の機能を有す
る部分には同じ符合を付け、その繰り返しの説明は省略
する。図１は、本発明による半導体装置及びその製造方
法の一実施例を説明するための工程を示す概略構成図
で、図中、１はＨＥＭＴ基板、１ａはＧａＡｓ基板、１
ｂはチャネル層、１ｃは電子供給層、１ｄはコンタクト
層、２はＳｉＯ2膜、３はＳｉＮ膜、４は電子線レジス
ト、５はレジストパターン（電子線レジスト開口部）、
６はＳｉＮ開口部、７はＳｉＯ2開口部、８はリセス
溝、９はゲート金属である。
添付された図面を参照して具体的に説明する。なお、実
施例を説明するための全図において、同様の機能を有す
る部分には同じ符合を付け、その繰り返しの説明は省略
する。図１は、本発明による半導体装置及びその製造方
法の一実施例を説明するための工程を示す概略構成図
で、図中、１はＨＥＭＴ基板、１ａはＧａＡｓ基板、１
ｂはチャネル層、１ｃは電子供給層、１ｄはコンタクト
層、２はＳｉＯ2膜、３はＳｉＮ膜、４は電子線レジス
ト、５はレジストパターン（電子線レジスト開口部）、
６はＳｉＮ開口部、７はＳｉＯ2開口部、８はリセス
溝、９はゲート金属である。
【００１３】まず、図１（Ａ）に示すように、ＧａＡｓ
基板１ａ上に、チャネル層１ｂ、電子供給層１ｃ、コン
タクト層１ｄを順次エピタキシャル成長させてなるＨＥ
ＭＴ基板１を用意し、このＨＥＭＴ基板１にＣＶＤ法に
より５００Å厚さのＳｉＯ2膜２及び２０００Å厚さの
ＳｉＮ膜３を堆積させる。そして図１（Ｂ）に示すよう
に、電子線レジスト４を基板全面に塗布した後、電子線
露光を行って開口パターン（電子線レジスト開口部）５
を形成する。
基板１ａ上に、チャネル層１ｂ、電子供給層１ｃ、コン
タクト層１ｄを順次エピタキシャル成長させてなるＨＥ
ＭＴ基板１を用意し、このＨＥＭＴ基板１にＣＶＤ法に
より５００Å厚さのＳｉＯ2膜２及び２０００Å厚さの
ＳｉＮ膜３を堆積させる。そして図１（Ｂ）に示すよう
に、電子線レジスト４を基板全面に塗布した後、電子線
露光を行って開口パターン（電子線レジスト開口部）５
を形成する。
【００１４】次に図１（Ｃ）に示すように、形成したレ
ジストパターン５をマスクにＣＦ4／Ｏ2の混合ガスで反
応性イオンエッチングを行い、ＳｉＮ膜３をエッチング
する。この時のＳｉＮ開口部６がゲート長を規定する。
次いで、図１（Ｄ）に示すように、緩衝ふっ酸をエッチ
ング液として用いＳｉＯ2膜２をエッチングしてＳｉＯ2
開口部７を形成する。この時緩衝ふっ酸液におけるＳｉ
Ｎ膜とＳｉＯ2膜の選択比は５００程度なので、ＳｉＮ
膜３はほとんどエッチングされず、ゲート長はＳｉＮ開
口部６の幅で規定することができる。
ジストパターン５をマスクにＣＦ4／Ｏ2の混合ガスで反
応性イオンエッチングを行い、ＳｉＮ膜３をエッチング
する。この時のＳｉＮ開口部６がゲート長を規定する。
次いで、図１（Ｄ）に示すように、緩衝ふっ酸をエッチ
ング液として用いＳｉＯ2膜２をエッチングしてＳｉＯ2
開口部７を形成する。この時緩衝ふっ酸液におけるＳｉ
Ｎ膜とＳｉＯ2膜の選択比は５００程度なので、ＳｉＮ
膜３はほとんどエッチングされず、ゲート長はＳｉＮ開
口部６の幅で規定することができる。
【００１５】次に図１（Ｅ）に示すように、クエン酸系
のエッチャントでリセス溝８を形成し、さらに図１
（Ｆ）に示すように、ゲート電極となる金属（ゲート金
属）９を蒸着する。次いで図１（Ｇ）に示すように、ア
セトン等の有機溶剤で不要な金属を除去してリセス構造
のゲート構造を形成する。
のエッチャントでリセス溝８を形成し、さらに図１
（Ｆ）に示すように、ゲート電極となる金属（ゲート金
属）９を蒸着する。次いで図１（Ｇ）に示すように、ア
セトン等の有機溶剤で不要な金属を除去してリセス構造
のゲート構造を形成する。
【００１６】図２は、本発明の第２の実施例を説明する
ための図で、図中、１０はＳｉＯxＮ(1-x)膜で、また
７’はＳｉＯxＮ(1-x)開口部である。本実施例は、絶縁
膜としてＳｉＯxＮ(1-x)膜１０を使用した構成を有する
ものである。まず図２（Ａ）に示すように、ＧａＡｓ基
板１ａ上にチャネル層１ｂ、電子供給層１ｃ、コンタク
ト層１ｄを順次エピタキシャル成長させたＨＥＭＴ基板
１を用意し、このＨＥＭＴ基板１にＰＣＶＤ法でＳｉＯ
xＮ(1-x)膜１０を２０００Åの厚さで成膜する。ここで
ＳｉＯxＮ(1-x)膜１０のＸの値は基板表面側から上方に
向かって連続的に１から０に変化する。
ための図で、図中、１０はＳｉＯxＮ(1-x)膜で、また
７’はＳｉＯxＮ(1-x)開口部である。本実施例は、絶縁
膜としてＳｉＯxＮ(1-x)膜１０を使用した構成を有する
ものである。まず図２（Ａ）に示すように、ＧａＡｓ基
板１ａ上にチャネル層１ｂ、電子供給層１ｃ、コンタク
ト層１ｄを順次エピタキシャル成長させたＨＥＭＴ基板
１を用意し、このＨＥＭＴ基板１にＰＣＶＤ法でＳｉＯ
xＮ(1-x)膜１０を２０００Åの厚さで成膜する。ここで
ＳｉＯxＮ(1-x)膜１０のＸの値は基板表面側から上方に
向かって連続的に１から０に変化する。
【００１７】ＳｉＯxＮ(1-x)１０膜のための成膜ガスと
してはＳｉＨ4，Ｎ2Ｏ，ＮＨ3を用い、成膜圧力は０.６
６６６１×１０2パスカル（０.５Ｔｏｒｒ）でＳｉＨ4
の流量を４ｓｃｃｍ／ｍｉｎの一定とし、Ｎ2Ｏの流量
を２０ｓｃｃｍ／ｍｉｎから１０ｓｃｃｍ／ｍｉｎの割
合で減少させ、ＮＨ3の流量を０ｓｃｃｍから１０ｓｃ
ｃｍ／ｓｅｃの割合で増加させる。また基板温度は４０
０℃に制御する。このときの成膜時間は２分である。
してはＳｉＨ4，Ｎ2Ｏ，ＮＨ3を用い、成膜圧力は０.６
６６６１×１０2パスカル（０.５Ｔｏｒｒ）でＳｉＨ4
の流量を４ｓｃｃｍ／ｍｉｎの一定とし、Ｎ2Ｏの流量
を２０ｓｃｃｍ／ｍｉｎから１０ｓｃｃｍ／ｍｉｎの割
合で減少させ、ＮＨ3の流量を０ｓｃｃｍから１０ｓｃ
ｃｍ／ｓｅｃの割合で増加させる。また基板温度は４０
０℃に制御する。このときの成膜時間は２分である。
【００１８】次に図２（Ｂ）に示すように、電子線レジ
スト４を基板全面に塗布した後、電子線露光を行ってレ
ジストパターン５を形成する。そして図２（Ｃ）に示す
ように、形成したレジストパターンをマスクにＣＦ4／
Ｈ2の混合ガスで反応性イオンエッチングを行い、Ｓｉ
ＯxＮ(1-x)膜１０をエッチングする。ＣＦ4／Ｈ2ガスは
ＳｉＮ膜に対するエッチングレートがＳｉＯ膜に対する
エッチングレートより高いので、表面に近い部分ではエ
ッチングが早く進行し、半導体基板（ＧａＡｓ基板１）
に近くなるほど遅くなる。すなわちＧａＡｓ基板１の極
近傍でエッチングを停止することは容易である。
スト４を基板全面に塗布した後、電子線露光を行ってレ
ジストパターン５を形成する。そして図２（Ｃ）に示す
ように、形成したレジストパターンをマスクにＣＦ4／
Ｈ2の混合ガスで反応性イオンエッチングを行い、Ｓｉ
ＯxＮ(1-x)膜１０をエッチングする。ＣＦ4／Ｈ2ガスは
ＳｉＮ膜に対するエッチングレートがＳｉＯ膜に対する
エッチングレートより高いので、表面に近い部分ではエ
ッチングが早く進行し、半導体基板（ＧａＡｓ基板１）
に近くなるほど遅くなる。すなわちＧａＡｓ基板１の極
近傍でエッチングを停止することは容易である。
【００１９】次いで図２（Ｄ）に示すように、緩衝ふっ
酸をエッチング液として用い、ＳｉＯxＮ(1-x)膜をエッ
チングしてＳｉＯxＮ(1-x)開口部７’を形成する。この
とき緩衝ふっ酸液におけるＳｉＮ膜とＳｉＯ膜との選択
比は１００程度なので、絶縁膜としてのＳｉＯxＮ(1-x)
膜１０の表面はほとんどエッチングされず、ＧａＡｓ基
板１に近い部分がエッチングされる。
酸をエッチング液として用い、ＳｉＯxＮ(1-x)膜をエッ
チングしてＳｉＯxＮ(1-x)開口部７’を形成する。この
とき緩衝ふっ酸液におけるＳｉＮ膜とＳｉＯ膜との選択
比は１００程度なので、絶縁膜としてのＳｉＯxＮ(1-x)
膜１０の表面はほとんどエッチングされず、ＧａＡｓ基
板１に近い部分がエッチングされる。
【００２０】次に図２（Ｅ）に示すように、クエン酸系
のエッチャントでリセス溝８を形成しゲート電極となる
金属９を蒸着する。そして最後に、図２（Ｆ）に示すよ
うに不要な金属を有機溶剤で除去してリセスゲート構造
を形成する。
のエッチャントでリセス溝８を形成しゲート電極となる
金属９を蒸着する。そして最後に、図２（Ｆ）に示すよ
うに不要な金属を有機溶剤で除去してリセスゲート構造
を形成する。
【００２１】上記の本発明の実施例においては、Ｓｉの
酸化窒化膜を用いた構成を説明したが、Ｔａの酸化窒化
膜を用いることによってもエッチングガス及びエッチン
グ液を適宜選択すれば同様の構造のリセスゲート構造を
形成することができる。
酸化窒化膜を用いた構成を説明したが、Ｔａの酸化窒化
膜を用いることによってもエッチングガス及びエッチン
グ液を適宜選択すれば同様の構造のリセスゲート構造を
形成することができる。
【００２２】図３は、本発明の第３の実施例を説明する
ための図で、図中、１１はイメージリバーサルレジスト
である。本実施例は、Ｔ型ゲート構造を有するＨＥＭＴ
を作製するものである。まず、第１の実施例と同様に、
第１の実施例における図１（Ｄ）に示す工程まで実施す
る。図１（Ｄ）で得られたものと同じ構成を図３（Ａ）
に示す。次に図３（Ｂ）に示すように、Ｔ型ゲートの上
部を形成するためにイメージリバーサルレジスト１１を
使用して逆テーパ形状のレジストパターンを形成する。
ための図で、図中、１１はイメージリバーサルレジスト
である。本実施例は、Ｔ型ゲート構造を有するＨＥＭＴ
を作製するものである。まず、第１の実施例と同様に、
第１の実施例における図１（Ｄ）に示す工程まで実施す
る。図１（Ｄ）で得られたものと同じ構成を図３（Ａ）
に示す。次に図３（Ｂ）に示すように、Ｔ型ゲートの上
部を形成するためにイメージリバーサルレジスト１１を
使用して逆テーパ形状のレジストパターンを形成する。
【００２３】次いで、図３（Ｃ）に示すように、クエン
酸系のエッチャントでリセス溝８の形成を行い、図３
（Ｄ）に示すようにゲート電極となる金属９を蒸着し
て、さらに図３（Ｅ）に示すように、フッ酸でエッチン
グすることにより不要な金属を除去してリセスゲート構
造を形成する。
酸系のエッチャントでリセス溝８の形成を行い、図３
（Ｄ）に示すようにゲート電極となる金属９を蒸着し
て、さらに図３（Ｅ）に示すように、フッ酸でエッチン
グすることにより不要な金属を除去してリセスゲート構
造を形成する。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
ＨＥＭＴ基板表面の絶縁膜をドライエッチングしてゲー
ト長を規定する開口を設ける際に、ＧａＡｓ基板表面が
エッチングガスのプラズマに曝されることが無く、その
ためゲート寸法の大きさに関わらずプラズマダメージが
生じることのないＨＥＭＴを作製することができる。以
下に各請求項に対応する効果を示す。
ＨＥＭＴ基板表面の絶縁膜をドライエッチングしてゲー
ト長を規定する開口を設ける際に、ＧａＡｓ基板表面が
エッチングガスのプラズマに曝されることが無く、その
ためゲート寸法の大きさに関わらずプラズマダメージが
生じることのないＨＥＭＴを作製することができる。以
下に各請求項に対応する効果を示す。
【００２５】請求項１ないし３の発明によれば、半導体
表面上の絶縁膜と、その開口部にゲート電極を有する半
導体装置において、絶縁膜が２層の絶縁膜で構成され、
上層の絶縁膜の開口幅より下層の絶縁膜の開口幅を広く
開口することができ、これにより半導体基板に異方性エ
ッチングによるダメージが導入されないので、高性能の
半導体装置を得ることができる。
表面上の絶縁膜と、その開口部にゲート電極を有する半
導体装置において、絶縁膜が２層の絶縁膜で構成され、
上層の絶縁膜の開口幅より下層の絶縁膜の開口幅を広く
開口することができ、これにより半導体基板に異方性エ
ッチングによるダメージが導入されないので、高性能の
半導体装置を得ることができる。
【００２６】請求項４の発明によれば、絶縁膜としてＴ
ａ酸化窒化膜を使用することでゲート寸法の制御性が向
上し、また信頼性も向上する。請求項５の発明によれ
ば、ゲート電極がＴ型構造であるので、ゲート抵抗が小
さくなり周波数特性の良いＦＥＴとなる。
ａ酸化窒化膜を使用することでゲート寸法の制御性が向
上し、また信頼性も向上する。請求項５の発明によれ
ば、ゲート電極がＴ型構造であるので、ゲート抵抗が小
さくなり周波数特性の良いＦＥＴとなる。
【００２７】請求項６の発明によれば、半導体基板上に
２層の絶縁膜を形成する工程と、その２層の絶縁膜に開
口を形成する工程と、得られた開口を通して半導体基板
に接するようにゲート電極を形成する工程とを有する方
法において、上層の絶縁膜を異方性エッチングで開口
し、下層の絶縁膜を等方性エッチングで開口しているの
で、半導体基板に異方性エッチングによるダメージが導
入されることがなく高性能の半導体装置を形成すること
ができる。
２層の絶縁膜を形成する工程と、その２層の絶縁膜に開
口を形成する工程と、得られた開口を通して半導体基板
に接するようにゲート電極を形成する工程とを有する方
法において、上層の絶縁膜を異方性エッチングで開口
し、下層の絶縁膜を等方性エッチングで開口しているの
で、半導体基板に異方性エッチングによるダメージが導
入されることがなく高性能の半導体装置を形成すること
ができる。
【図１】 本発明の第１の実施例を説明するための図で
ある。
ある。
【図２】 本発明の第２の実施例を説明するための図で
ある。
ある。
【図３】 本発明の第３の実施例を説明するための図で
ある。
ある。
１…ＨＥＭＴ基板、２…ＳｉＯ2膜、３…ＳｉＮ膜、４
…電子線レジスト、５…電子線レジスト開口部、６…Ｓ
ｉＮ開口部、７…ＳｉＯ2開口部、７’…ＳｉＯxＮ
(1-x)開口部、８…リセス溝、９…ゲート金属、１０…
ＳｉＯxＮ(1-x)膜、１１…イメージリバーサルレジス
ト。
…電子線レジスト、５…電子線レジスト開口部、６…Ｓ
ｉＮ開口部、７…ＳｉＯ2開口部、７’…ＳｉＯxＮ
(1-x)開口部、８…リセス溝、９…ゲート金属、１０…
ＳｉＯxＮ(1-x)膜、１１…イメージリバーサルレジス
ト。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F102 FA00 GB01 GC01 GD01 GJ05 GQ01 GR04 GS03 GS04 GV06 GV07 GV08 HC00 HC10 HC16 HC17 HC29
Claims (6)
- 【請求項１】 半導体基板と、該半導体基板の表面に設
けられた絶縁膜と、該絶縁膜が有する開口部に設けられ
たゲート電極とを有する半導体装置において、前記絶縁
膜は、２層の絶縁膜で構成されていることを特徴とする
半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記２層の絶縁膜は、表面側の第１の絶縁膜がＳｉＮ膜
であり、該ＳｉＮ膜の下層の第２の絶縁膜がＳｉＯ2膜
であることを特徴とする半導体装置。 - 【請求項３】 半導体基板と、該半導体基板の表面に設
けられた絶縁膜と、該絶縁膜が有する開口部に設けられ
たゲート電極とを有する半導体装置において、前記絶縁
膜は、ＳｉＯxＮ(1-x)で表される組成を有する膜であ
り、かつ前記ｘが前記半導体基板側から前記絶縁膜表面
に向かって１から０に連続的に変化していることを特徴
とする半導体装置。 - 【請求項４】 半導体基板と、該半導体基板の表面に設
けられた絶縁膜と、該絶縁膜が有する開口部に設けられ
たゲート電極とを有する半導体装置において、前記絶縁
膜は、ＴａＯxＮ(1-x)で表される組成を有する膜であ
り、かつ前記ｘが前記半導体基板側から前記絶縁膜表面
に向かって０から１、または１から０に連続的に変化し
ていることを特徴とする半導体装置。 - 【請求項５】 請求項１ないし４のいずれか１に記載の
半導体装置において、前記ゲート電極はＴ型構造を有し
ていることを特徴とする半導体装置。 - 【請求項６】 半導体基板上に２層の絶縁膜を形成する
工程と、前記２層の絶縁膜に該絶縁膜を貫通する開口部
を形成する工程と、前記開口部を通して半導体基板に接
するようにゲート電極を形成する工程とを有する半導体
装置の製造方法において、前記開口部は、表面の第１の
前記絶縁膜を異方性エッチングで開口し、該第１の絶縁
膜の下層の第２の絶縁膜を等方性エッチングで開口する
ことにより形成することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000025844A JP2001217258A (ja) | 2000-02-03 | 2000-02-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000025844A JP2001217258A (ja) | 2000-02-03 | 2000-02-03 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001217258A true JP2001217258A (ja) | 2001-08-10 |
Family
ID=18551643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000025844A Pending JP2001217258A (ja) | 2000-02-03 | 2000-02-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001217258A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013219301A (ja) * | 2012-04-12 | 2013-10-24 | Nippon Telegr & Teleph Corp <Ntt> | 電極形成方法 |
| US9142636B2 (en) | 2005-07-20 | 2015-09-22 | Cree, Inc. | Methods of fabricating nitride-based transistors with an ETCH stop layer |
-
2000
- 2000-02-03 JP JP2000025844A patent/JP2001217258A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9142636B2 (en) | 2005-07-20 | 2015-09-22 | Cree, Inc. | Methods of fabricating nitride-based transistors with an ETCH stop layer |
| JP2013219301A (ja) * | 2012-04-12 | 2013-10-24 | Nippon Telegr & Teleph Corp <Ntt> | 電極形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20050118755A1 (en) | Phosphoric acid free process for polysilicon gate definition | |
| JPH09321063A (ja) | 半導体装置およびその製造方法 | |
| US5338703A (en) | Method for producing a recessed gate field effect transistor | |
| US5436205A (en) | Method of forming electrode in semiconductor device | |
| JP2001217258A (ja) | 半導体装置及びその製造方法 | |
| JP2002093819A (ja) | 半導体装置及びその製造方法 | |
| JP3109590B2 (ja) | 半導体装置の製造方法 | |
| JP2001053083A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3214453B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2914022B2 (ja) | ゲート電極の形成方法 | |
| JP2790104B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3226666B2 (ja) | 半導体装置の製造方法 | |
| JP2803112B2 (ja) | 半導体装置の製造方法 | |
| JP3183251B2 (ja) | 半導体装置の製造方法 | |
| JP2591436B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2612357B2 (ja) | トランジスタのゲート電極の製造方法 | |
| KR100672783B1 (ko) | 반도체 소자의 제조 방법 | |
| JP3062291B2 (ja) | ドライエッチング方法 | |
| JPH08274078A (ja) | エッチング方法 | |
| JPH1187322A (ja) | 半導体装置の製造方法 | |
| KR100239902B1 (ko) | 갈륨비소 메스펫의 평탄화방법 | |
| JPH09312299A (ja) | 半導体装置およびその製造方法 | |
| JPH06177164A (ja) | 半導体装置の製造方法 | |
| JPH0595004A (ja) | 電界効果トランジスタの製造方法 | |
| JP2001274173A (ja) | 化合物半導体装置の製造方法 |