JPH0541361A - 化合物半導体装置の電極形成方法 - Google Patents
化合物半導体装置の電極形成方法Info
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- JPH0541361A JPH0541361A JP19552791A JP19552791A JPH0541361A JP H0541361 A JPH0541361 A JP H0541361A JP 19552791 A JP19552791 A JP 19552791A JP 19552791 A JP19552791 A JP 19552791A JP H0541361 A JPH0541361 A JP H0541361A
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- film
- metal film
- compound semiconductor
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Abstract
(57)【要約】
【目的】 半導体装置の電極を制御良く形成する。
【構成】 本発明の化合物半導体装置の電極形成方法
は、化合物半導体基板上に耐熱性金属膜を形成する工程
と、耐熱金属膜上に、フォトレジストパターンを形成す
る工程と、フォトレジストパターン上に絶縁膜を形成す
る工程と、その後、上方より異方性エッチングを行い、
耐熱性金属の電極パターンを化合物半導体基板上に形成
する工程とを含む。
は、化合物半導体基板上に耐熱性金属膜を形成する工程
と、耐熱金属膜上に、フォトレジストパターンを形成す
る工程と、フォトレジストパターン上に絶縁膜を形成す
る工程と、その後、上方より異方性エッチングを行い、
耐熱性金属の電極パターンを化合物半導体基板上に形成
する工程とを含む。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体装置の電極
形成方法に関し、特に詳細には、ショットキーゲート型
の化合物半導体装置に電極形成方法に関する。
形成方法に関し、特に詳細には、ショットキーゲート型
の化合物半導体装置に電極形成方法に関する。
【０００２】
【従来の技術】従来、ＧａＡｓ・ＭＥＳＦＥＴ（ガリウ
ム・砒素・金属ー半導体接合電界効果トランジスタ）で
は、ショットキー電極をマスクとして用いた自己整合
（セルフアライン）プロセスが採用されている。このセ
ルフアラインプロセスでは、ｎ+ 導電層を、ショットキ
ー電極形成のマスクとして用いることにより、ゲート電
極とｎ+ 導電層との間隔を狭め、ｎ層の表面空乏層に基
づく寄生抵抗を減少させている。そして、このセルフア
ラインプロセスでは、ゲート電極材料として耐熱性の高
い高融点金属を用いる耐熱ゲートプロセスが採用されて
いる。具体的には、第４図（ａ）及び（ｂ）に示すよう
に化合物半導体基板１上に電極となる耐熱金属膜上２を
形成し、これの上にフォトレジストのマスク３を形成
し、このマスク３を利用してドライエッチング加工する
ことに電極を形成している。このことは、培風館発行の
『超高速化合物半導体デバイス』（菅野卓雄監修、大森
正道編）に詳しく述べられている。
ム・砒素・金属ー半導体接合電界効果トランジスタ）で
は、ショットキー電極をマスクとして用いた自己整合
（セルフアライン）プロセスが採用されている。このセ
ルフアラインプロセスでは、ｎ+ 導電層を、ショットキ
ー電極形成のマスクとして用いることにより、ゲート電
極とｎ+ 導電層との間隔を狭め、ｎ層の表面空乏層に基
づく寄生抵抗を減少させている。そして、このセルフア
ラインプロセスでは、ゲート電極材料として耐熱性の高
い高融点金属を用いる耐熱ゲートプロセスが採用されて
いる。具体的には、第４図（ａ）及び（ｂ）に示すよう
に化合物半導体基板１上に電極となる耐熱金属膜上２を
形成し、これの上にフォトレジストのマスク３を形成
し、このマスク３を利用してドライエッチング加工する
ことに電極を形成している。このことは、培風館発行の
『超高速化合物半導体デバイス』（菅野卓雄監修、大森
正道編）に詳しく述べられている。
【０００３】
【発明が解決しようとする課題】しかし、上記のような
従来の方法では、フォトレジストをマスクとして用いて
いるため、耐熱金属膜に対して、ドライエッチングする
際、フォトレジストパターンが充分なエッチング耐性を
有していない。その為、第４図（ｃ）に示すように、フ
ォトレジストマスク３は、ドライエッチング加工により
そのマスクとしてのパターンが点線で示すように細り、
エッチング加工すべきゲート電極の寸法を正確に制御す
ることが難しかった。特に、長さが０．５μｍ以下のゲ
ート電極を正確に形成することが難しかった。
従来の方法では、フォトレジストをマスクとして用いて
いるため、耐熱金属膜に対して、ドライエッチングする
際、フォトレジストパターンが充分なエッチング耐性を
有していない。その為、第４図（ｃ）に示すように、フ
ォトレジストマスク３は、ドライエッチング加工により
そのマスクとしてのパターンが点線で示すように細り、
エッチング加工すべきゲート電極の寸法を正確に制御す
ることが難しかった。特に、長さが０．５μｍ以下のゲ
ート電極を正確に形成することが難しかった。
【０００４】そこで、本発明は、上記問題点を解決し、
寸法精度の高い電極を形成できる化合物半導体装置の電
極形成方法を提供することを目的とする。
寸法精度の高い電極を形成できる化合物半導体装置の電
極形成方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の化合物半導体装
置の電極形成方法は、化合物半導体基板上に耐熱性金属
膜を形成する工程と、この耐熱金属膜上に、フォトレジ
ストパターンを形成する工程と、このフォトレジストパ
ターン上に絶縁膜を形成する工程と、その後、上方より
異方性エッチングを行い、耐熱性金属の電極パターンを
化合物半導体基板上に形成する工程とを含むことを特徴
とする。
置の電極形成方法は、化合物半導体基板上に耐熱性金属
膜を形成する工程と、この耐熱金属膜上に、フォトレジ
ストパターンを形成する工程と、このフォトレジストパ
ターン上に絶縁膜を形成する工程と、その後、上方より
異方性エッチングを行い、耐熱性金属の電極パターンを
化合物半導体基板上に形成する工程とを含むことを特徴
とする。
【０００６】
【作用】本発明に電極形成方法では、上記のように構成
しているため、上方よりの異方性エッチングを行った
際、フォトレジストパターンの側壁に付着した絶縁膜は
エッチング方向において厚いため、その側壁に残り、フ
ォトレジストパターンの側方向の細りが防止される。そ
のため、耐熱性金属の電極パターンを正確に形成するこ
とができる。
しているため、上方よりの異方性エッチングを行った
際、フォトレジストパターンの側壁に付着した絶縁膜は
エッチング方向において厚いため、その側壁に残り、フ
ォトレジストパターンの側方向の細りが防止される。そ
のため、耐熱性金属の電極パターンを正確に形成するこ
とができる。
【０００７】
【実施例】以下、第１図、第２図及び第３図を参照しつ
つ、本発明の形成方法に従う一実施例である電極形成方
法を説明する。
つ、本発明の形成方法に従う一実施例である電極形成方
法を説明する。
【０００８】第１図は、本発明に従う電極形成方法の一
実施例の特徴部分の工程図を示し、第２図は第１図に示
す工程図の各工程での形成過程における半導体装置の各
断面構造を示す。
実施例の特徴部分の工程図を示し、第２図は第１図に示
す工程図の各工程での形成過程における半導体装置の各
断面構造を示す。
【０００９】第１図に示すように、本発明の実施例の電
極形成方法は、半絶縁性のＧａＡｓ基板上に、半導体装
置の電極となる金属膜を形成する工程１０と、この金属
膜上にフォトレジストを塗布し、フォトレジストパター
ンを形成する工程１１と、基板全面にＳｉＯ2 膜を形成
する工程１２と、ＳｉＯ2膜と共に金属膜を上方より異
方性エッチングする工程１３とを含んでいる。
極形成方法は、半絶縁性のＧａＡｓ基板上に、半導体装
置の電極となる金属膜を形成する工程１０と、この金属
膜上にフォトレジストを塗布し、フォトレジストパター
ンを形成する工程１１と、基板全面にＳｉＯ2 膜を形成
する工程１２と、ＳｉＯ2膜と共に金属膜を上方より異
方性エッチングする工程１３とを含んでいる。
【００１０】そして、本発明の特徴とするところは、フ
ォトレジストパターン上にＳｉＯ2 膜を形成した後、上
方より異方性エッチングを行うことにより、エッチング
中にフォトレジストが側壁方向から浸蝕され、細り、パ
ターンニング寸法が所望の値から小さくなってしまうこ
とを防止している点にある。
ォトレジストパターン上にＳｉＯ2 膜を形成した後、上
方より異方性エッチングを行うことにより、エッチング
中にフォトレジストが側壁方向から浸蝕され、細り、パ
ターンニング寸法が所望の値から小さくなってしまうこ
とを防止している点にある。
【００１１】以下、第２図を用いて、本発明の実施例の
方法の電極形成方法を説明していく。
方法の電極形成方法を説明していく。
【００１２】第２図（ａ）に示すように、工程１０で
は、化合物半導体基板、例えばＧａＡｓ基板２０上に形
成すべき電極の材料となる耐熱性金属であるＷＳｉを高
周波スパッタリング（ＲＦスパッタリング）で所望の厚
さに堆積し、ＷＳｉ金属膜２１を形成する。
は、化合物半導体基板、例えばＧａＡｓ基板２０上に形
成すべき電極の材料となる耐熱性金属であるＷＳｉを高
周波スパッタリング（ＲＦスパッタリング）で所望の厚
さに堆積し、ＷＳｉ金属膜２１を形成する。
【００１３】次に、工程１１では、ＷＳｉ金属膜２１上
にフォトレジスト膜を塗布し、リソグラフィ技術を用い
て形成すべき電極パターンと対応したフォトレジストパ
ターン２２が残るようにパターンニングする。この状態
を第３図（ｂ）に示す。
にフォトレジスト膜を塗布し、リソグラフィ技術を用い
て形成すべき電極パターンと対応したフォトレジストパ
ターン２２が残るようにパターンニングする。この状態
を第３図（ｂ）に示す。
【００１４】その工程１２では、工程１１で形成したフ
ォトレジストパターン２２及びＷＳｉ金属膜２１上に、
ＲＦスパッタリングにより、ＳｉＯ2 膜２３を形成す
る。この状態を第３図（ｃ）に示す。
ォトレジストパターン２２及びＷＳｉ金属膜２１上に、
ＲＦスパッタリングにより、ＳｉＯ2 膜２３を形成す
る。この状態を第３図（ｃ）に示す。
【００１５】そして、工程１２の後、反応性イオンエッ
チング（ＲＩＥ）法を行い、ＳｉＯ2 膜２３と共に、フ
ォトレジストパターン２２の形成されていない部分のＷ
Ｓｉ金属膜２１を異方性エッチングにより除去し、所望
の電極パターン２３を化合物半導体基板１０上に形成す
る。この異方性エッチングでは、フォトレジストパター
ン２２が残っていないＷＳｉ金属膜２１上のＳｉＯ2 膜
２３とフォトレジストパターン２３上のＳｉＯ2 膜がま
ず除去され、その後、フォトレジストパターン２２が形
成されていない部分のＷＳｉ金属膜が除去されるが、フ
ォトレジストパターン２２の側面に形成されているＳｉ
Ｏ2 膜２３ａは、縦方向（異方性エッチングのエッチン
グ方向）の厚さが厚いため、この異方性のエッチング中
は、除去されずに残り、フォトレジストパターン２２の
形状が細ることはない。したがって、このエッチングに
より形成される電極パターン２３は、最初に形成したフ
ォトレジストパターン２２とほぼ同じとなり、寸法精度
の高い電極形成が可能になる。特にＭＥＳＦＥＴ等のゲ
ート形成加工において、顕著なる効果を有する。このエ
ッチング過程を第２図（ｄ）、第３図（ａ）に示す。
チング（ＲＩＥ）法を行い、ＳｉＯ2 膜２３と共に、フ
ォトレジストパターン２２の形成されていない部分のＷ
Ｓｉ金属膜２１を異方性エッチングにより除去し、所望
の電極パターン２３を化合物半導体基板１０上に形成す
る。この異方性エッチングでは、フォトレジストパター
ン２２が残っていないＷＳｉ金属膜２１上のＳｉＯ2 膜
２３とフォトレジストパターン２３上のＳｉＯ2 膜がま
ず除去され、その後、フォトレジストパターン２２が形
成されていない部分のＷＳｉ金属膜が除去されるが、フ
ォトレジストパターン２２の側面に形成されているＳｉ
Ｏ2 膜２３ａは、縦方向（異方性エッチングのエッチン
グ方向）の厚さが厚いため、この異方性のエッチング中
は、除去されずに残り、フォトレジストパターン２２の
形状が細ることはない。したがって、このエッチングに
より形成される電極パターン２３は、最初に形成したフ
ォトレジストパターン２２とほぼ同じとなり、寸法精度
の高い電極形成が可能になる。特にＭＥＳＦＥＴ等のゲ
ート形成加工において、顕著なる効果を有する。このエ
ッチング過程を第２図（ｄ）、第３図（ａ）に示す。
【００１６】次に、フォトレジスト２２を除去しその側
壁付着したＳｉＯ2膜ととも除去し、その後、イオン注
入を行う。この状態を第３図（ｂ）に示す。
壁付着したＳｉＯ2膜ととも除去し、その後、イオン注
入を行う。この状態を第３図（ｂ）に示す。
【００１７】なお、本発明は上記実施例に限定されず、
種々の変形例が考えられ得る。
種々の変形例が考えられ得る。
【００１８】例えば、上記実施例では、ＳｉＯ2 膜を使
用しているが、この材料に限定されず、種々の膜が適用
され得る。
用しているが、この材料に限定されず、種々の膜が適用
され得る。
【００１９】
【発明の効果】本発明は、先に説明したように、フォト
レジストパターンを形成した後、絶縁膜を形成し、上方
より異方性エッチングを行っているため、フォトレジス
トパターンが細りが抑制されるので、制御性の高い電極
加工が可能になる。
レジストパターンを形成した後、絶縁膜を形成し、上方
より異方性エッチングを行っているため、フォトレジス
トパターンが細りが抑制されるので、制御性の高い電極
加工が可能になる。
【図１】本発明に従う一実施例である電極形成方法の工
程図である。
程図である。
【図２】図１に示す各工程における半導体装置の断面構
造を示す図である。
造を示す図である。
【図３】図１に示す前半工程における半導体装置の断面
構造を示す図である。
構造を示す図である。
【図４】従来の電極形成方法を説明するための半導体装
置の断面構造を示す図である。
置の断面構造を示す図である。
１、２０…化合物半導体基板 ２、２１…耐熱性金属膜 ３、２２…フォトレジストパターン ２３…ＳｉＯ2 膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (1)
- 【請求項１】 化合物半導体基板上に耐熱性金属膜を形
成する工程と、 前記耐熱金属膜上に、フォトレジストパターンを形成す
る工程と、 前記フォトレジストパターン上に絶縁膜を形成する工程
と、 その後、上方より異方性エッチングを行い、耐熱性金属
の電極パターンを化合物半導体基板上に形成する工程と
を含む化合物半導体装置の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19552791A JPH0541361A (ja) | 1991-08-05 | 1991-08-05 | 化合物半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19552791A JPH0541361A (ja) | 1991-08-05 | 1991-08-05 | 化合物半導体装置の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541361A true JPH0541361A (ja) | 1993-02-19 |
Family
ID=16342576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19552791A Pending JPH0541361A (ja) | 1991-08-05 | 1991-08-05 | 化合物半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541361A (ja) |
-
1991
- 1991-08-05 JP JP19552791A patent/JPH0541361A/ja active Pending
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