JP2833929B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は高ゲート耐圧，低ソー
ス抵抗を有する２段リセス構造の電界効果トランジスタ
及びその製造方法に関し、特に低抵抗でかつ精度よく制
御された極微細ゲートを有し、さらに高精度に寸法制御
された２段リセス構造を有する電界効果トランジスタ及
びその製造方法に関するものである。
ス抵抗を有する２段リセス構造の電界効果トランジスタ
及びその製造方法に関し、特に低抵抗でかつ精度よく制
御された極微細ゲートを有し、さらに高精度に寸法制御
された２段リセス構造を有する電界効果トランジスタ及
びその製造方法に関するものである。
【０００２】
【従来の技術】図７は、例えばPreceedings of the SOT
APOCS XIII(p.79)に示された従来の２段リセス構造の製
造方法を示す断面図であり、図において、１はＧａＡｓ
バッファ層、２はｎ−ＧａＡｓ層、３はｎ+ −ＧａＡｓ
層、４はＳｉＯ2 膜、５はポリイミド膜、６はＡｕ薄
膜、７はＴｉ薄膜、８はホトレジスト層である。
APOCS XIII(p.79)に示された従来の２段リセス構造の製
造方法を示す断面図であり、図において、１はＧａＡｓ
バッファ層、２はｎ−ＧａＡｓ層、３はｎ+ −ＧａＡｓ
層、４はＳｉＯ2 膜、５はポリイミド膜、６はＡｕ薄
膜、７はＴｉ薄膜、８はホトレジスト層である。
【０００３】まず図７(a) に示すように、エピタキシャ
ル成長法により形成されたＧａＡｓバッファ層１，ｎ−
ＧａＡｓ層２，ｎ+ −ＧａＡｓ層３を有するＧａＡｓ基
板上に、ＳｉＯ2 膜４，ポリイミド膜５，Ａｕ薄膜６，
Ｔｉ薄膜７，ホトレジスト層８を順次積層する。
ル成長法により形成されたＧａＡｓバッファ層１，ｎ−
ＧａＡｓ層２，ｎ+ −ＧａＡｓ層３を有するＧａＡｓ基
板上に、ＳｉＯ2 膜４，ポリイミド膜５，Ａｕ薄膜６，
Ｔｉ薄膜７，ホトレジスト層８を順次積層する。
【０００４】次に図７(b) に示すように、ホトレジスト
層８をパターニングした後に、Ｔｉ層７をＣＢｒＦ3 ガ
スを用いたＲＩＥ（Reactive Ion Etching) で除去し、
Ｎｉ層９をメッキ法によりＡｕ層６上に成長させる。次
に図７(c) に示すように、ホトレジスト８，Ｔｉ層７を
除去した後、図７(d) に示すように、Ｏ2 ＲＩＥでポリ
イミド層５を，ＣＦ4 ＲＩＥでＳｉＯ2 膜４をそれぞれ
除去する。次に図７(e) に示すように、ｎ+ −ＧａＡｓ
層３を５００オングストローム程度リセスエッチングし
た後、図７(f) に示すようにＳｉＯ2 膜４，ｎ+ −Ｇａ
Ａｓ層３，ｎ−ＧａＡｓ層２と、０．６μｍ程度アンダ
ーカットが入るようにエッチングし、その後ゲート金属
であるＴｉ／Ｐｔ／Ａｕ１０を蒸着する。
層８をパターニングした後に、Ｔｉ層７をＣＢｒＦ3 ガ
スを用いたＲＩＥ（Reactive Ion Etching) で除去し、
Ｎｉ層９をメッキ法によりＡｕ層６上に成長させる。次
に図７(c) に示すように、ホトレジスト８，Ｔｉ層７を
除去した後、図７(d) に示すように、Ｏ2 ＲＩＥでポリ
イミド層５を，ＣＦ4 ＲＩＥでＳｉＯ2 膜４をそれぞれ
除去する。次に図７(e) に示すように、ｎ+ −ＧａＡｓ
層３を５００オングストローム程度リセスエッチングし
た後、図７(f) に示すようにＳｉＯ2 膜４，ｎ+ −Ｇａ
Ａｓ層３，ｎ−ＧａＡｓ層２と、０．６μｍ程度アンダ
ーカットが入るようにエッチングし、その後ゲート金属
であるＴｉ／Ｐｔ／Ａｕ１０を蒸着する。
【０００５】この場合、図７(e) に示すように、ｎ−Ｇ
ａＡｓ層３をまずエッチングしているおり、その後さら
にＳｉＯ2 膜４，ｎ+ −ＧａＡｓ層３，ｎ−ＧａＡｓ層
２を、アンダーカットが入るようにエッチングしている
ため、リセス形状は図７(f)に示すように２段形状とな
る。
ａＡｓ層３をまずエッチングしているおり、その後さら
にＳｉＯ2 膜４，ｎ+ −ＧａＡｓ層３，ｎ−ＧａＡｓ層
２を、アンダーカットが入るようにエッチングしている
ため、リセス形状は図７(f)に示すように２段形状とな
る。
【０００６】最後に図７(g) に示すように、ゲートメタ
ル１０をポリイミド層５とともにリフトオフした後、パ
ッシベーション膜としてＳｉＮ膜１１を堆積することに
より、２段リセス構造を有し、かつその中央の１段目リ
セスにゲート電極１０を有する電界効果トランジスタを
得ている。なお、ここでは便宜上ゲート電極が接触する
リセス面を１段目のリセス、接触しない方を２段目のリ
セスと定義する。
ル１０をポリイミド層５とともにリフトオフした後、パ
ッシベーション膜としてＳｉＮ膜１１を堆積することに
より、２段リセス構造を有し、かつその中央の１段目リ
セスにゲート電極１０を有する電界効果トランジスタを
得ている。なお、ここでは便宜上ゲート電極が接触する
リセス面を１段目のリセス、接触しない方を２段目のリ
セスと定義する。
【０００７】次に２段リセス構造の効果について説明す
る。IEEE Trans.on Electron Devices Vol.34, p.2027,
1987 に示されているように、リセス構造型のＦＥＴで
はゲート−ドレイン間に逆方向バイアスが印加された場
合、表面での電界集中がゲートエッジとリセスエッジに
分散するため、プレーナ型のＦＥＴに比べゲート−ドレ
イン逆バイアス印加に対する耐性が向上する。すなわ
ち、２段リセス構造ではリセスエッジ数が増し、電界集
中が３箇所に分散されるため、ゲート−ドレイン耐圧の
向上が予想される。一方、ソース抵抗については、同一
チャネル厚でも２段リセス構造の場合には、１段リセス
構造に比べ、２段目のリセスの表面が１段目のリセスの
表面より高いことによって、ソース電極側のＧａＡｓ層
２が厚くなるためソース抵抗は低くなるという利点があ
る。
る。IEEE Trans.on Electron Devices Vol.34, p.2027,
1987 に示されているように、リセス構造型のＦＥＴで
はゲート−ドレイン間に逆方向バイアスが印加された場
合、表面での電界集中がゲートエッジとリセスエッジに
分散するため、プレーナ型のＦＥＴに比べゲート−ドレ
イン逆バイアス印加に対する耐性が向上する。すなわ
ち、２段リセス構造ではリセスエッジ数が増し、電界集
中が３箇所に分散されるため、ゲート−ドレイン耐圧の
向上が予想される。一方、ソース抵抗については、同一
チャネル厚でも２段リセス構造の場合には、１段リセス
構造に比べ、２段目のリセスの表面が１段目のリセスの
表面より高いことによって、ソース電極側のＧａＡｓ層
２が厚くなるためソース抵抗は低くなるという利点があ
る。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の電界効果トランジスタの２段リセス構造の形
成方法では、以上の説明からわかるように、メッキ工
程，Ｏ2 ＲＩＥ等多数の工程を必要とするという問題点
があった。
うな従来の電界効果トランジスタの２段リセス構造の形
成方法では、以上の説明からわかるように、メッキ工
程，Ｏ2 ＲＩＥ等多数の工程を必要とするという問題点
があった。
【０００９】またＦＥＴの高性能を目的としてゲート長
を微細化していく場合には、図７(f) に示すように、Ａ
ｕ薄膜６およびＮｉ層９による開口部が塞がるため、ゲ
ート断面形状は三角形となりゲート断面積が減少し、結
果としてゲート抵抗増大によるＦＥＴの利得低下を招
く、またさらには、２段リセス構造の各段の幅はリセス
深さに依存するため、２段リセス構造の寸法制御の自由
度が低く、各種エピタキシャル層を有するリセス深さの
異なる各ＦＥＴごとにこの２段リセス構造の寸法制御を
最適化することは困難であるという問題点があった。
を微細化していく場合には、図７(f) に示すように、Ａ
ｕ薄膜６およびＮｉ層９による開口部が塞がるため、ゲ
ート断面形状は三角形となりゲート断面積が減少し、結
果としてゲート抵抗増大によるＦＥＴの利得低下を招
く、またさらには、２段リセス構造の各段の幅はリセス
深さに依存するため、２段リセス構造の寸法制御の自由
度が低く、各種エピタキシャル層を有するリセス深さの
異なる各ＦＥＴごとにこの２段リセス構造の寸法制御を
最適化することは困難であるという問題点があった。
【００１０】この発明は上記のような問題点を解消する
ためになされたもので、低抵抗でかつ精度よく制御され
た極微細ゲートを有し、さらに高精度に寸法制御された
２段リセス構造を有する電界効果トランジスタを得るこ
とを目的としており、さらにこの装置に適した製造方法
を提供することを目的としている。
ためになされたもので、低抵抗でかつ精度よく制御され
た極微細ゲートを有し、さらに高精度に寸法制御された
２段リセス構造を有する電界効果トランジスタを得るこ
とを目的としており、さらにこの装置に適した製造方法
を提供することを目的としている。
【００１１】
【課題を解決するための手段】この発明に係る電界効果
トランジスタは、ゲート電極と接しない２段目のリセス
の側壁部に絶縁膜からなるサイドウォールを設け、かつ
該サイドウォール下部に、サイドエッチングされた、ゲ
ート電極と接する，１段目のリセスを設けたものであ
る。
トランジスタは、ゲート電極と接しない２段目のリセス
の側壁部に絶縁膜からなるサイドウォールを設け、かつ
該サイドウォール下部に、サイドエッチングされた、ゲ
ート電極と接する，１段目のリセスを設けたものであ
る。
【００１２】この発明に係る電界効果トランジスタの製
造方法は、半絶縁性ＧａＡｓ基板上にＧａＡｓバッファ
層，第１のｎ−ＧａＡｓ層，第１のｎ−ＡｌＧａＡｓ薄
層，第２のｎ−ＧａＡｓ層，第２のｎ−ＡｌＧａＡｓ薄
層、ｎ+ −ＧａＡｓ層を順次エピ成長し、該ｎ+ −Ｇａ
Ａｓ層上に第１の絶縁膜を堆積し、２段目リセスとなる
ところの上記第１の絶縁膜，ｎ+ −ＧａＡｓ層及び第２
のｎ−ＡｌＧａＡｓ薄層を除去し、２段目リセス側壁に
形成したサイドウォールをマスクに１段目リセスをアン
ダーカットが入るように形成し、ゲート電極金属を蒸着
するようにしたものである。
造方法は、半絶縁性ＧａＡｓ基板上にＧａＡｓバッファ
層，第１のｎ−ＧａＡｓ層，第１のｎ−ＡｌＧａＡｓ薄
層，第２のｎ−ＧａＡｓ層，第２のｎ−ＡｌＧａＡｓ薄
層、ｎ+ −ＧａＡｓ層を順次エピ成長し、該ｎ+ −Ｇａ
Ａｓ層上に第１の絶縁膜を堆積し、２段目リセスとなる
ところの上記第１の絶縁膜，ｎ+ −ＧａＡｓ層及び第２
のｎ−ＡｌＧａＡｓ薄層を除去し、２段目リセス側壁に
形成したサイドウォールをマスクに１段目リセスをアン
ダーカットが入るように形成し、ゲート電極金属を蒸着
するようにしたものである。
【００１３】また、この発明に係る電界効果トランジス
タは、ゲート電極と接しない２段目のリセスの側壁部に
絶縁膜からなるサイドウォールを設け、ゲート電極と接
する、サイドエッチングされた１段目のリセスを該サイ
ドウォール下部に設け、該ゲート電極と接する１段目の
リセス側壁部に絶縁膜を設けたものである。
タは、ゲート電極と接しない２段目のリセスの側壁部に
絶縁膜からなるサイドウォールを設け、ゲート電極と接
する、サイドエッチングされた１段目のリセスを該サイ
ドウォール下部に設け、該ゲート電極と接する１段目の
リセス側壁部に絶縁膜を設けたものである。
【００１４】また、この発明に係る電界効果トランジス
タの製造方法は、半絶縁性ＧａＡｓ基板上にＧａＡｓバ
ッファ層，第１のｎ−ＧａＡｓ層，第１のｎ−ＡｌＧａ
Ａｓ薄層，第２のｎ−ＧａＡｓ層，第２のｎ−ＡｌＧａ
Ａｓ薄層，ｎ+ −ＧａＡｓ層を順次エピ成長し、第１の
絶縁膜を上記ｎ+ −ＧａＡｓ層上に堆積し、２段目リセ
ス側壁に形成したサイドウォールをマスクに１段目リセ
スをアンダーカットが入るように形成した後、１段目の
リセス側壁のみに絶縁膜を堆積させ、その後、スパッタ
法によりゲート電極を堆積するようにしたものである。
タの製造方法は、半絶縁性ＧａＡｓ基板上にＧａＡｓバ
ッファ層，第１のｎ−ＧａＡｓ層，第１のｎ−ＡｌＧａ
Ａｓ薄層，第２のｎ−ＧａＡｓ層，第２のｎ−ＡｌＧａ
Ａｓ薄層，ｎ+ −ＧａＡｓ層を順次エピ成長し、第１の
絶縁膜を上記ｎ+ −ＧａＡｓ層上に堆積し、２段目リセ
ス側壁に形成したサイドウォールをマスクに１段目リセ
スをアンダーカットが入るように形成した後、１段目の
リセス側壁のみに絶縁膜を堆積させ、その後、スパッタ
法によりゲート電極を堆積するようにしたものである。
【００１５】さらに、この発明に係る電界効果トランジ
スタは、ゲート電極と接しない２段目のリセス上、並び
にゲート電極と接する１段目のリセス側壁に第１の絶縁
膜を設け、第２の絶縁膜からなるサイドウォールを上記
第１の絶縁膜側壁部に設けたものである。
スタは、ゲート電極と接しない２段目のリセス上、並び
にゲート電極と接する１段目のリセス側壁に第１の絶縁
膜を設け、第２の絶縁膜からなるサイドウォールを上記
第１の絶縁膜側壁部に設けたものである。
【００１６】さらに、この発明に係る電界効果トランジ
スタの製造方法は、半絶縁性ＧａＡｓ基板上にＧａＡｓ
バッファ層，第１のｎ−ＧａＡｓ層，第１のｎ−ＡｌＧ
ａＡｓ薄層，第２のｎ−ＧａＡｓ層、第２のｎ−ＡｌＧ
ａＡｓ薄層，ｎ+ −ＧａＡｓ層を順次エピタキシャル成
長し、第３の絶縁膜を上記ｎ+ −ＧａＡｓ層上に堆積
し、２段目リセス側壁に形成したサイドウォールをマス
クに１段目のリセスを異方性エッチングで形成した後、
サイドウォールを除去し、バイアスが印加されていない
ＥＣＲ−ＣＶＤ法で第１の絶縁膜を堆積した後第２のサ
イドウォールをこの絶縁膜側壁に形成し、該サイドウォ
ールをマスクに１段目のリセスの絶縁膜をエッチングし
たのちスパッタ法によりゲート電極を形成するようにし
たものである。
スタの製造方法は、半絶縁性ＧａＡｓ基板上にＧａＡｓ
バッファ層，第１のｎ−ＧａＡｓ層，第１のｎ−ＡｌＧ
ａＡｓ薄層，第２のｎ−ＧａＡｓ層、第２のｎ−ＡｌＧ
ａＡｓ薄層，ｎ+ −ＧａＡｓ層を順次エピタキシャル成
長し、第３の絶縁膜を上記ｎ+ −ＧａＡｓ層上に堆積
し、２段目リセス側壁に形成したサイドウォールをマス
クに１段目のリセスを異方性エッチングで形成した後、
サイドウォールを除去し、バイアスが印加されていない
ＥＣＲ−ＣＶＤ法で第１の絶縁膜を堆積した後第２のサ
イドウォールをこの絶縁膜側壁に形成し、該サイドウォ
ールをマスクに１段目のリセスの絶縁膜をエッチングし
たのちスパッタ法によりゲート電極を形成するようにし
たものである。
【００１７】
【作用】この発明においては、２段リセス構造の各段の
リセス幅、並びにゲート長をリセス側壁に形成したサイ
ドウォールの幅で制御するようにしたので、工程を容易
にすることができ、また電子ビーム露光のように高精度
の微細加工技術を要することなく微細ゲート並びに微細
な２段リセス構造を形成することができる。
リセス幅、並びにゲート長をリセス側壁に形成したサイ
ドウォールの幅で制御するようにしたので、工程を容易
にすることができ、また電子ビーム露光のように高精度
の微細加工技術を要することなく微細ゲート並びに微細
な２段リセス構造を形成することができる。
【００１８】また、この発明においては、２段リセス構
造の各段のリセス幅、並びにゲート長をリセス側壁に形
成したサイドウォールの幅で制御し、ゲート金属堆積法
としてスパッタ法を用いたので、工程を容易にすること
ができ、また電子ビーム露光のように高精度の微細加工
技術を要することなく微細ゲート並びに微細な２段リセ
ス構造を形成することができ、さらにゲート電極材料の
選択に制限を受けることがない。
造の各段のリセス幅、並びにゲート長をリセス側壁に形
成したサイドウォールの幅で制御し、ゲート金属堆積法
としてスパッタ法を用いたので、工程を容易にすること
ができ、また電子ビーム露光のように高精度の微細加工
技術を要することなく微細ゲート並びに微細な２段リセ
ス構造を形成することができ、さらにゲート電極材料の
選択に制限を受けることがない。
【００１９】さらに、この発明においては、ノンバイア
スＥＣＲ−ＣＶＤ法による絶縁膜をサイドウォールとリ
セス底面間に設けるようにしたので、リセス幅の制御性
を向上できるのみならず、ゲート，ソース間容量をも低
減できるとともに、ゲート電極−ドレイン側ｎ−，ｎ+
ＧａＡｓ間の絶縁膜破壊をも防止することもできる。
スＥＣＲ−ＣＶＤ法による絶縁膜をサイドウォールとリ
セス底面間に設けるようにしたので、リセス幅の制御性
を向上できるのみならず、ゲート，ソース間容量をも低
減できるとともに、ゲート電極−ドレイン側ｎ−，ｎ+
ＧａＡｓ間の絶縁膜破壊をも防止することもできる。
【００２０】
【実施例】以下この発明の一実施例について説明する。
図１は本発明の一実施例による電界効果トランジスタの
構造断面を示す図であり、図において、２１は半絶縁性
ＧａＡｓ基板、２２はＧａＡｓバッファ層、２３ａ，２
３ｂはｎ−ＧａＡｓ層、２４ａ，２４ｂはｎ−ＡｌＧａ
Ａｓ層、２５はｎ+ −ＧａＡｓ層、２８はＳｉＯ2膜で
形成されたサイドウォール、２９はＴｉ／Ｐｔ／Ａｕよ
りなるゲート電極、３０はＡｕＧｅ／Ｎｉ／Ａｕよりな
るオーミック電極である。また図２(a) 〜(g) は図１に
示す電界効果トランジスタの製造工程を示す図である。
図１は本発明の一実施例による電界効果トランジスタの
構造断面を示す図であり、図において、２１は半絶縁性
ＧａＡｓ基板、２２はＧａＡｓバッファ層、２３ａ，２
３ｂはｎ−ＧａＡｓ層、２４ａ，２４ｂはｎ−ＡｌＧａ
Ａｓ層、２５はｎ+ −ＧａＡｓ層、２８はＳｉＯ2膜で
形成されたサイドウォール、２９はＴｉ／Ｐｔ／Ａｕよ
りなるゲート電極、３０はＡｕＧｅ／Ｎｉ／Ａｕよりな
るオーミック電極である。また図２(a) 〜(g) は図１に
示す電界効果トランジスタの製造工程を示す図である。
【００２１】本構造では、２段リセス構造を有し、かつ
ゲート長Ｌｇは、リセス内に設けられたサイドウォール
幅をＷｓｄ、及びリセス幅をＷｒｅとすると、 Ｌｇ＝Ｗｒｅ−２×Ｗｓｄ で決定される。従って、例えば０．１μｍのゲート長を
得るには０．５μｍのリセス幅で０．２μｍ幅のサイド
ウォールを形成すればよく、０．１μｍの極微細ゲート
を形成するのに電子ビーム露光のような高精度の微細加
工技術は不要となる。
ゲート長Ｌｇは、リセス内に設けられたサイドウォール
幅をＷｓｄ、及びリセス幅をＷｒｅとすると、 Ｌｇ＝Ｗｒｅ−２×Ｗｓｄ で決定される。従って、例えば０．１μｍのゲート長を
得るには０．５μｍのリセス幅で０．２μｍ幅のサイド
ウォールを形成すればよく、０．１μｍの極微細ゲート
を形成するのに電子ビーム露光のような高精度の微細加
工技術は不要となる。
【００２２】次に製造工程を図２(a) 〜(g) に沿って説
明する。まず図２(a) に示すように、半絶縁性ＧａＡｓ
基板２１上にＧａＡｓバッファ層２２，ｎ−ＧａＡｓ層
２３ａを約１５００オングストローム，ｎ−ＡｌＧａＡ
ｓ薄層２４ａを３００オングストローム，ｎ−ＧａＡｓ
層２３ｂを２０００オングストローム，ｎ−ＡｌＧａＡ
ｓ薄層２４ｂを３００オングストローム，ｎ+ −ＧａＡ
ｓ層２５を２０００オングストローム，順次エピタキシ
ャル成長させた基板上に、酸化窒化珪素膜ＳｉＯＮ膜２
６を約２０００オングストローム堆積する。
明する。まず図２(a) に示すように、半絶縁性ＧａＡｓ
基板２１上にＧａＡｓバッファ層２２，ｎ−ＧａＡｓ層
２３ａを約１５００オングストローム，ｎ−ＡｌＧａＡ
ｓ薄層２４ａを３００オングストローム，ｎ−ＧａＡｓ
層２３ｂを２０００オングストローム，ｎ−ＡｌＧａＡ
ｓ薄層２４ｂを３００オングストローム，ｎ+ −ＧａＡ
ｓ層２５を２０００オングストローム，順次エピタキシ
ャル成長させた基板上に、酸化窒化珪素膜ＳｉＯＮ膜２
６を約２０００オングストローム堆積する。
【００２３】次に図２(b) に示すように、ゲート電極と
なるところをホトレジスト２７により開口径が０．５μ
ｍとなるようにパターニングする。その後ホトレジスト
２７をマスクとしてＳｉＯＮ膜２６をＣＨＦ3 とＯ2 の
混合ガスを用いた反応性イオンエッチングにて異方性エ
ッチングし、さらにｎ+ ＧａＡｓ層２５をＳＦ6 ／Ｓｉ
Ｃｌ4 混合ガスを用いた反応性イオンエッチングにてｎ
−ＡｌＧａＡｓ層２４ｂに対しｎ+ −ＧａＡｓ２５が高
選択となるような条件下で第１のｎ−ＡｌＧａＡｓ薄層
２４ｂが露出するまで異方性エッチングしたのち、ＳＦ
6 ／ＳｉＣｌ4混合ガスを用いた反応性イオンエッチン
グにてｎ−ＡｌＧａＡｓ２４ｂに対しｎ−ＧａＡｓ２３
ｂが低選択となるような条件下で第１のｎ−ＡｌＧａＡ
ｓ薄層２４ｂを除去する。
なるところをホトレジスト２７により開口径が０．５μ
ｍとなるようにパターニングする。その後ホトレジスト
２７をマスクとしてＳｉＯＮ膜２６をＣＨＦ3 とＯ2 の
混合ガスを用いた反応性イオンエッチングにて異方性エ
ッチングし、さらにｎ+ ＧａＡｓ層２５をＳＦ6 ／Ｓｉ
Ｃｌ4 混合ガスを用いた反応性イオンエッチングにてｎ
−ＡｌＧａＡｓ層２４ｂに対しｎ+ −ＧａＡｓ２５が高
選択となるような条件下で第１のｎ−ＡｌＧａＡｓ薄層
２４ｂが露出するまで異方性エッチングしたのち、ＳＦ
6 ／ＳｉＣｌ4混合ガスを用いた反応性イオンエッチン
グにてｎ−ＡｌＧａＡｓ２４ｂに対しｎ−ＧａＡｓ２３
ｂが低選択となるような条件下で第１のｎ−ＡｌＧａＡ
ｓ薄層２４ｂを除去する。
【００２４】次に図２(c) に示すように、ホトレジスト
２７を除去した後、プラズマＣＶＤ法によりＳｉＯ2 膜
を約４０００オングストローム堆積したのち、ＣＨＦ3
／Ｏ2 混合ガスを用いた反応性イオンエッチングにてこ
のＳｉＯ2 膜を異方性エッチングすることにより約０．
２μｍ幅のＳｉＯ2 膜サイドウォール２８を形成する。
この場合、段差側壁に堆積するＳｉＯ2 膜厚は平坦部で
の膜厚の約１／２となるため開口部がＳｉＯ2 膜で完全
に埋まってしまうことはない。
２７を除去した後、プラズマＣＶＤ法によりＳｉＯ2 膜
を約４０００オングストローム堆積したのち、ＣＨＦ3
／Ｏ2 混合ガスを用いた反応性イオンエッチングにてこ
のＳｉＯ2 膜を異方性エッチングすることにより約０．
２μｍ幅のＳｉＯ2 膜サイドウォール２８を形成する。
この場合、段差側壁に堆積するＳｉＯ2 膜厚は平坦部で
の膜厚の約１／２となるため開口部がＳｉＯ2 膜で完全
に埋まってしまうことはない。
【００２５】さらに図２(d) に示すように、第１のｎ−
ＧａＡｓ層２３ｂをｎ−ＡｌＧａＡｓに対しｎ−ＧａＡ
ｓが高選択となるような条件下でアンダーカットが約
０．１μｍ程度入るように第２のｎ−ＡｌＧａＡｓ薄層
２４ａが露出するまでエッチングする。さらに第２のｎ
−ＡｌＧａＡｓ薄層２４ａをＡｌＧａＡｓに対しｎ−Ｇ
ａＡｓが低選択となるような条件下で除去する。但し、
第２のｎ−ＡｌＧａＡｓ薄層２４ａについては非常に薄
層であるため除去しなくても特に問題はない。
ＧａＡｓ層２３ｂをｎ−ＡｌＧａＡｓに対しｎ−ＧａＡ
ｓが高選択となるような条件下でアンダーカットが約
０．１μｍ程度入るように第２のｎ−ＡｌＧａＡｓ薄層
２４ａが露出するまでエッチングする。さらに第２のｎ
−ＡｌＧａＡｓ薄層２４ａをＡｌＧａＡｓに対しｎ−Ｇ
ａＡｓが低選択となるような条件下で除去する。但し、
第２のｎ−ＡｌＧａＡｓ薄層２４ａについては非常に薄
層であるため除去しなくても特に問題はない。
【００２６】次に図２(e) に示すように、ゲート金属
（Ｔｉ／Ｐｔ／Ａｕ）２９を蒸着する。さらに図２(f)
に示すように、ゲート金属（Ｔｉ／Ｐｔ／Ａｕ）２９を
イオンミリングによりエッチングする。
（Ｔｉ／Ｐｔ／Ａｕ）２９を蒸着する。さらに図２(f)
に示すように、ゲート金属（Ｔｉ／Ｐｔ／Ａｕ）２９を
イオンミリングによりエッチングする。
【００２７】最後に、図２(g) に示すように、ＳｉＯＮ
膜２６を除去し、オーミック電極３０をゲート電極２９
をマスクに蒸着することにより、該オーミック電極３０
はそれぞれゲート電極，ソース電極，ドレイン電極とな
って図１に示す電界効果トランジスタを得ることができ
る。
膜２６を除去し、オーミック電極３０をゲート電極２９
をマスクに蒸着することにより、該オーミック電極３０
はそれぞれゲート電極，ソース電極，ドレイン電極とな
って図１に示す電界効果トランジスタを得ることができ
る。
【００２８】このような第１の実施例では、ゲート電極
と接しない、即ちゲート電極がその上に直接は形成され
ない、２段目のリセス，の側壁部に絶縁膜からなるサイ
ドウォール２８を設け、ゲート電極と接する、即ちゲー
ト電極がその上に直接形成される、１段目のリセスを、
上記サイドウォール２８の下部に設けたので、２段リセ
ス構造の各段のリセス幅、並びにゲート長を、リセス側
壁に形成したサイドウォール２８の幅で制御することが
でき、電子ビーム露光のように高精度の微細加工技術を
不要とすることができる。
と接しない、即ちゲート電極がその上に直接は形成され
ない、２段目のリセス，の側壁部に絶縁膜からなるサイ
ドウォール２８を設け、ゲート電極と接する、即ちゲー
ト電極がその上に直接形成される、１段目のリセスを、
上記サイドウォール２８の下部に設けたので、２段リセ
ス構造の各段のリセス幅、並びにゲート長を、リセス側
壁に形成したサイドウォール２８の幅で制御することが
でき、電子ビーム露光のように高精度の微細加工技術を
不要とすることができる。
【００２９】また、この電界効果トランジスタの製造方
法では、２段目リセス側壁に形成したサイドウォール２
８をマスクに１段目リセスをアンダーカットが入るよう
に形成した後、２段目のリセス側壁のみに絶縁膜を残し
て、蒸着法によりゲート電極を堆積するようにしたの
で、２段リセス構造の各段のリセス幅、並びにゲート長
をリセス側壁に形成したサイドウォール２８の幅で制御
することができ、工程を容易にすることができ、また電
子ビーム露光のように高精度の微細加工技術を要するこ
となく微細ゲート並びに微細な２段リセス構造を形成す
ることができる。
法では、２段目リセス側壁に形成したサイドウォール２
８をマスクに１段目リセスをアンダーカットが入るよう
に形成した後、２段目のリセス側壁のみに絶縁膜を残し
て、蒸着法によりゲート電極を堆積するようにしたの
で、２段リセス構造の各段のリセス幅、並びにゲート長
をリセス側壁に形成したサイドウォール２８の幅で制御
することができ、工程を容易にすることができ、また電
子ビーム露光のように高精度の微細加工技術を要するこ
となく微細ゲート並びに微細な２段リセス構造を形成す
ることができる。
【００３０】図３は本発明の第２の実施例による電界効
果トランジスタの構造断面を示す図であり、図におい
て、３１はＳｉＯ2 膜、３２はＷＳｉ／Ａｕよりなるゲ
ート金属である。他は図１と同じである。また図４(a)
〜 (i)は図３に示す電界効果トランジスタの製造工程を
示す図である。
果トランジスタの構造断面を示す図であり、図におい
て、３１はＳｉＯ2 膜、３２はＷＳｉ／Ａｕよりなるゲ
ート金属である。他は図１と同じである。また図４(a)
〜 (i)は図３に示す電界効果トランジスタの製造工程を
示す図である。
【００３１】上記第１の実施例では、ゲート金属堆積法
としてスパッタ法を用いると１段目リセス側壁にゲート
金属が回り込み、実効ゲート長が変化するのみならず、
ゲート耐圧も劣化するという問題が生じるため、ゲート
金属の回り込みのない蒸着法を用いているが、蒸着法で
は化合物や融点の高い金属を用いることが困難であり、
ゲート電極材料に制限が生じる。第２の実施例では、こ
の問題を１段目リセス側壁にＳｉＯ2 膜を被着し、スパ
ッタリング法によりゲート電極を形成することで解決す
るものである。
としてスパッタ法を用いると１段目リセス側壁にゲート
金属が回り込み、実効ゲート長が変化するのみならず、
ゲート耐圧も劣化するという問題が生じるため、ゲート
金属の回り込みのない蒸着法を用いているが、蒸着法で
は化合物や融点の高い金属を用いることが困難であり、
ゲート電極材料に制限が生じる。第２の実施例では、こ
の問題を１段目リセス側壁にＳｉＯ2 膜を被着し、スパ
ッタリング法によりゲート電極を形成することで解決す
るものである。
【００３２】次に製造工程を図４(a) 〜 (i)に沿って説
明する。図４(e) までの工程は図２(a) 〜(d) と同一で
あるので、ここでは省略する。まず図２(d) の状態から
図４(e) に示すようにプラズマＣＶＤ法によりＳｉＯ2
膜３１を堆積する。プラズマＣＶＤ法では、ＳｉＯ2 膜
３１はアンダーカットされた１段目リセス内にも回り込
んで堆積し、１段目リセス側壁にも堆積する。
明する。図４(e) までの工程は図２(a) 〜(d) と同一で
あるので、ここでは省略する。まず図２(d) の状態から
図４(e) に示すようにプラズマＣＶＤ法によりＳｉＯ2
膜３１を堆積する。プラズマＣＶＤ法では、ＳｉＯ2 膜
３１はアンダーカットされた１段目リセス内にも回り込
んで堆積し、１段目リセス側壁にも堆積する。
【００３３】次に図４(f) に示すように、ＳｉＯ2 膜３
１をＣＨＦ3 ／Ｏ2 混合ガスを用いた反応性イオンエッ
チングでアンダーカットされた１段目リセス内のみに残
るように異方性エッチングする。すると、１段目リセス
内にＳｉＯ2 膜３１は約０．０５μｍ幅のみ残ることと
なる。さらに図４(g) に示すように、ＷＳｉ／Ａｕより
なるゲート金属３２をスパッタ法により堆積する。
１をＣＨＦ3 ／Ｏ2 混合ガスを用いた反応性イオンエッ
チングでアンダーカットされた１段目リセス内のみに残
るように異方性エッチングする。すると、１段目リセス
内にＳｉＯ2 膜３１は約０．０５μｍ幅のみ残ることと
なる。さらに図４(g) に示すように、ＷＳｉ／Ａｕより
なるゲート金属３２をスパッタ法により堆積する。
【００３４】次に図４(h) に示すように、ゲート電極を
イオンミリングでＡｕを、反応性イオンエッチングでＷ
Ｓｉを各々エッチングすることで形成する。この後は上
記第１の実施例と同様の工程を踏むことにより図４(i)
に示す第２の実施例による電界効果トランジスタを得る
ことができる。
イオンミリングでＡｕを、反応性イオンエッチングでＷ
Ｓｉを各々エッチングすることで形成する。この後は上
記第１の実施例と同様の工程を踏むことにより図４(i)
に示す第２の実施例による電界効果トランジスタを得る
ことができる。
【００３５】このような第２の実施例では、１段目リセ
ス側壁にＳｉＯ2 膜を被着し、スパッタリング法により
ゲート電極を形成するようにしたので、ゲート金属堆積
法としてスパッタ法を用いた場合に、１段目リセス側壁
にゲート金属が回り込み、実効ゲート長が変化するばか
りでなく、ゲート耐圧も劣化するという問題を回避でき
る。また、上記第１の実施例のように、ゲート金属の回
り込みのない蒸着法を用いた場合の、蒸着法では化合物
や融点の高い金属を用いることが困難であり、ゲート電
極材料に制限が生じるという問題をも回避できる。その
上で、上記実施例１と同様に、２段リセス構造の各段の
リセス幅、並びにゲート長をリセス側壁に形成したサイ
ドウォールの幅で制御することができ、また電子ビーム
露光のように高精度の微細加工技術を要することなく微
細ゲート並びに微細な２段リセス構造を形成することが
できる。
ス側壁にＳｉＯ2 膜を被着し、スパッタリング法により
ゲート電極を形成するようにしたので、ゲート金属堆積
法としてスパッタ法を用いた場合に、１段目リセス側壁
にゲート金属が回り込み、実効ゲート長が変化するばか
りでなく、ゲート耐圧も劣化するという問題を回避でき
る。また、上記第１の実施例のように、ゲート金属の回
り込みのない蒸着法を用いた場合の、蒸着法では化合物
や融点の高い金属を用いることが困難であり、ゲート電
極材料に制限が生じるという問題をも回避できる。その
上で、上記実施例１と同様に、２段リセス構造の各段の
リセス幅、並びにゲート長をリセス側壁に形成したサイ
ドウォールの幅で制御することができ、また電子ビーム
露光のように高精度の微細加工技術を要することなく微
細ゲート並びに微細な２段リセス構造を形成することが
できる。
【００３６】図５は本発明の第３の実施例による電界効
果トランジスタの構造断面を示す図であり、図におい
て、３３はバイアスが印加されていないＥＣＲ−ＣＶＤ
法で堆積されたＳｉＯ2 膜である。他は図３と同じであ
る。また図６(a) 〜(i) は図５に示す電界効果トランジ
スタの製造工程を示す図である。
果トランジスタの構造断面を示す図であり、図におい
て、３３はバイアスが印加されていないＥＣＲ−ＣＶＤ
法で堆積されたＳｉＯ2 膜である。他は図３と同じであ
る。また図６(a) 〜(i) は図５に示す電界効果トランジ
スタの製造工程を示す図である。
【００３７】上記第１及び第２の実施例では、１段目の
リセス幅はドライエッチングによるｎ−ＧａＡｓ層のア
ンダーカット量で制御しているため、高再現性，高均一
化が難しいという問題点がある。第３の実施例では、こ
の問題点を、バイアスが印加されていないＥＣＲ−ＣＶ
Ｄ法で堆積されたＳｉＯ2 膜、及びプラズマＣＶＤ法に
よるＳｉＯ2 膜のサイドウォールを用いることで、ドラ
イエッチングによるアンダーカットを用いることなく２
段リセス構造を形成し、解決するものである。
リセス幅はドライエッチングによるｎ−ＧａＡｓ層のア
ンダーカット量で制御しているため、高再現性，高均一
化が難しいという問題点がある。第３の実施例では、こ
の問題点を、バイアスが印加されていないＥＣＲ−ＣＶ
Ｄ法で堆積されたＳｉＯ2 膜、及びプラズマＣＶＤ法に
よるＳｉＯ2 膜のサイドウォールを用いることで、ドラ
イエッチングによるアンダーカットを用いることなく２
段リセス構造を形成し、解決するものである。
【００３８】次に製造工程を図６(a) 〜(i) に沿って説
明する。図６(d) までの工程は図２(a) 〜(c) と同一で
あるのでここでは説明を省略する。まず図２(c) の状態
から図６(d) に示すように、ＳＦ6 ／ＳｉＣｌ4 混合ガ
スを用いた反応性イオンエッチングにてｎ−ＡｌＧａＡ
ｓに対しｎ−ＧａＡｓが高選択となるような条件下で第
２のｎ−ＧａＡｓ層２３ｂを除去した後、今度は第１の
ｎ−ＡｌＧａＡｓ層２４ａをｎ−ＡｌＧａＡｓに対しｎ
−ＧａＡｓが低選択となるような条件下で第１のｎ−Ａ
ｌＧａＡｓ薄層２４ａを異方性エッチングする。
明する。図６(d) までの工程は図２(a) 〜(c) と同一で
あるのでここでは説明を省略する。まず図２(c) の状態
から図６(d) に示すように、ＳＦ6 ／ＳｉＣｌ4 混合ガ
スを用いた反応性イオンエッチングにてｎ−ＡｌＧａＡ
ｓに対しｎ−ＧａＡｓが高選択となるような条件下で第
２のｎ−ＧａＡｓ層２３ｂを除去した後、今度は第１の
ｎ−ＡｌＧａＡｓ層２４ａをｎ−ＡｌＧａＡｓに対しｎ
−ＧａＡｓが低選択となるような条件下で第１のｎ−Ａ
ｌＧａＡｓ薄層２４ａを異方性エッチングする。
【００３９】次に図６(e) に示すように、ＳｉＯ2 膜サ
イドウォール２８をＨＦ水溶液にて除去した後、バイア
スが印加されていないＥＣＲ−ＣＶＤ法にてＳｉＯ2 膜
３３を堆積する。この場合には段差側壁にはＳｉＯ2 膜
３３は堆積しない。次に図６(f) に示すように、プラズ
マＣＶＤ法によりＳｉＯ2 膜３８を堆積した後、ＳｉＯ
2 膜３８をＣＨＦ3 ／Ｏ2 混合ガスを用いた反応性イオ
ンエッチングで異方性エッチングし、段差側壁部にＳｉ
Ｏ2 膜サイドウォール３８を形成する。
イドウォール２８をＨＦ水溶液にて除去した後、バイア
スが印加されていないＥＣＲ−ＣＶＤ法にてＳｉＯ2 膜
３３を堆積する。この場合には段差側壁にはＳｉＯ2 膜
３３は堆積しない。次に図６(f) に示すように、プラズ
マＣＶＤ法によりＳｉＯ2 膜３８を堆積した後、ＳｉＯ
2 膜３８をＣＨＦ3 ／Ｏ2 混合ガスを用いた反応性イオ
ンエッチングで異方性エッチングし、段差側壁部にＳｉ
Ｏ2 膜サイドウォール３８を形成する。
【００４０】さらに図６(g) に示すように、上記ＳｉＯ
2 膜サイドウォール３８をマスクにしてＣＨＦ3 ／Ｏ2
混合ガスを用いた反応性イオンエッチングでＳｉＯ2 膜
３３を異方性エッチングする。次に図６(h) に示すよう
に、ＷＳｉ／Ａｕからなるゲート金属３２をスパッタ法
により堆積する。この後は上記第２の実施例と同様の工
程を踏むことにより、図５に示す第３の実施例による電
界効果トランジスタを得ることができる。
2 膜サイドウォール３８をマスクにしてＣＨＦ3 ／Ｏ2
混合ガスを用いた反応性イオンエッチングでＳｉＯ2 膜
３３を異方性エッチングする。次に図６(h) に示すよう
に、ＷＳｉ／Ａｕからなるゲート金属３２をスパッタ法
により堆積する。この後は上記第２の実施例と同様の工
程を踏むことにより、図５に示す第３の実施例による電
界効果トランジスタを得ることができる。
【００４１】このような本第３の実施例では、バイアス
が印加されていないＥＣＲ−ＣＶＤ法で堆積されたＳｉ
Ｏ2 膜３３、及びプラズマＣＶＤ法によるＳｉＯ2 膜の
サイドウォール３８を用いてゲート電極幅を規制すると
ともに、１段目のリセスのリセス幅を制御するようにし
たので、リセス幅の制御性を向上できるのみならず、ゲ
ート電極幅が上記第１，第２の実施例に比しより規制さ
れているので、ゲート，ソース間容量をもより低減でき
るとともに、ゲート電極−ドレイン側ｎ−ＧａＡｓ２
３，ｎ+ −ＧａＡｓ２５間の絶縁膜破壊をも防止するこ
ともできる。
が印加されていないＥＣＲ−ＣＶＤ法で堆積されたＳｉ
Ｏ2 膜３３、及びプラズマＣＶＤ法によるＳｉＯ2 膜の
サイドウォール３８を用いてゲート電極幅を規制すると
ともに、１段目のリセスのリセス幅を制御するようにし
たので、リセス幅の制御性を向上できるのみならず、ゲ
ート電極幅が上記第１，第２の実施例に比しより規制さ
れているので、ゲート，ソース間容量をもより低減でき
るとともに、ゲート電極−ドレイン側ｎ−ＧａＡｓ２
３，ｎ+ −ＧａＡｓ２５間の絶縁膜破壊をも防止するこ
ともできる。
【００４２】
【発明の効果】以上のように、この発明に係る電界効果
トランジスタおよびその製造方法によれば、ゲート電極
と接しない２段目のリセスの側壁部に絶縁膜からなるサ
イドウォールを設け、ゲート電極と接する，サイドエッ
チングされた１段目のリセスを上記サイドウォール下部
に設けたので、微細ゲートを有しかつ高耐圧，高性能の
電界トランジスタを安価に得ることができる効果があ
る。
トランジスタおよびその製造方法によれば、ゲート電極
と接しない２段目のリセスの側壁部に絶縁膜からなるサ
イドウォールを設け、ゲート電極と接する，サイドエッ
チングされた１段目のリセスを上記サイドウォール下部
に設けたので、微細ゲートを有しかつ高耐圧，高性能の
電界トランジスタを安価に得ることができる効果があ
る。
【００４３】またこの発明に係る電界効果トランジスタ
の製造方法によれば、２段目リセス側壁に形成したサイ
ドウォールをマスクに１段目リセスをアンダーカットが
入るように形成しゲート電極金属を蒸着するようにした
ので、２段リセス構造の各段のリセス幅、並びにゲート
長をリセス側壁に形成したサイドウォールの幅で制御す
ることができ、工程を容易にすることができ、これによ
り電子ビーム露光のように高精度の微細加工技術を要す
ることなく微細ゲート並びに微細な２段リセス構造を形
成することができる効果がある。
の製造方法によれば、２段目リセス側壁に形成したサイ
ドウォールをマスクに１段目リセスをアンダーカットが
入るように形成しゲート電極金属を蒸着するようにした
ので、２段リセス構造の各段のリセス幅、並びにゲート
長をリセス側壁に形成したサイドウォールの幅で制御す
ることができ、工程を容易にすることができ、これによ
り電子ビーム露光のように高精度の微細加工技術を要す
ることなく微細ゲート並びに微細な２段リセス構造を形
成することができる効果がある。
【００４４】また、この発明に係る電界効果トランジス
タによれば、ゲート電極と接しない２段目のリセスの側
壁部に絶縁膜からなるサイドウォールを設け、ゲート電
極と接する、サイドエッチングされた２段目のリセスを
該サイドウォール下部に設け、上記ゲート電極と接する
１段目のリセス側壁部に絶縁膜を設けたので、微細ゲー
トを有しかつ高耐圧，高性能の電界トランジスタを安価
に得ることができる効果がある。
タによれば、ゲート電極と接しない２段目のリセスの側
壁部に絶縁膜からなるサイドウォールを設け、ゲート電
極と接する、サイドエッチングされた２段目のリセスを
該サイドウォール下部に設け、上記ゲート電極と接する
１段目のリセス側壁部に絶縁膜を設けたので、微細ゲー
トを有しかつ高耐圧，高性能の電界トランジスタを安価
に得ることができる効果がある。
【００４５】また、この発明に係る電界効果トランジス
タの製造方法によれば、２段目リセス側壁に形成したサ
イドウォールをマスクに１段目リセスをアンダーカット
が入るように形成した後、１段目のリセス側壁のみに絶
縁膜を堆積させた後、スパッタ法によりゲート電極を堆
積するようにしたので、２段リセス構造の各段のリセス
幅、並びにゲート長をリセス側壁に形成したサイドウォ
ールの幅で制御することができ、工程を容易にすること
ができ、また電子ビーム露光のように高精度の微細加工
技術を要することなく微細ゲート並びに微細な２段リセ
ス構造を形成することができ、さらにゲート電極材料の
選択の自由度を大きくすることができる効果がある。
タの製造方法によれば、２段目リセス側壁に形成したサ
イドウォールをマスクに１段目リセスをアンダーカット
が入るように形成した後、１段目のリセス側壁のみに絶
縁膜を堆積させた後、スパッタ法によりゲート電極を堆
積するようにしたので、２段リセス構造の各段のリセス
幅、並びにゲート長をリセス側壁に形成したサイドウォ
ールの幅で制御することができ、工程を容易にすること
ができ、また電子ビーム露光のように高精度の微細加工
技術を要することなく微細ゲート並びに微細な２段リセ
ス構造を形成することができ、さらにゲート電極材料の
選択の自由度を大きくすることができる効果がある。
【００４６】さらに、この発明に係る電界効果トランジ
スタによれば、ゲート電極と接しない２段目のリセス
上、並びにゲート電極と接する１段目のリセス側壁に第
１の絶縁膜を設け、第２の絶縁膜からなるサイドウォー
ルを上記第１の絶縁膜側壁部に設けたので、微細ゲート
を有しかつ高耐圧，高性能の電界トランジスタを安価に
得ることができる効果がある。
スタによれば、ゲート電極と接しない２段目のリセス
上、並びにゲート電極と接する１段目のリセス側壁に第
１の絶縁膜を設け、第２の絶縁膜からなるサイドウォー
ルを上記第１の絶縁膜側壁部に設けたので、微細ゲート
を有しかつ高耐圧，高性能の電界トランジスタを安価に
得ることができる効果がある。
【００４７】さらに、この発明に係る電界効果トランジ
スタの製造方法によれば、２段目リセス側壁に形成した
サイドウォールをマスクに１段目のリセスを異方性エッ
チングで形成した後、サイドウォールを除去し、バイア
スが印加されていないＥＣＲ−ＣＶＤ法で絶縁膜を堆積
した後、サイドウォールをこの絶縁膜側壁に形成し、該
サイドウォールをマスクに絶縁膜をエッチングしてゲー
ト電極形成部を開口したのちスパッタ法によりゲート電
極を形成するようにしたので、リセス幅の制御性をより
向上できるのみならず、ゲート，ソース間容量をも低減
できるとともに、ゲート電極−ドレイン側ｎ−，ｎ+ −
ＧａＡｓ間の絶縁膜破壊をも防止することができる効果
がある。
スタの製造方法によれば、２段目リセス側壁に形成した
サイドウォールをマスクに１段目のリセスを異方性エッ
チングで形成した後、サイドウォールを除去し、バイア
スが印加されていないＥＣＲ−ＣＶＤ法で絶縁膜を堆積
した後、サイドウォールをこの絶縁膜側壁に形成し、該
サイドウォールをマスクに絶縁膜をエッチングしてゲー
ト電極形成部を開口したのちスパッタ法によりゲート電
極を形成するようにしたので、リセス幅の制御性をより
向上できるのみならず、ゲート，ソース間容量をも低減
できるとともに、ゲート電極−ドレイン側ｎ−，ｎ+ −
ＧａＡｓ間の絶縁膜破壊をも防止することができる効果
がある。
【図１】この発明の一実施例による電界効果トランジス
タの構造段面を示す断面段面図である。
タの構造段面を示す断面段面図である。
【図２】この発明の一実施例による電界効果トランジス
タの製造工程を示す工程断面図である。
タの製造工程を示す工程断面図である。
【図３】この発明の第２の実施例による電界効果トラン
ジスタの構造断面を示す断面図である。
ジスタの構造断面を示す断面図である。
【図４】この発明の第２の実施例による電界効果トラン
ジスタの製造工程を示す工程断面図である。
ジスタの製造工程を示す工程断面図である。
【図５】この発明の第３の実施例による電界効果トラン
ジスタの構造断面を示す断面図である。
ジスタの構造断面を示す断面図である。
【図６】この発明の第３の実施例による電界効果トラン
ジスタの製造工程を示す工程断面図である。
ジスタの製造工程を示す工程断面図である。
【図７】従来の電界効果トランジスタの製造工程を示す
工程断面図である。
工程断面図である。
２１ 半絶縁性ＧａＡｓ基板 ２２ ＧａＡｓバッファ層 ２３ ｎ−ＧａＡｓ層 ２４ ｎ−ＡｌＧａＡｓ層 ２５ ｎ+ −ＧａＡｓ層 ２６ ＳｉＯＮ膜 ２７ ホトレジスト ２８ ＳｉＯ2 膜サイドウォール ２９ ゲート金属（Ｔｉ／Ｐｔ／Ａｕ） ３０ オーミック電極（ＡｕＧｅ／Ｎｉ／Ａｕ） ３１ ＳｉＯ2 膜 ３２ ＷＳｉ／Ａｕ ３３ ＳｉＯ2 膜 Ｌｇ ゲート長 Ｗｒｅ リセス幅 Ｗｓｄ サイドウォール幅
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 - 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (6)
- 【請求項１】 化合物半導体基板上に形成された２段リ
セス構造を有する電界効果トランジスタにおいて、 ゲート電極と接しない２段目のリセスの側壁部に設けら
れた、絶縁膜からなるサイドウォールと、 該サイドウォール下部に設けられ、ゲート電極と接す
る，サイドエッチングされた１段目のリセスとを備えた
ことを特徴とする電界効果トランジスタ。 - 【請求項２】 請求項１記載の電界効果トランジスタを
製造する方法において、 半絶縁性ＧａＡｓ基板上にＧａＡｓバッファ層，第１の
ｎ−ＧａＡｓ層，第１のｎ−ＡｌＧａＡｓ薄層，第２の
ｎ−ＧａＡｓ層，第２のｎ−ＡｌＧａＡｓ薄層、ｎ+ −
ＧａＡｓ層を順次エピタキシャル成長する工程と、 該ｎ+ −ＧａＡｓ層上に第１の絶縁膜を堆積する工程
と、 ２段目リセスとなるところの上記第１の絶縁膜，ｎ+ −
ＧａＡｓ層及び第２のｎ−ＡｌＧａＡｓ薄層を除去する
工程と、 上記２段目リセスの側壁に第２の絶縁膜からなるサイド
ウォールを形成する工程と、 上記サイドウォールをマスクに第２のｎ−ＧａＡｓ層及
び第１のｎ−ＡｌＧａＡｓ薄層をアンダーカットが入る
ように除去し１段目のリセスを形成する工程と上記１段
目のリセス上にゲート電極金属を蒸着により形成する工
程とを含むことを特徴とする電界効果トランジスタの製
造方法。 - 【請求項３】 化合物半導体基板上に形成された２段リ
セス構造を有する電界効果トランジスタにおいて、 ゲート電極と接しない２段目のリセスの側壁部に設け
た、絶縁膜からなるサイドウォールと、 該サイドウォール下部に設けられ、ゲート電極と接す
る，サイドエッチングされた１段目のリセスと、 該１段目のリセスの側壁部に設けた絶縁膜とを備えたこ
とを特徴とする電界効果トランジスタ。 - 【請求項４】 請求項２記載の電界効果トランジスタを
製造する方法において、 半絶縁性ＧａＡｓ基板上にＧａＡｓバッファ層，第１の
ｎ−ＧａＡｓ層，第１のｎ−ＡｌＧａＡｓ薄層，第２の
ｎ−ＧａＡｓ層，第２のｎ−ＡｌＧａＡｓ薄層，ｎ+ −
ＧａＡｓ層を順次エピタキシャル成長する工程と、 第１の絶縁膜を上記ｎ+ −ＧａＡｓ層上に堆積する工程
と、 上記２段目のリセスとなるところの上記第１の絶縁膜，
ｎ+ −ＧａＡｓ層及び第２のｎ−ＡｌＧａＡｓ薄層を除
去する工程と、 上記２段目のリセス側壁に第２の絶縁膜からなるサイド
ウォールを形成する工程と、 上記サイドウォールをマスクに第２のｎ−ＧａＡｓ層及
び第１のＡｌＧａＡｓ薄層をアンダーカットが入るよう
に除去し１段目のリセスを形成する工程と、 第３の絶縁膜を堆積し、ドライエッチングにより上記１
段目のリセス側壁のみに第３の絶縁膜が残るように除去
する工程と、 上記１段目のリセス上にスパッタ法によりゲート電極を
堆積する工程とを含むことを特徴とする電界効果トラン
ジスタの製造方法。 - 【請求項５】 化合物半導体基板上に形成された２段リ
セス構造を有する電界効果トランジスタにおいて、 ゲート電極と接しない２段目のリセス上、並びにゲート
電極と接する１段目のリセス側壁に設けた第１の絶縁膜
と、 上記２段目のリセス上の第１の絶縁膜側壁部に設けた、
第２の絶縁膜からなるサイドウォールとを備えたことを
特徴とする電界効果トランジスタ。 - 【請求項６】 請求項５記載の電界効果トランジスタを
製造する方法において、 半絶縁性ＧａＡｓ基板上にＧａＡｓバッファ層，第１の
ｎ−ＧａＡｓ層，第１のｎ−ＡｌＧａＡｓ薄層，第２の
ｎ−ＧａＡｓ層、第２のｎ−ＡｌＧａＡｓ薄層，ｎ+ −
ＧａＡｓ層を順次エピタキシャル成長する工程と、 第３の絶縁膜を上記ｎ+ −ＧａＡｓ層上に堆積する工程
と、 ２段目リセスとなるところの上記第３の絶縁膜、ｎ+ −
ＧａＡｓ層及び第２のｎ−ＡｌＧａＡｓ薄層を除去する
工程と、 上記２段目リセス側壁に第４の絶縁膜からなる第１のサ
イドウォールを形成する工程と、 上記第１のサイドウォールをマスクに第２のｎ−ＧａＡ
ｓ層、及び第１のｎ−ＡｌＧａＡｓ薄層を異方性エッチ
ングし１段目リセスを形成する工程と、 上記サイドウォールを除去する工程と、 バイアスが印加されていないＥＣＲ−ＣＶＤ法により第
１の絶縁膜を上記一段目リセス及び２段目リセスの内部
に異方的に堆積する工程と、 上記２段目リセス側壁及び第１の絶縁膜側壁に第２の絶
縁膜からなる第２のサイドウォールを形成する工程と、 上記第２のサイドウォールをマスクに１段目のリセスの
第１の絶縁膜を異方性エッチングする工程と、 上記１段目のリセスの第１の絶縁膜間および２段目のリ
セスの上記第２のサイドウォール間にスパッタ法により
ゲート電極を形成する工程とを含むことを特徴とする電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15265392A JP2833929B2 (ja) | 1992-05-19 | 1992-05-19 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15265392A JP2833929B2 (ja) | 1992-05-19 | 1992-05-19 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326564A JPH05326564A (ja) | 1993-12-10 |
| JP2833929B2 true JP2833929B2 (ja) | 1998-12-09 |
Family
ID=15545135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15265392A Expired - Lifetime JP2833929B2 (ja) | 1992-05-19 | 1992-05-19 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833929B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059949A (ja) * | 2001-08-20 | 2003-02-28 | Nec Corp | 電界効果トランジスタ及び電界効果トランジスタの製造方法 |
-
1992
- 1992-05-19 JP JP15265392A patent/JP2833929B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05326564A (ja) | 1993-12-10 |
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