JPS62172741A - 多層配線の形成方法 - Google Patents

多層配線の形成方法

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JPS62172741A
JPS62172741A JP1372886A JP1372886A JPS62172741A JP S62172741 A JPS62172741 A JP S62172741A JP 1372886 A JP1372886 A JP 1372886A JP 1372886 A JP1372886 A JP 1372886A JP S62172741 A JPS62172741 A JP S62172741A
Authority
JP
Japan
Prior art keywords
layer
layer wiring
hole
palladium
photoresist mask
Prior art date
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Pending
Application number
JP1372886A
Other languages
English (en)
Inventor
Kimihisa Fushimi
伏見 公久
Yusuke Harada
原田 裕介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) この発明は、半導体集積回路装置における多層配線の形
成方法に関するものである。
(従来の技術) 半導体集積回路装置(IC)における従来の多層配線の
形成方法の1つとして、特開昭54−111795号公
報に示されるように、層間絶縁膜のスルーホールを無電
解めっき法により金属層で埋め込む方法がある。さらに
、この方法を実用化する手段として、スルーホール埋め
込みのための無電解めっき処理を行うに際して、その前
処理を行う方法が提案されており、その方法による改良
された従来の多層配線の形成方法を以下第2図を参照し
て説明する。
まず、トランジスタなどが既に形成されたIC基板1上
に、AI!−8t合金からなる第1層配線2を形成する
(第2図(a))。
次に、CVD法により全面に層間絶縁膜とじて5i02
膜3を形成し、このSin、膜3に第1層配線2上の必
要な箇所にてスルーホール4を開孔する(第2図(b)
)。
次に、無電解めっき処理の前処理として、弱酸性の塩化
パラジウム溶液に室温で1分間全体を浸し、スルーホー
ル4の底面である第1層配線12の表向に・そラジウム
を吸着させ活性化層5を形成する(第2図(c))。
絖いて、水洗いを行った後、無電解ニッケル系めっき浴
に浸し、スルーホール4内に選択的にニッケル系めっき
層6を形成する(第2図(d))。この時、ニッケル系
めっき層6は、S iOx換3との間に段差を生じない
厚さに形成する。
最後に、そのニッケル系めっき層6を介して前記第1層
配線2に接続される第1層配線2をSin。
族3上に形成する(第2図(e) ) 。
(発明が解決しようとする問題点) しかしながら、上記のような方法では、無電解めっきの
前処理において以下のような問題点があった。
■ 塩化パラジウム溶液への浸漬という処理方法では、
スルーホールという2μm前後の径の孔には充分に溶液
が入らず歩留りが悪い。さらに微細化が進んでスルーホ
ール径が小さくなると、さらに歩留りが悪くなると考え
られる。
■ 配線などに起因する層間絶縁膜(Sin2膜3)の
段差部に塩化ノ卆ラジウム溶液がたまり、水洗いによっ
ても完全に除去できず、結果としてめっきの選択性を不
完全にする。この場合に生じる欠陥を第3図に示す。こ
の第3図は、配線に起因する絶縁膜の段差部において、
絶縁膜上にもかかわらず、めっき金属8が析出してしま
った例である。この第3図は、本発明者が行った実験結
果の写真を模写した図で、9はスルーホール内に析出し
ためつき金属を示す。
■ 塩化パラジウム溶液は弱酸性であり、このため、A
/合金配線(第1層配線2)に対して腐食を起こしたり
して歩留りの低下を招く。
この発明は、以上述べたような従来の方法の問題点を除
去し、無電解めっきによるスルーホール埋め込み工程を
有する多層配線を歩留り良く製造することを目的とする
(問題点を解決するための手段) この発明では、無電解めっきの前処理として、パラジウ
ムの真空蒸着とリフトオフを併用した方法を採用する。
具体的には、IC基板上に第1層配線と層間絶縁膜を順
に形成し、その層間絶縁膜にフォトレジストマスクをマ
スクとしてスルーホールを開けた後、前記フォトレジス
トマスクを残したまま全面に・ぐラジウムを真空蒸着し
、その後、フォトレジストマスクを除去する。
(作用) すると、フォトレジストマスクと同時に、その上の・ぐ
ラジウムは除去され、ノセラジウムは、スルーホール底
部の第1層配線表面にのみ活性化層として残る。
(実施例) 以下この発明の一実施例を第1図を参照して説明する。
まず、トランジスタなどが既に形成されたIC基板11
上に、A/ −St金合金らなる第1層配線12を形成
する(第1図(a))。
次に、CVD法により全面に眉間絶縁膜としてPSGM
13を6000λの厚さに形成する。さらに、その上に
、通常のホトリソグラフィ技術を用いて、スルーホール
エツチングのフォトレジストマスク14を形成する。そ
して、そのフォトレジストマスク14をマスクとして、
RIE法によりpsGgiaをエツチングすることによ
り、このPSG膜13に第1層配線12上の必要な箇所
にてスルーホール15を開孔する(第1図(b))。
続いて、上記フォトレジストマスク14を残したまま、
10= Torr台の真空中にて、パラジウムを数十^
の厚さになるように抵抗加熱蒸着する。これによシ、ス
ルーホール15底部の第1層配線12表面およびフォト
レジストマスク14上にパラジウム層16が形成される
(第1図(c))。
次に、アセトンなどの有機溶剤に全体を浸漬し、フォト
レジストマスク14を溶解除去する(ただし、この時、
発煙硝酸は使用できない)。すると、フォトレジストマ
スク14と同時に、その上に蒸着されていたパラジウム
/i#16も除去され、結果的に、パラジウム層16は
スルーホール15内の第1層配線12表面にのみ残り、
次の無電解めっき処理のだめの活性化層となる(第1図
(d))。
続いて、無電解ニッケル系めっき浴に全体を浸し、無電
解めっき法により、スルーホール15内に選択的にニッ
ケル系めっき層17(めっき金属層)を形成する(第1
図(e))。この時、ニッケル系めっき層17は、PS
G膜13との間にできるだけ段差を生じないような膜厚
とする。
取扱に、そのニッケル系めっき層17を介して前記第1
層配線12に接続されるM合金よI)なる第2層配線1
8をPSG膜1膜上3上成する(第1図(f))。
なお、このよりな一実施例は2層配線の場合であるが、
同様な工程をくり返して3層以上の配線を形成すること
もできる。
(発明の効果) 以上詳細に説明したように、この発明の方法によれば、
無電解めっきの前処理として、従来の塩化/J?ラジウ
ム溶液への浸漬の代わりに、ツクラジウムの真空蒸着と
リフトオフを併用した方法を採用したので、微小なスル
ーホールに対しても確実に前処理が行われ(微小なスル
ーホールでも、該スルーホール内の下層配線表面に真空
蒸着によシ確実に・ぐラジウムの活性化層が形成され)
、結果的に、無電解めっきによるスルーホールの埋め込
みの歩留りが向上する。
また、リフトオフによシネ要なパラジウムを除去するの
で、層間絶縁膜上に・ぐラジウムが残ることがなく、第
4図(本発明者が行った実験結果の写真を模写した図)
に示すように、めっきの選択性を完全にすることができ
る。
さらに、パラジウムの活性化層は真空蒸着によシ形成す
るので、下層配線金属に対する浸食などのダメージや汚
染が生じない。加えて、真空蒸着によるパラジウム膜の
形成には、下地材料による選択性がないので、例えば下
層配線を2層金属構造として上層金属にAI!合金以外
の例えばタングステンやタングステンシリサイドを用い
てその上にめっきを可能とする。
【図面の簡単な説明】
第1図はこの発明の多層配線の形成方法の一実施例を示
す工程断面図、第2図は改良された従来の多層配線の形
成方法を示す工程断面図、第3図は改良された従来方法
による実験結果を示す平面図、第4図は本発明方法によ
る実験結果を示す平面図である。 11・・・IC基板、12・・・第1層配線、13・・
・PSGJil、14・・・フォトレジストマスク、1
5・・・スルーホール、16・・・ノ々ラジウムfi、
17・・・ニッケル系めっき層、18・・・第2層配線
。 第1図 頂 2 図 己ズ良橢ロ表万;ムの乍トbfS毛集/)羊面目第 3
 凶 り斃叩乱ネlう;ろメト8取rキめ口 第 4 区

Claims (1)

  1. 【特許請求の範囲】 (a)IC基板上に第1層配線と層間絶縁膜を順に形成
    する工程と、 (b)その層間絶縁膜に、その上に形成されたフオトレ
    ジストマスクをマスクとして選択的にスルーホールを開
    ける工程と、 (c)その後、前記フォトレジストマスクを残したまま
    、全面にパラジウムを真空蒸着する工程と、(d)次い
    で、前記フォトレジストマスクを除去し、同時にその上
    のパラジウムを除去することにより、前記スルーホール
    底部の第1層配線表面にのみパラジウムを活性化層とし
    て残す工程と、 (e)その後、スルーホール内に無電解めつき法により
    めつき金属層を形成する工程と、 (f)そのめつき金属層を介して前記第1層配線に接続
    される第2層配線を前記層間絶縁膜上に形成する工程と
    を具備することを特徴とする多層配線の形成方法。
JP1372886A 1986-01-27 1986-01-27 多層配線の形成方法 Pending JPS62172741A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63127550A (ja) * 1986-11-17 1988-05-31 Nec Corp 半導体装置の製造方法
JPS63229840A (ja) * 1987-03-19 1988-09-26 Nec Corp 多層配線の形成方法
JPH04290232A (ja) * 1991-03-19 1992-10-14 Toshiba Corp 溝埋込み配線形成方法
DE10353677A1 (de) * 2003-11-17 2005-06-30 Siemens Ag Außenstromlose Kontaktierung
US7205228B2 (en) * 2003-06-03 2007-04-17 Applied Materials, Inc. Selective metal encapsulation schemes

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63127550A (ja) * 1986-11-17 1988-05-31 Nec Corp 半導体装置の製造方法
JPS63229840A (ja) * 1987-03-19 1988-09-26 Nec Corp 多層配線の形成方法
JPH04290232A (ja) * 1991-03-19 1992-10-14 Toshiba Corp 溝埋込み配線形成方法
US7205228B2 (en) * 2003-06-03 2007-04-17 Applied Materials, Inc. Selective metal encapsulation schemes
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