KR20090074523A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체기판 상에 도전 패턴을 형성하는 단계와, 상기 도전 패턴을 포함한 반도체기판 상에 스페이서용 제1절연막과 제2절연막을 순차적으로 형성하는 단계와, 상기 제2절연막 상에 도전패턴을 덮도록 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 상기 반도체기판 내에 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 상기 층간절연막의 상에 보호막을 형성하는 단계와, 상기 층간절연막의 식각 공정시 식각된 도전 패턴의 상단 측면 부분 및 상기 층간절연막 상에만 상기 보호막이 잔류하면서 상기 도전 패턴의 측벽 상에 형성된 스페이서용 제2절연막이 노출되도록 상기 보호막을 식각하는 단계와, 상기 노출된 스페이서용 제2절연막을 제거하는 단계 및 상기 도전 패턴의 상단부 및 상기 콘택홀의 저면 부분이 노출되도록 상기 보호막을 식각하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 안정적인 콘택홀을 형성할 수 있는 반도체 소자의 제조방법에 관한 것이다.
고집적화된 반도체 소자를 구현함에 있어서 패턴의 임계 치수를 낮추는 것도 중요하지만, 상·하 패턴들 간의 안정적인 콘택을 확보하는 것도 필수적이다. 이것은 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴 간의 안정적인 콘택이 이루어지지 않거나, 또는, 그들간의 콘택 저항이 증가되면, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다.
이에, 반도체 제조 공정에서는 하부 패턴과 상부 패턴 간의 안정적인 콘택을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; 이하, SAC) 공정을 통해 랜딩플러그콘택(landing plug contact)를 형성함으로써, 이러한 랜딩플러그콘택에 의해 상,하부 패턴들 간의 안정적인 콘택이 이루어지도록 하고 있다.
이하에서는 현재 수행하고 있는 SAC 공정을 따른 반도체 소자의 랜딩플러그콘택 형성방법을 도 1a 내지 도 1c를을 참조하여 간략하게 설명하도록 한다.
도 1a을 참조하면, 반도체기판(100) 상에 다수의 게이트(110)를 형성한 후, 상기 게이트(110) 양측벽에 스페이서용 제1질화막(121)과 제2질화막(122)을 차례로 증착한다.
그런다음, 상기 게이트(110)를 덮도록 반도체기판(100) 상에 층간절연막(130)을 증착한 후, 상기 층간절연막(130)을 식각하여 랜딩플러그콘택 영역을 한정하는 콘택홀(140)을 형성한다.
이때, 상기 콘택홀(140)을 형성하기 위한 층간절연막(130)의 식각 공정시 상기 스페이서용 제1질화막(121) 및 제2질화막(122)의 소실이 발생한다.
도 1b를 참조하면, 상기 스페이서용 제1질화막(121)과 제2질화막(122)의 소실을 보상하기 위하여 상기 콘택홀(140)을 포함한 층간절연막(130) 상에 스페이서용 제3질화막(123)과 보호막인 산화막(124)을 순차적으로 형성한다.
그런다음, 상기 산화막(124)을 식각하여 상기 게이트(110)의 양측벽 및 콘택홀(140)의 저면 부분에 형성된 산화막 부분을 제거한다.
도 1c를 참조하면, 상기 잔류된 산화막(124)과 스페이서용 제3질화막(123), 제2질화막(122) 및 제1질화막(121)을 블랭킷 식각하여 상기 게이트(110)의 상단부를 노출시킴과 아울러 상기 콘택홀(140)의 저면 부분을 노출시킨다.
이후, 도시하지는 않았으나, 상기 콘택홀 내에 랜딩플러그콘택용 도전막을 매립하여 종래 기술에 따른 반도체 소자의 랜딩플러그콘택을 형성한다.
그런데, 반도체 소자의 고집적화가 진행됨에 따라, 게이트 간의 간격은 점점 작아지게 되면서, 이로 인해, 게이트 간을 절연시키는 스페이서들의 두께가 점점 증가하고 있는 실정이다.
이와 같은, 상기 스페이서들의 두께 증가 현상은 상기 게이트들 간의 간격을 감소시키게 되고, 그에 따라, 상기 스페이서용 제3질화막(123)의 증착 후에는 상기 콘택홀(140)의 면적을 확보하기가 매우 어렵게 된다.
이처럼, 상기 콘택홀의 면적을 확보하지 못한 상태에서 후속의 식각 공정을 진행하는 경우에, 상기 콘택홀의 바닥 부분이 완전하게 오픈되지 않는 현상인 낫-오픈 현상이 나타나기도 하고, 그래서, 소자의 수율 저하 및 특성 저하로 이어질 수 있다.
본 발명은 콘택홀의 면적을 확보할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
본 발명은, 반도체기판 상에 도전 패턴을 형성하는 단계; 상기 도전 패턴을 포함한 반도체기판 상에 스페이서용 제1절연막과 제2절연막을 순차적으로 형성하는 단계; 상기 제2절연막 상에 도전패턴을 덮도록 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 반도체기판 내에 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 상기 층간절연막의 상에 보호막을 형성하는 단계; 상기 층간절연막의 식각 공정시 식각된 도전 패턴의 상단 측면 부분 및 상기 층간절연막 상에만 상기 보호막이 잔류하면서 상기 도전 패턴의 측벽 상에 형성된 스페이서용 제2절연막이 노출되도록 상기 보호막을 식각하는 단계; 상기 노출된 스페이서용 제2절연막을 제 거하는 단계; 및 상기 도전 패턴의 상단부 및 상기 콘택홀의 저면 부분이 노출되도록 상기 보호막을 식각하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 도전 패턴은 게이트인 것을 특징으로 한다.
상기 스페이서용 제1절연막은 질화막으로 형성하는 것을 특징으로 한다.
상기 스페이서용 제2절연막은 질화막으로 형성하는 것을 특징으로 한다.
상기 보호막은 산화막으로 형성하는 것을 특징으로 한다.
상기 보호막은 PECVD 방법에 따라 200∼1000Å 두께로 형성하는 것을 특징으로 한다.
상기 식각된 도전 패턴의 상단 측면 부분 및 상기 층간절연막 상에 보호막을 잔류시키기 위한 상기 보호막의 식각은, BOE 용액 또는 산화막을 식각하는 케미컬을 사용하여 습식 식각으로 수행하는 것을 특징으로 한다.
상기 스페이서용 제2절연막을 제거하는 단계는, 140∼180℃의 온도에서 인산을 사용하여 수행하는 것을 특징으로 한다.
상기 스페이서용 제2절연막을 제거하는 단계는, 100∼200℃의 온도에서 SPM 용액을 사용하여 수행하는 것을 특징으로 한다.
상기 노출된 스페이서용 제2절연막을 제거하는 단계 후, 상기 보호막을 식각하는 단계 전, 상기 스페이서용 제2절연막의 제거시 노출된 상기 스페이서용 제1절연막을 포함한 상기 보호막 상에 스페이서용 제3절연막을 형성하는 단계; 및 상기 스페이서용 제3절연막을 블랭킷 식각하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 스페이서용 제3절연막은 질화막으로 형성하는 것을 특징으로 한다.
상기 스페이서용 제3절연막의 블랭킷 식각은 CF, CHF, O2 및 Ar 중 2 이상의 혼합 가스로 수행하는 것을 특징으로 한다.
본 발명은 콘택홀을 형성하기 위한 식각 공정 후에, 상기 콘택홀의 측벽 및 바닥 부분에 형성된 질화막의 스페이서용 절연막을 식각함으로써, 상기 콘택홀의 면적을 넓힐 수 있게 된다.
따라서, 본 발명은 상기 콘택홀의 면적을 확보하게 되어 콘택홀의 낫-오픈 현상을 방지할 수 있다.
본 발명은 콘택홀의 상단 측면에 산화막의 보호막을 형성하여 콘택홀의 측면 및 저면 부분에 형성된 질화막의 스페이서용 절연막을 노출시킨 후, 상기 질화막의 스페이서용 절연막을 질화막과 산화막의 식각 선택비를 사용하여 상기 질화막의 스페이서용 절연막을 제거하여 콘택홀의 면적을 확보한다.
따라서, 본 발명은 상기 콘택홀의 면적이 작아짐에 따라 발생하는 콘택홀의 낫-오픈 현상을 방지함과 아울러 콘택 저항을 개선시킬 수 있고, 그래서, 소자의 수율 증가를 기대할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.
도 2a를 참조하면, 활성영역을 한정하는 소자분리막(미도시)이 형성된 반도체기판(200) 상에 도전 패턴(210)을 형성한다. 바람직하게, 상기 도전 패턴(210)은 게이트 절연막(211), 폴리실리콘막(212)과 게이트 금속막(213) 및 게이트 하드마스크막(214)의 적층 구조를 갖는 게이트로 형성한다.
그런다음, 상기 도전 패턴(210) 양측벽에 스페이서용 제1절연막(221)과 제2절연막(222)을 순차적으로 형성한다. 상기 스페이서용 제1절연막(221)은 질화막으로 형성하고, 상기 스페이서용 제2절연막(222)은 질화막으로 형성한다.
다음으로, 상기 스페이서용 제2절연막(222) 상에 상기 도전 패턴(210)를 덮도록 산화막 계열의 층간절연막(230)을 형성한 후, 상기 층간절연막(230)을 화학적 기계적 연마(Chemical Mechanical Polishing)하여 이를 평탄화시킨다.
도 2b를 참조하면, 상기 층간절연막(230) 상에 콘택홀 형성 영역을 노출시키는 감광 물질의 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴에 의해 노출된 상기 층간절연막(230) 및 상기 도전 패턴(210)의 상단 측면 부분을 식각하여 상기 반도체기판 상에 콘택홀(240)을 형성한다.
상기 콘택홀(240)을 형성하기 위한 식각 공정시 상기 콘택홀(240)의 저면 부분에 형성된 스페이서용 제2절연막 부분은 제거되고, 상기 스페이서용 제1절연막은 잔류하게 된다.
그런다음, 상기 마스크 패턴을 공지된 공정에 따라 제거한다.
도 2c를 참조하면, 상기 콘택홀(240)을 포함한 상기 층간절연막(230) 상에 산화막으로 이루어진 보호막(250)을 형성한다. 상기 보호막(250)은 PECVD(Plasma Enchanced Chemical Vapor Deposition) 방법에 따라 200∼1000Å 두께로 형성한다.
바람직하게, 상기 보호막(250)은 상기 콘택홀(240)을 형성하기 위한 식각 공정시 식각된 상기 도전 패턴의 상단부인 하드마스크막(214) 부분 및 상기 층간절연막(230) 상부에는 두껍게 형성하고, 상기 도전 패턴(210)의 측벽 부분인 콘택홀(240)의 양측벽 및 콘택홀의 저면 부분에는 얇은 두께로 형성한다.
도 2d를 참조하면, 상기 도전 패턴(210)의 상단 측면 부분 및 상기 층간절연막(230) 상에만 상기 보호막(250)이 잔류하도록 상기 보호막을 식각한다. 이때, 상기 보호막(250)의 식각시 상기 도전 패턴(210)의 측벽에 형성된 스페이서용 제2절연막(222)이 노출하게 된다.
바람직하게, 상기 보호막(250)의 식각은 상기 콘택홀(240)의 측벽 및 저면 부분에 보호막(250)이 10Å 이내로 잔류되도록 하고, 상기 도전 패턴(210)의 상단 측면 및 층간절연막(230) 상에 보호막이 50Å 이상으로 잔류되도록 BOE 용액 또는 산화막을 식각하는 케미컬을 사용한 습식 식각(wet etch)으로 수행한다.
도 2e를 참조하면, 상기 보호막(250)의 식각시 노출된 스페이서용 제2절연막을 제거하여 상기 스페이서용 제1절연막(221)을 노출시킨다. 이때, 상기 스페이서용 제2절연막의 제거는 질화막은 빠르게 식각되고 산화막은 느리게 식각되도록 산화막과 질화막 간의 식각 선택비가 높은 용액을 사용하여 수행한다.
바람직하게, 상기 스페이서용 제2절연막의 제거는 140∼180℃의 온도에서 인 산을 사용하여 수행하거나, 또는, 100∼200℃의 온도에서 SPM 용액을 사용하여 수행한다.
여기서, 상기 보호막(250)을 식각 베리어막으로 이용하여 상기 콘택홀(240)의 측벽에 형성된 스페이서용 제2절연막을 식각함에 따라, 상기 콘택홀(240)의 면적은 넓어지게 된다.
도 2f를 참조하면, 상기 노출된 스페이서용 제1절연막(221)을 포함하여 상기 보호막(250) 상에 상기 도전 패턴(210) 양측의 얇아진 측벽을 보호하기 위하여 스페이서용 제3절연막(223)을 형성한다. 상기 스페이서용 제3절연막(223)은 질화막으로 형성한다.
그런다음, 상기 스페이서용 제3절연막을(223) 블랭킷 식각한다. 상기 블랭킷 식각은 CF, CHF, O2 및 Ar 중 2 이상의 혼합 가스로 수행한다.
다음으로, 상기 도전 패턴(210)의 상단부가 노출될 때까지 상기 스페이서용 제2절연막(222)을 블랭킷(blanket) 식각하여 상기 콘택홀(240)의 저면 부분을 완전히 노출시킨다.
이후, 도시하지는 않았으나, 상기 콘택홀 내에 랜딩플러그콘택을 형성한 후, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 랜딩플러그콘택 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200: 반도체기판 210: 게이트
211: 게이트 절연막 212: 폴리실리콘막
213: 게이트 금속막 214: 게이트 하드마스크막
221: 스페이서용 제1절연막 222: 스페이서용 제2절연막
223: 스페이서용 제3절연막 230: 층간절연막
240: 콘택홀 250: 보호막

Claims (12)

  1. 반도체기판 상에 도전 패턴을 형성하는 단계;
    상기 도전 패턴을 포함한 반도체기판 상에 스페이서용 제1절연막과 제2절연막을 순차적으로 형성하는 단계;
    상기 제2절연막 상에 도전패턴을 덮도록 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 반도체기판 내에 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 상기 층간절연막의 상에 보호막을 형성하는 단계;
    상기 층간절연막의 식각 공정시 식각된 도전 패턴의 상단 측면 부분 및 상기 층간절연막 상에만 상기 보호막이 잔류하면서 상기 도전 패턴의 측벽 상에 형성된 스페이서용 제2절연막이 노출되도록 상기 보호막을 식각하는 단계;
    상기 노출된 스페이서용 제2절연막을 제거하는 단계; 및
    상기 도전 패턴의 상단부 및 상기 콘택홀의 저면 부분이 노출되도록 상기 보호막을 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 도전 패턴은 게이트인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 스페이서용 제1절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 스페이서용 제2절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 보호막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 보호막은 PECVD 방법에 따라 200∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 식각된 도전 패턴의 상단 측면 부분 및 상기 층간절연막 상에 보호막을 잔류시키기 위한 상기 보호막의 식각은, BOE 용액 또는 산화막을 식각하는 케미컬을 사용하여 습식 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 스페이서용 제2절연막을 제거하는 단계는,
    140∼180℃의 온도에서 인산을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 스페이서용 제2절연막을 제거하는 단계는,
    100∼200℃의 온도에서 SPM 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 노출된 스페이서용 제2절연막을 제거하는 단계 후, 상기 보호막을 식각하는 단계 전,
    상기 스페이서용 제2절연막의 제거시 노출된 상기 스페이서용 제1절연막을 포함한 상기 보호막 상에 스페이서용 제3절연막을 형성하는 단계; 및
    상기 스페이서용 제3절연막을 블랭킷 식각하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 스페이서용 제3절연막은 질화막으로 형성하는 것을 특징으로 하는 반도 체 소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 스페이서용 제3절연막의 블랭킷 식각은 10∼100mTorr의 압력에서 CF, CHF, O2 및 Ar 중 어느 하나 이상의 혼합 가스로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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