KR100529380B1 - 산화 및 연마를 이용한 반도체 소자의 캐패시터 하부전극형성 방법 - Google Patents
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Abstract
본 발명은 이너 스택형 캐패시터 하부 전극 형성 공정에서 하부전극용 전도막 증착 후 전면식각 공정을 실시함에 따라 하부전극 영역 내에 채워진 전도막이 손실되는 리세스 현상의 발생을 방지하고, 증착된 하부전극용 전도막을 CMP 공정만으로 제거하는 경우 요구되는 과도한 연마 시간, 이로 인한 균일도 악화 및 소모재 비용 증가 문제를 해결하기 위해, 플러그를 형성한 후 캐패시터 형성용 산화막을 형성하고, 산화막을 선택적으로 식각하여 플러그와 연결될 하부전극 영역을 정의한 다음, 하부전극용 전도막을 증착하고 300 ℃ 내지 800 ℃ 온도에서 O2 플라즈마 처리, O3 분위기에서 자외선(UV) 조사, O2 분위기 열처리 또는 RTO 공정 등을 이용하여 산화막 상부의 연마 대상 하부전극용 전도막을 산화시킨 다음, 산화된 전도막을 CMP 공정으로 제거하는데 특징이 있다. 이와 같이 하부전극용 전도막을 산화시킨 후 CMP 공정을 진행하면 산화된 하부전극용 전도막의 연마속도가 20% 이상 증가함에 따라 소모재 비용 감소 및 연마시간 단축으로 인해 균일한 캐패시터 하부전극을 확보할 수 있어 소자의 특성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 캐패시터의 이너 스택형(inner stack type) 하부전극 형성 방법에 관한 것이다.
첨부된 도면 도1a 및 도1b를 참조하여 종래 기술에 따른 캐패시터의 이너 스택형 하부전극 형성 방법을 설명한다.
도1a는 반도체 기판(10) 상에 형성된 실리콘 질화막(12) 및 층간절연막(11)을 선택적으로 식각하여 반도체 기판(10)을 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내부에 폴리실리콘막(13) 및 확산방지 금속막(14)을 채워 플러그를 형성하고, 전체 구조 상에 하부전극 형성용 산화막(15)을 형성하고, 산화막(15)을 선택적으로 식각하여 상기 플러그와 연결되는 하부전극 영역을 정의한 다음, 전체 구조 상에 하부전극용 전도막(16)을 형성한 것을 보이고 있다. 상기 플러그를 폴리실리콘막만으로 형성하기도 한다.
도1b는 상기 산화막(15) 상의 전도막(16)을 제거하기 위한 전면식각을 실시한 상태를 보이는 단면도이다. 도1b에 도시한 바와 같이 산화막(15) 상에 전도막(16)이 잔류하지 않도록 하기 위하여 50 % 정도 과도식각을 실시하게 되는데, 이에 따라 하부전극 영역 내에 채워진 전도막(16)의 손실 즉, 리세스(recess)가 발생하여 캐패시터 전극의 전하저장용량을 감소시키는 문제점이 있다.
이와 같은 전면식각으로 인한 전도막(16)의 손실에 의해 캐패시터의 전하저장용량이 감소되는 문제를 해결하기 위해 하부전극 형성용 전도막(16)을 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP라 함) 공정으로 제거하는 방법을 적용한다. 그러나, 현재까지 상업화된 슬러리를 이용하는 경우는 연마속도가 130 Å/분 정도로 낮기 때문에 대략 3000 Å 두께의 하부전극용 전도막을 제거하는데 23분 이상의 시간이 소요된다. 이와 같은 장시간의 연마에 의해 연마후 잔류하는 전도막(16)의 균일도가 크게 악화되며, 이에 따라 캐패시터 특성이 불균일하게 나타나며 또한 소모재 사용량이 크게 증가되는 단점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 이너 스택형 캐패시터 하부전극 형성을 위한 과정에서 하부전극용 전도막의 과도식각에 따른 손실, CMP 공정에 의한 균일도 저하, 공정시간의 증가, 소모재 사용량 증가 등을 방지할 수 있는 반도체 소자의 캐패시터 하부전극 형성 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 희생막을 형성하는 제1 단계; 상기 희생막을 선택적으로 식각하여 상기 희생막 내에 하부전극 영역을 정의하는 제2 단계; 상기 하부전극 영역을 채우기 위해 상기 제2 단계가 완료된 전체 구조 상에 전도막을 형성하는 제3 단계; 상기 희생막 상의 전도막 두께 만큼 상기 전도막의 일부를 산화시키는 제4 단계; 및 상기 제4 단계에서 산화된 상기 전도막을 연마하여 상기 희생막 표면을 노출시키는 제5 단계를 포함하는 캐패시터 하부전극 형성 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 층간절연막을 통하여 상기 반도체 기판과 연결되는 플러그 형성이 완료된 상기 반도체 기판 상부에 희생막을 형성하는 제1 단계; 상기 희생막을 선택적으로 식각하여 상기 플러그를 노출시키는 하부전극 영역을 정의하는 제2 단계; 상기 하부전극 영역을 채우기 위해 상기 제2 단계가 완료된 전체 구조 상에 전도막을 형성하는 제3 단계; 상기 희생막 상의 전도막 두께 만큼 상기 전도막의 일부를 산화시키는 제4 단계; 및 상기 제4 단계에서 산화된 상기 전도막을 연마하여 상기 희생막 표면을 노출시키는 제5 단계를 포함하는 캐패시터 하부전극 형성 방법을 제공한다.
본 발명은 이너 스택형 캐패시터 하부 전극 형성 공정에서 하부전극용 전도막 증착 후 전면식각 공정을 실시할 때 하부전극 영역 내에 채워진 전도막이 손실되는 리세스 현상의 발생을 방지할 수 있으며 증착된 하부전극용 전도막을 CMP 공정으로 제거하는 경우 요구되는 과도한 연마 시간, 이로 인한 균일도 악화 및 소모재 비용 증가 문제를 해결하기 위해, 플러그를 형성한 후 캐패시터 형성용 희생막으로서 산화막을 형성하고, 산화막을 선택적으로 식각하여 플러그와 연결될 하부전극의 영역을 정의한 다음, 하부전극용 전도막을 증착하고 300 ℃ 내지 800 ℃ 온도에서 O2 플라즈마 처리, O3 분위기에서 자외선(UV) 조사, O2 분위기 열처리(anneal) 또는 RTO(rapid thermal oxidation) 공정 등을 이용하여 산화막 상부의 연마 대상 하부전극용 전도막을 산화시킨 다음, 산화된 전도막을 CMP 공정으로 제거하는데 특징이 있다. 이와 같이 하부전극용 전도막을 산화시킨 후 CMP 공정을 진행하면 산화된 하부전극용 전도막의 연마속도가 20% 이상 증가함에 따라 소모재 비용 감소 및 연마시간 단축으로 인해 균일한 캐패시터 하부전극을 확보할 수 있어 소자의 특성을 향상시킬 수 있다.
이하, 첨부된 도면 도2a 내지 도2c를 참조하여 본 발명의 제1 실시예에 따른 캐패시터 하부전극 형성 방법을 설명한다.
먼저 도2a에 도시한 바와 같이 반도체 기판(20) 상에 형성된 비트라인 등의 하부구조(도시하지 않음)를 덮는 층간절연막(21)을 형성하고, 층간절연막(21) 상에 식각방지막(22)을 형성한다. 상기 식각방지막(22)은 SixNy 또는 SiON으로 이루어지며 증착방법으로는 저압 화학기상증착법(low pressure chemical vapor deposition) 또는 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition)을 이용하여 400 ℃ 내지 800 ℃에서 100 Å 내지 1000 Å 두께로 증착한다.
이어서, 식각방지막(22) 및 층간절연막(21) 등을 선택적으로 식각하여 반도체 기판(20)을 노출시키는 콘택홀을 자기정렬 콘택(self align contact, SAC) 식각 등의 방법으로 형성하고, 400 ℃ 내지 1200 ℃ 온도에서 500 Å 내지 3000 Å 두께의 실리콘막(23)을 형성하여 콘택홀 내부를 채우고 300 Å 내지 2000 Å 두께의 실리콘막(23)을 건식 또는 습식 방법으로 전면식각하여 콘택홀 내부의 실리콘막(23) 일부를 제거하는 리세스 공정을 실시한다. 다음으로, Ti, TiN, TiAlN, TiSiN, TaN, WN, TiSi2 등과 같은 확산방지 금속막(24)을 스퍼터링(sputtering) 또는 화학기상증착 방법으로 50 Å 내지 1000 Å 두께 증착하고, 막의 종류에 따라 선택적으로 N2 분위기에서 400 ℃ 내지 800 ℃ 온도로 열처리한다. 이어서, 50 ㎚ 내지 500 ㎚ 크기의 실리카, 알루미나 또는 세리아 계열 슬러리의 수소이온농도(pH)를 2 내지 7로 유지하면서 확산방지 금속막(24)을 화학적기계적 연마하여 확산방지 금속막(24)과 실리콘막(23)으로 이루어지는 콘택 플러그를 형성한다.
다음으로, 전체 구조 상에 BPSG(borophospho silicate glass), PSG(phospho silicate glass), FSG(fluorinated silica glass), 플라즈마 화학기상증착법을 이용하여 형성한 TEOS(plasma enhanced tetraethyl orthosilicate) 및 SiH4, 고밀도 플라즈마(high density plasma)를 이용하여 형성한 USG(undoped silicate glass), APL(advanced planarization layer) 산화막 중 어느 하나로 이루어지며 희생산화막으로서 역할하는 하부전극 형성용 산화막(25)을 2000 Å 내지 10000 Å 두께로 형성하고, 막의 종류에 따라 선택적으로 300 ℃ 내지 10000 ℃ 온도에서 열처리한 다음, 캐패시터 하부전극용 마스크를 이용한 식각으로 산화막(25)을 선택적으로 제거하여 플러그를 노출시키는 하부전극 영역을 정의한 다음, 전체 구조 상에 400 Å 내지 5000 Å 두께의 하부전극용 금속막(26)을 형성한다. 상기 금속막(26)은 Pt, Ir 또는 Ru 등으로 형성하며 증착방법으로는 스퍼터링 또는 화학기상증착법을 이용한다.
이어서 도2b에 도시한 바와 같이, 300 ℃ 내지 800 ℃ 온도에서 O2 플라즈마 처리, O3 분위기에서 자외선(UV) 조사, O2 분위기 열처리 또는 RTO 공정 등을 이용하여 산화막(25) 상부의 금속막(26) 두께(d) 만큼 금속막(26) 일부를 산화시킨다. 도2b에서 도면부호 '26a'는 산화된 금속막을 나타낸다.
다음으로 도2c에 도시한 바와 같이, 50 ㎚ 내지 500 ㎚ 크기의 실리카, 알루미나 또는 세리아 계열 슬러리의 수소이온농도(pH)를 2 내지 7 또는 9 내지 11로 유지하면서 CMP 공정을 실시하여 산화막(25) 상의 산화된 금속막(26a)을 제거하여 산화막(25) 표면을 노출시키고 하부전극 영역에만 금속막(26)이 남도록 한다.
도3은 본 발명의 제2 실시예에 따라 형성된 캐패시터 하부전극을 보이는 단면도로서, 플러그를 실리콘막(23)만으로 형성한 예를 보이고 있다.
본 발명의 제2 실시예는 반도체 기판(20) 상에 형성된 식각방지막(22) 및 층간절연막(21) 등을 선택적으로 식각하여 반도체 기판(20)을 노출시키는 콘택홀을 형성하고, 400 ℃ 내지 1200 ℃ 온도에서 500 Å 내지 3000 Å 두께의 실리콘막(23)을 형성하여 콘택홀 내부를 채운 다음, 50 ㎚ 내지 500 ㎚ 크기의 실리카, 알루미나 또는 세리아 계열의 슬러리의 수소이온농도(pH)를 5 내지 9로 유지하면서 CMP 공정을 실시하여 식각방지막(22) 상의 실리콘막(23)을 제거하여 실리콘막(23)만으로 이루어지는 플러그를 형성한다. 이러한 플러그 형성 방법을 제외한 단계는 전술한 본 발명의 제1 실시예와 동일하므로 그 상세한 설명은 생략한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 이너 스택형 캐패시터 하부전극 형성 방법에 있어서, 하부전극용 금속막의 제거 대상 부분을 산화시킨 다음 CMP 공정을 실시하여 산화된 금속막 부분을 제거하는 2 단계 공정을 실시함으로써, 일반적인 CMP 공정에서 요구되는 과도한 연마시간을 감소시킬 수 있어, 하부전극막과 캐패시터 균일도를 향상시켜 소자 특성을 크게 향상시킬 수 있다. 또한 CMP 공정만을 적용하였을 때 요구되는 과도한 연마시간으로 인한 소모재 비용 증가를 감소시킬 수 있다.
도1a 및 도1b는 종래 기술에 따른 캐패시터의 이너 스택형 하부전극 형성 공정 단면도,
도2a 내지 도2c는 본 발명의 제1 실시예에 따른 캐패시터 하부전극 형성 공정 단면도,
도3은 본 발명의 제2 실시예에 따른 캐패시터 하부전극 형성 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
25: 산화막 26: 금속막
26a: 산화된 금속막
Claims (7)
- 캐패시터 하부전극 형성 방법에 있어서,반도체 기판 상부에 희생막을 형성하는 제1 단계;상기 희생막을 선택적으로 식각하여 상기 희생막 내에 하부전극 영역을 정의하는 제2 단계;상기 하부전극 영역을 채우기 위해 상기 제2 단계가 완료된 전체 구조 상에 전도막을 형성하는 제3 단계;상기 희생막 상의 전도막 두께 만큼 상기 전도막의 일부를 산화시키는 제4 단계; 및상기 제4 단계에서 산화된 상기 전도막을 연마하여 상기 희생막 표면을 노출시키는 제5 단계를 포함하는 캐패시터 하부전극 형성 방법.
- 캐패시터 하부전극 형성 방법에 있어서,반도체 기판 상에 형성된 층간절연막을 통하여 상기 반도체 기판과 연결되는 플러그 형성이 완료된 상기 반도체 기판 상부에 희생막을 형성하는 제1 단계;상기 희생막을 선택적으로 식각하여 상기 플러그를 노출시키는 하부전극 영역을 정의하는 제2 단계;상기 하부전극 영역을 채우기 위해 상기 제2 단계가 완료된 전체 구조 상에 전도막을 형성하는 제3 단계;상기 희생막 상의 전도막 두께 만큼 상기 전도막의 일부를 산화시키는 제4 단계; 및상기 제4 단계에서 산화된 상기 전도막을 연마하여 상기 희생막 표면을 노출시키는 제5 단계를 포함하는 캐패시터 하부전극 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제3 단계에서,상기 전도막을 Pt, Ir 또는 Ru으로 형성하는 것을 특징으로 하는 캐패시터 하부전극 형성 방법.
- 제 3 항에 있어서,상기 제2 단계에서,상기 희생막을 산화막으로 형성하는 것을 특징으로 하는 캐패시터 하부전극 형성 방법.
- 제 3 항에 있어서,상기 제4 단계는,300 ℃ 내지 800 ℃ 온도에서 실시하는 것을 특징으로 하는 캐패시터 하부전극 형성 방법.
- 제 5 항에 있어서,상기 제4 단계에서O2 플라즈마 처리, O3 분위기에서 자외선(UV) 조사, O2 분위기 열처리 또는 RTO 공정을 실시하는 것을 특징으로 하는 캐패시터 하부전극 형성 방법.
- 제 3 항에 있어서,상기 제5 단계는,50 ㎚ 내지 500 ㎚ 크기의 실리카, 알루미나 또는 세리아 계열의 슬러리의 수소이온농도(pH)를 2 내지 7 또는 9 내지 11로 유지하면서 CMP 공정을 실시하는 것을 특징으로 하는 캐패시터 하부전극 형성 방법.
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|---|---|---|---|
| KR10-1999-0048711A KR100529380B1 (ko) | 1999-11-05 | 1999-11-05 | 산화 및 연마를 이용한 반도체 소자의 캐패시터 하부전극형성 방법 |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR10-1999-0048711A KR100529380B1 (ko) | 1999-11-05 | 1999-11-05 | 산화 및 연마를 이용한 반도체 소자의 캐패시터 하부전극형성 방법 |
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ID=19618609
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Country Status (1)
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Families Citing this family (1)
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