JP5917830B2 - 半導体素子、及びその形成方法 - Google Patents
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Description
図1Aから図10Bまでは本発明の第1実施形態による半導体素子の形成方法を説明するための図面である。図1A、図2A、図3A、図4A、図5A、図6A、図7A、図8A、図9Aおよび図10Aは本発明の第1実施形態による半導体素子の形成方法を説明するための平面図等であり、図1B、図2B、図3B、図4B、図5B、図6B、図7B、図8B、図9Bおよび図10Bはそれぞれ図1A、図2A、図3A、図4A、図5A、図6A、図7A、図8A、図9Aおよび図10Aまでの切断線(I−I’〜X−X’)に沿って切断された断面図である。
図10A及び10Bを再び参照すれば、半導体基板100の上のゲート電極120が配置される。ゲート電極120と半導体基板100との間にゲート絶縁膜115が配置される。ゲート絶縁膜115はシリコン酸化膜等の多様な絶縁物質で形成され得る。ゲート電極120はアルミニウム、窒化チタン、又は窒化タンタルを含むことができる。ゲート電極120の側面の上にスペーサー110が配置される。スペーサー110はシリコン窒化膜を含むことができる。
図11を参照すれば、ゲート電極120の一側面に配置された第1スペーサー110aはその上部がリセスされた形状を有する。キャッピングパターン170が整列マージンの内でゲート電極120に完全に整列できない場合、第1スペーサー110aは上部がリセスされた形状を有することができる。キャッピングパターン170はゲート電極120の幅W2より大きい幅W4を有するので、キャッピングパターン170が整列マージン内でゲート電極120に完全に整列できなくても電気的短絡が発生しない。
図12Aから図17Bまでは本発明の第2実施形態による半導体素子の形成方法を説明するための図面である。図12A、図13A、図14A、図15A、図16Aおよび図17Aは本発明の第2実施形態による半導体素子の形成方法を説明するための平面図であり、図12B、図13B、図14B、図15B、図16Bおよび図17Bは図12A、図13A、図14A、図15A、図16Aおよび図17Aの切断線(XI―XI’〜XVI―XVI’)に沿って切断された断面図である。
図1Aから図3Bまでを参照して説明した本発明の第1実施形態と実質的に同一であり重複する技術的特徴に対する詳細な説明は省略する。
図17A及び17Bを参照すれば、半導体基板100の上のゲート電極120が配置される。ゲート電極120に隣接された半導体基板100にソース/ドレーン領域102が配置される。ゲート電極120はアルミニウム、窒化チタン、又は窒化タンタルを含むことができる。ゲート電極120の側面の上にスペーサー110が配置される。スペーサー110はシリコン窒化膜を含むことができる。
図18を参照すれば、半導体基板100の上のゲートパターン123が配置される。ゲート電極120に隣接した半導体基板100にソース/ドレーン領域102が配置される。ゲートパターン123と半導体基板100との間にゲート絶縁膜115が配置される。ゲート絶縁膜115はシリコン酸化膜等多様な絶縁物質で形成され得る。ゲートパターン123は導電パターン121及び導電パターン121の上のキャッピング絶縁膜122を含むことができる。導電パターン121はアルミニウム膜を含むことができる。キャッピング絶縁膜122はアルミニウム酸化膜を含むことができる。アルミニウム酸化膜はアルミニウム膜を酸化させて形成されることができる。図3A及び3Bを参照して説明された一実施形態による半導体素子の形成方法で、アルミニウムを含むゲート電極を形成し、ゲート電極を酸化させてアルミニウムで構成された導電パターン121及びアルミニウム酸化膜で構成されたキャッピング絶縁膜122を形成できる。
図19を参照すれば、半導体基板100上のゲートパターン123が配置される。ゲート電極120に隣接した半導体基板100にソース/ドレーン領域102が配置される。ゲートパターン123と半導体基板100の間にゲート絶縁膜115が配置される。ゲートパターン123は導電パターン121及び導電パターン121の上のキャッピング絶縁膜122を含むことができる。導電パターン121はアルミニウム膜を含むことができる。キャッピング絶縁膜122はアルミニウム酸化膜を含むことができる。アルミニウム酸化膜はアルミニウム膜を酸化させて形成されることができる。変形実施形態で説明された通り、図3A及び3Bを参照して説明された一実施形態による半導体素子の形成方法で、アルミニウムを含むゲート電極を形成し、ゲート電極を酸化させてアルミニウムで構成された導電パターン121及びアルミニウム酸化膜で構成されたキャッピング絶縁膜122を形成できる。
上述した実施形態による半導体素子は論理データを年産処理する論理素子で具現されることができる。これとは異なりに、上述された実施形態による半導体素子はデータを格納する記憶素子で具現されることができる。上述された半導体素子が記憶素子で具現される場合にはメタルコンタクトの上にデータを格納するデータ格納要素が形成されることができる。データ格納要素はキャパシター、又は可変抵抗体等であり得る。
105 ダミーゲートパターン、
110 スペーサー、
120 ゲート電極、
127 エッチング阻止パターン、
170 キャッピングパターン、
150 第1マスクパターン、
160 第2マスクパターン、
180 シリサイド膜、
195 メタルコンタクト、
200 自己整列コンタクト。
Claims (47)
- 半導体基板の上にゲート電極、及び前記ゲート電極の両側にスペーサーを形成する段階と、
前記ゲート電極の上に前記ゲート電極の幅より大きい幅を有するキャッピングパターンを形成する段階と、
前記ゲート電極の間にメタルコンタクトを形成する段階と、
を有し、
前記キャッピングパターンを形成する段階は、
前記スペーサーの間に配置される第1絶縁膜を形成する段階と、
前記第1絶縁膜及び前記ゲート電極を覆う第2絶縁膜を形成する段階と、
前記第2絶縁膜の上に、ライン形態に形成される第1マスク開口部を有し前記ゲート電極の幅より大きい幅を有する第1マスクパターンを形成する段階と、
前記第1マスクパターンの上に前記第1マスク開口部より幅が大きく前記第1マスク開口部を露出し、ホール、又はバー形態に形成される第2マスク開口部を有する第2マスクパターンを形成する段階と、
を含むことを特徴とする半導体素子の形成方法。 - 前記ゲート電極、及び前記ゲート電極の両側に前記スペーサーを形成する段階は、
前記半導体基板の上にダミーゲートパターンを形成する段階と、
前記ダミーゲートパターンの側面に前記スペーサーを形成する段階と、
前記ダミーゲートパターンを除去してダミーゲート開口部を形成する段階と、
をさらに含み、
前記ゲート電極は前記ダミーゲート開口部に形成されることを特徴とする請求項1に記載の半導体素子の形成方法。 - 前記ゲート電極を形成する前に、
前記ダミーゲート開口部にゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項2に記載の半導体素子の形成方法。 - 前記ゲート電極が形成された後、前記ゲート電極の上面は露出され、
前記キャッピングパターンの下面は前記ゲート電極の上面と接触することを特徴とする請求項2に記載の半導体素子の形成方法。 - 前記キャッピングパターンの側面は前記ゲート電極の側面とオフセットして形成されることを特徴とする請求項1に記載の半導体素子の形成方法。
- 前記キャッピングパターンは前記ゲート電極を覆い、前記スペーサーの少なくとも一部を覆うように形成されることを特徴とする請求項1に記載の半導体素子の形成方法。
- 前記第1マスクパターン各々の幅は前記ゲート電極各々の幅と前記ゲート電極の両側面にあるスペーサー各々の幅との合計と同じ、又は大きく形成されることを特徴とする請求項1に記載の半導体素子の形成方法。
- 前記キャッピングパターンを形成する段階は、
前記第1マスクパターンを形成した後、前記第1マスク開口部を満たす第3絶縁膜を形成する段階をさらに含むことを特徴とする請求項1に記載の半導体素子の形成方法。 - 前記キャッピングパターンを形成する段階は、
前記第1マスクパターンおよび前記第2マスクパターンをマスクとして使用して前記第2絶縁膜をエッチングする段階をさらに含むことを特徴とする請求項1に記載の半導体素子の形成方法。 - 前記第2絶縁膜をエッチングする段階は前記第1絶縁膜及び前記第1マスク開口部を満たす第3絶縁膜をエッチングする段階を含むことを特徴とする請求項9に記載の半導体素子の形成方法。
- 前記第1絶縁膜、前記第2絶縁膜、及び前記第3絶縁膜をエッチングした後、
前記第2マスクパターンを除去する段階と、
前記第1マスクパターン、前記キャッピングパターン、及び前記スペーサーを覆う補助絶縁膜を形成する段階と、
をさらに含むことを特徴とする請求項10に記載の半導体素子の形成方法。 - 前記第1マスクパターンの一部及び前記補助絶縁膜をエッチングして前記半導体基板の上面を露出させる段階をさらに含むことを特徴とする請求項11に記載の半導体素子の形成方法。
- 前記第1絶縁膜を形成する前に、
前記スペーサー及び前記半導体基板を覆うエッチング阻止膜を形成する段階をさらに含むことを特徴とする請求項12に記載の半導体素子の形成方法。 - 前記半導体基板を露出させる段階は、
前記半導体基板を覆う前記エッチング阻止膜をエッチングして前記スペーサーの上にエッチング阻止パターンを形成する段階を含むことを特徴とする請求項13に記載の半導体素子の形成方法。 - 露出した前記半導体基板の上にシリサイド膜を形成する段階をさらに含み、
前記メタルコンタクトは前記シリサイド膜の上に形成されることを特徴とする請求項12に記載の半導体素子の形成方法。 - 前記メタルコンタクトを形成する段階は、
前記ゲート電極の間を満たす金属膜を形成し、前記金属膜の一部及び前記第1マスクパターンをリセスして前記キャッピングパターンを露出させる段階を含むことを特徴とする請求項15に記載の半導体素子の形成方法。 - 前記ゲート電極は金属、又は金属化合物で形成されることを特徴とする請求項1に記載の半導体素子の形成方法。
- 前記キャッピングパターンはシリコン酸化膜で形成されることを特徴とする請求項1に記載の半導体素子の形成方法。
- 前記ゲート電極はアルミニウム、窒化チタン、又は窒化タンタルで形成されることを特徴とする請求項1に記載の半導体素子の形成方法。
- 前記キャッピングパターンを形成する段階は、
前記第1マスクパターンの上に、前記第1マスク開口部より幅が大きく前記第1マスク開口部を露出する前記第2マスク開口部を有する第2マスクパターンを形成する段階をさらに含み、
前記第1マスク開口部はライン形態に形成され、前記第2マスク開口部はホール、又はバー形態に形成され、
前記第2マスク開口部は延長され、互に隣接する前記第1マスク開口部を同時に露出する拡張された開口部を含むことを特徴とする請求項1に記載の半導体素子の形成方法。 - 前記キャッピングパターンを形成する段階は、
前記拡張された開口部によって露出された前記第1マスクパターンの少なくとも一部をエッチングしてリセスパターンを形成する段階を含むことを特徴とする請求項20に記載の半導体素子の形成方法。 - 前記メタルコンタクトを形成する段階は、
前記ゲート電極の間を満たす金属膜を形成し、前記金属膜の一部をエッチングして、少なくとも1つの前記第1マスクパターンを露出させる段階を含むことを特徴とする請求項21に記載の半導体素子の形成方法。 - 前記メタルコンタクトは前記リセスパターンの上で互に連結されることを特徴とする請求項22に記載の半導体素子の形成方法。
- 半導体基板の上にダミーゲートパターンを形成する段階と、
前記ダミーゲートパターンの側壁にスペーサーを形成する段階と、
前記ダミーゲートパターン及び前記スペーサーを覆うエッチング阻止膜を形成する段階と、
前記エッチング阻止膜の上に第1絶縁膜を形成する段階と、
前記第1絶縁膜及び前記エッチング阻止膜に平坦化工程を進行して前記ダミーゲートパターンの上面を露出させる段階と、
前記ダミーゲートパターンを除去する段階と、
前記ダミーゲートパターンが除去された部分にゲート電極を形成する段階と、
前記ゲート電極の上に前記ゲート電極の幅より大きい幅を有するキャッピングパターンを形成する段階と、
前記ゲート電極の間にメタルコンタクトを形成する段階と、
を含み、
前記キャッピングパターンを形成する段階は、
前記第1絶縁膜及び前記ゲート電極を覆う第2絶縁膜を形成する段階と、
前記第2絶縁膜の上に、ライン形態に形成される第1マスク開口部を有し前記ゲート電極の幅より大きい幅を有する第1マスクパターンを形成する段階と、
前記第1マスクパターンの上に前記第1マスク開口部より幅が大きく前記第1マスク開口部を露出し、ホール、又はバー形態に形成される第2マスク開口部を有する第2マスクパターンを形成する段階と、
を含むことを特徴とする半導体素子の形成方法。 - 前記半導体基板の上に前記ダミーゲートパターンを形成する前に、
前記半導体基板の上に犠牲酸化膜を形成する段階をさらに含むことを特徴とする請求項24に記載の半導体素子の形成方法。 - 前記ダミーゲートパターンを除去した後、
前記半導体基板を露出するように前記犠牲酸化膜を除去する段階をさらに含むことを特徴とする請求項25に記載の半導体素子の形成方法。 - 前記ゲート電極を形成する前に、
露出した前記半導体基板にゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項26に記載の半導体素子の形成方法。 - 半導体基板上のゲート電極と、
前記ゲート電極上のキャッピングパターンと、
前記ゲート電極及び前記キャッピングパターンの側面に配置され、前記キャッピングパターンの側方に位置する上部がリセスされた形状を有するスペーサーと、
前記ゲート電極の間のメタルコンタクトと
を含み、
前記キャッピングパターンの幅は前記ゲート電極の幅より大きいことを特徴とする半導体素子。 - 前記半導体基板と前記ゲート電極との間に配置されるゲート絶縁膜をさらに含むことを特徴とする請求項28に記載の半導体素子。
- 前記キャッピングパターンは前記ゲート電極の上面及び前記スペーサーの少なくとも一部を覆うことを特徴とする請求項28に記載の半導体素子。
- 前記スペーサーを覆い、前記スペーサーと前記メタルコンタクトとの間に配置されるエッチング阻止パターンをさらに含むことを特徴とする請求項28に記載の半導体素子。
- 前記ゲート電極はアルミニウム、窒化チタン、又は窒化タンタルを含むことを特徴とする請求項28に記載の半導体素子。
- 前記キャッピングパターンはシリコン酸化膜を含むことを特徴とする請求項28に記載の半導体素子。
- 前記半導体基板と前記メタルコンタクトとの間のシリサイド膜をさらに含むことを特徴とする請求項28に記載の半導体素子。
- 前記キャッピングパターン上のマスクパターンをさらに含み、
前記マスクパターンは一方向に延長されて前記キャッピングパターンを覆い、前記キャッピングパターンの幅より大きい幅を有することを特徴とする請求項28に記載の半導体素子。 - 前記メタルコンタクトの上面は前記マスクパターンの少なくとも一部の上面と同一であることを特徴とする請求項35に記載の半導体素子。
- 前記マスクパターンは前記メタルコンタクトの上面より低い上面を有するリセスパターンを含むことを特徴とする請求項36に記載の半導体素子。
- 前記リセスパターンの両側に配置された前記メタルコンタクトは、前記リセスパターンの上で互に連結されることを特徴とする請求項37に記載の半導体素子。
- 前記半導体基板上に配置されるゲートパターンはアルミニウム膜及び前記アルミニウム膜の上のアルミニウム酸化膜を含むことを特徴とする請求項28に記載の半導体素子。
- 半導体基板の上に犠牲酸化膜を形成する段階と、
前記犠牲酸化膜の上にダミーゲートパターンを形成する段階と、
前記ダミーゲートパターンの側壁にスペーサーを形成する段階と、
前記ダミーゲートパターン及び前記スペーサーを覆うエッチング阻止膜を形成する段階と、
前記エッチング阻止膜の上に第1絶縁膜を形成する段階と、
前記第1絶縁膜及び前記エッチング阻止膜に平坦化工程を進行して前記ダミーゲートパターンの上面を露出させる段階と、
前記ダミーゲートパターンを除去する段階と、
前記犠牲酸化膜を除去して前記半導体基板を露出させる段階と、
露出した前記半導体基板の上にゲート絶縁膜を形成する段階と、
前記ダミーゲートパターンが除去された領域にゲート電極を形成する段階と、
前記ゲート電極の上にキャッピングパターンを形成する段階であって、前記スペーサーの間に配置された第2絶縁膜を形成する段階と、
前記第2絶縁膜及び前記ゲート電極を覆う第3絶縁膜を形成する段階と、
前記第3絶縁膜の上に第1マスク開口部を有する第1マスクパターンを形成する段階と、
を含み、
前記第1マスクパターンの幅は前記ゲート電極の幅より大きくなるように形成され、前記キャッピングパターン各々の幅が前記ゲート電極の幅より大きくなるように形成され、
前記ゲート電極の間にメタルコンタクトを形成する段階と、
を含むことを特徴とする半導体素子の形成方法。 - 前記第1マスクパターン各々の幅は、前記ゲート電極各々の幅と前記ゲート電極各々の両側面の前記スペーサーの幅との合計と同じ、又は大きいことを特徴とする請求項40に記載の半導体素子の形成方法。
- 前記第1マスクパターンの上に前記第1マスク開口部より幅が大きい第2マスク開口部を有する第2マスクパターンを形成する段階をさらに含むことを特徴とする請求項40に記載の半導体素子の形成方法。
- 露出した前記半導体基板の上にシリサイド膜を形成する段階をさらに含み、前記メタルコンタクトは前記シリサイド膜の上に形成されることを特徴とする請求項40に記載の半導体素子の形成方法。
- 前記ゲート電極は金属及び金属化合物の中で少なくとも1つを含むことを特徴とする請求項40に記載の半導体素子の形成方法。
- 前記キャッピングパターンはシリコン酸化膜を含むことを特徴とする請求項40に記載の半導体素子の形成方法。
- 前記ゲート電極はアルミニウム、窒化チタン、及び窒化タンタルの中で少なくとも1つを含むことを特徴とする請求項40に記載の半導体素子の形成方法。
- 前記メタルコンタクトを形成する段階は、前記ゲート電極の間の空間を満たす金属膜を形成する段階、及び前記金属膜の一部をエッチングする段階を含むことを特徴とする請求項40に記載の半導体素子の形成方法。
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JP2008153686A (ja) * | 1997-06-30 | 2008-07-03 | Toshiba Corp | 半導体装置の製造方法 |
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KR100303318B1 (ko) * | 1999-06-28 | 2001-11-01 | 박종섭 | 반도체 소자의 자기정렬 콘택홀 형성방법 |
JP2001176964A (ja) * | 1999-12-16 | 2001-06-29 | Mitsubishi Electric Corp | 半導体装置および半導体装置製造方法 |
JP2001284467A (ja) * | 2000-03-30 | 2001-10-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
KR20020029531A (ko) * | 2000-10-13 | 2002-04-19 | 박종섭 | 다마신 금속게이트를 이용한 반도체소자의 제조방법 |
US6440867B1 (en) * | 2000-10-19 | 2002-08-27 | Advanced Micro Devices, Inc. | Metal gate with PVD amorphous silicon and silicide for CMOS devices and method of making the same with a replacement gate process |
TW480663B (en) * | 2001-02-15 | 2002-03-21 | Winbond Electronics Corp | Method for combining self-aligned contact processing and salicide processing |
TW548832B (en) * | 2001-03-08 | 2003-08-21 | Hitachi Ltd | Method of producing semiconductor integrated circuit device and semiconductor integrated circuit device |
US6479377B1 (en) * | 2001-06-05 | 2002-11-12 | Micron Technology, Inc. | Method for making semiconductor devices having contact plugs and local interconnects |
KR100444307B1 (ko) * | 2001-12-28 | 2004-08-16 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 콘택플러그 형성방법 |
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KR100605511B1 (ko) * | 2004-09-21 | 2006-07-28 | 삼성전자주식회사 | 반도체 장치 내 적어도 하나의 금속 게이트 패턴의형성방법들 |
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JP2007294618A (ja) * | 2006-04-24 | 2007-11-08 | Elpida Memory Inc | 半導体装置の製造方法及び半導体装置 |
US7544594B2 (en) * | 2006-06-28 | 2009-06-09 | Intel Corporation | Method of forming a transistor having gate protection and transistor formed according to the method |
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US7875519B2 (en) * | 2008-05-21 | 2011-01-25 | Intel Corporation | Metal gate structure and method of manufacturing same |
KR101497546B1 (ko) * | 2008-11-06 | 2015-03-03 | 삼성전자주식회사 | 콘택홀내에 스페이서를 구비하는 반도체 장치의 제조방법 |
US8048790B2 (en) * | 2009-09-17 | 2011-11-01 | Globalfoundries Inc. | Method for self-aligning a stop layer to a replacement gate for self-aligned contact integration |
US8436404B2 (en) * | 2009-12-30 | 2013-05-07 | Intel Corporation | Self-aligned contacts |
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