KR20120019246A - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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Abstract

반도체 장치의 제조방법이 제공된다. 반도체 장치의 제조방법은 기판 상에 게이트 패턴들 및 상기 게이트 패턴들 측벽에 스페이서들을 형성하고, 상기 게이트 패턴들 및 상기 스페이서들 상에 제1 캡핑 절연막 패턴 및 상기 제1 캡핑 절연막 패턴 상에 제2 캡핑 절연막 패턴을 형성하고, 상기 게이트 패턴들 사이의 콘택홀을 채우는 보호막 패턴을 형성하고, 상기 보호막 패턴을 이용하여 상기 스페이서들을 보호하면서 상기 제2 캡핑 절연막 패턴을 제거하고, 상기 기판의 상부면이 노출되도록 상기 보호막 패턴을 제거하고, 상기 기판의 전면 상에 실리사이드용 금속막을 형성하고, 열처리 공정을 수행하여 노출된 상기 기판의 상부면 상에 실리사이드 패턴을 형성하는 것을 포함한다.

Description

반도체 장치의 제조방법{Method of fabricating semiconductor device}
본 발명은 반도체 장치의 제조방법에 관한 것이다.
소형화, 다기능화 및 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 장치는 논리 데이터를 저장하는 기억 소자, 논리 데이터를 연산 처리하는 논리 소자 등으로 구분될 수 있다.
논리 소자가 소형화되면서 고집적화에 대한 요구가 증가하고 있다. 논리 소자의 고집적화는 기존의 제조 공정에서 발생하지 않은 여러 가지 문제점들을 출현시키고 있다. 이러한 문제점들을 해결하는 방안이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 실리사이드용 금속막의 형성을 용이하게 할 수 있는 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 태양은, 기판 상에 게이트 패턴들 및 상기 게이트 패턴들 측벽에 스페이서들을 형성하고, 상기 게이트 패턴들 및 상기 스페이서들 상에 제1 캡핑 절연막 패턴 및 상기 제1 캡핑 절연막 패턴 상에 제2 캡핑 절연막 패턴을 형성하고, 상기 게이트 패턴들 사이의 콘택홀을 채우는 보호막 패턴을 형성하고, 상기 보호막 패턴을 이용하여 상기 스페이서들을 보호하면서 상기 제2 캡핑 절연막 패턴을 제거하고, 상기 기판의 상부면이 노출되도록 상기 보호막 패턴을 제거하고, 상기 기판의 전면 상에 실리사이드용 금속막을 형성하고, 열처리 공정을 수행하여 노출된 상기 기판의 상부면 상에 실리사이드 패턴을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 제조방법의 다른 태양은, 기판 상에 게이트 패턴들 및 상기 게이트 패턴들 측벽에 스페이서들을 형성하고, 상기 게이트 패턴들 사이의 콘택홀을 채우는 층간 절연막을 형성하고, 상기 게이트 패턴들 및 상기 층간 절연막이 형성된 상기 기판의 전면 상에 제1 캡핑 절연막을 형성하고, 상기 제1 캡핑 절연막 상에 제2 캡핑 절연막 패턴 및 상기 제2 캡핑 절연막 패턴 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 하여 상기 제1 캡핑 절연막을 식각하여 제1 캡핑 절연막 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 하여 상기 층간 절연막을 식각하여 상기 층간 절연막을 제거하고, 상기 제2 캡핑 절연막 패턴을 제거하고, 상기 기판의 전면 상에 실리사이드용 금속막을 형성하고, 열처리 공정을 수행하여 상기 콘택홀 내에 실리사이드 패턴을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 순차적으로 나타낸 단면도이다.
도 17은 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 18은 본 발명의 실시예들의 형성방법에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 16을 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명한다. 도 1 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 순차적으로 나타낸 단면도이다.
도 1을 참조하면, 기판(100) 상에 더미 게이트 절연막 패턴들(101) 및 더미 게이트 패턴들(102)을 형성한다. 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나, 폴리이미드(polyimide), 폴리에틸렌 테레프탈레이트(PET: PolyEthylene Terephthalate), 폴리에틸렌 나프탈레이트(PEN: PolyEthylene Naphthalate), 폴리 메틸메타크릴레이트(PMMA: Poly Methyl MethAcrylate), 폴리카보네이트(PC: PolyCarbonate), 폴리에테르술폰(PES), 폴리에스테르(Polyester) 등의 가요성 플라스틱 기판일 수 있다.
더미 게이트 절연막 패턴들(101) 및 더미 게이트 패턴들(102)은 예를 들어, 기판(100) 상에 더미 게이트 절연막 및 더미 게이트막을 차례로 형성하고, 상기 더미 게이트막 상에 포토레지스트 패턴을 형성한 뒤, 상기 포토레지스트 패턴을 식각 마스크로 상기 더미 게이트 절연막 및 상기 더미 게이트막을 식각함으로써 형성될 수 있다. 상기 더미 게이트 절연막은 열산화 공정 또는 화학 기상 증착 방법 등을 이용하여 형성될 수 있다. 더미 게이트 절연막 패턴들(101)은 실리콘 산화막으로 형성될 수 있으며, 더미 게이트 패턴들(102)은 폴리 실리콘으로 형성될 수 있다.
더미 게이트 절연막 패턴들(101) 및 더미 게이트 패턴들(102)의 측벽 상에 스페이서들(103)을 형성한다. 스페이서들(103)은 더미 게이트 절연막 패턴들(101) 및 더미 게이트 패턴들(102)이 형성된 기판(100) 상에 스페이스 형성용 절연막을 형성하고, 이를 이방성 식각함으로써 형성될 수 있다. 스페이서들(103)은 실리콘 질화막으로 형성될 수 있다.
더미 게이트 패턴들(102)을 형성한 후, 소오스/드레인 영역들(104)을 형성할 수 있다. 소오스/드레인 영역들(104)은 저농도 소오스/드레인 영역 및 고농도 소오스/드레인 영역을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 소오스/드레인 영역들(104)을 형성한 후, 아래에서 설명될 게이트 패턴이 형성될 수 있다. 이는 소오스/드레인 영역들(104)을 형성하는 확산 공정의 온도가 게이트 패턴에 사용되는 금속 물질의 용융점보다 더 높기 때문일 수 있다.
도 2를 참조하면, 기판(100)의 전면에 식각 저지막(110)을 형성한다. 식각 저지막(110)은 더미 게이트 패턴들(102)과의 식각 선택비가 높은 물질로 형성될 수 있으며, 예를 들어 실리콘 질화막으로 형성될 수 있다. 이어서, 식각 저지막(110) 상에 층간 절연막(111)을 형성한다. 층간 절연막(111)은 실리콘 산화막으로 형성될 수 있다. 식각 저지막(110) 및 층간 절연막(111)은 화학 기상 증착, 플라즈마 화학 기상 증착 등을 이용하여 형성될 수 있다.
도 3을 참조하면, 더미 게이트 패턴들(102)의 상부면이 노출될 때까지 평탄화 공정을 실시한다. 평탄화 공정은 예를 들어, 화학기계적 연마(chemical mechanical polishing) 또는 에치 백(etch back) 공정 등을 이용할 수 있다.
도 4를 참조하면, 더미 게이트 패턴들(102) 및 더미 게이트 절연막 패턴들(101)을 제거하여 게이트 형성용 트렌치들(115)을 형성한다. 더미 게이트 패턴들(102) 및 더미 게이트 절연막 패턴들(101)을 제거함으로써, 기판(100)의 일정 영역의 상부면이 노출될 수 있다. 도면에 도시된 바와 달리, 더미 게이트 절연막 패턴들(101)은 제거되지 않을 수도 있다.
도 5를 참조하면, 게이트 형성용 트렌치들(115) 내에 게이트 절연막 패턴들(121) 및 게이트 패턴들(122)을 형성한다. 게이트 패턴들(122)은 금속 또는 금속화합물로 게이트 형성용 트렌치들(115) 내부를 채우고 평탄화 공정을 실시함으로써 형성될 수 있다. 게이트 패턴들(122)을 형성하는 금속으로는 알루미늄 등을 들 수 있으며, 게이트 패턴들(122)을 형성하는 금속화합물로는 티타늄 질화막 또는 탄탈륨 질화막 등을 들 수 있다.
게이트 패턴들(122) 및 층간 절연막(111)을 덮는 제1 캡핑 절연막(130)을 형성한다. 제1 캡핑 절연막(130)은 게이트 패턴들(122)의 상부면과 직접 접할 수 있다. 제1 캡핑 절연막(130)은 예를 들어, 실리콘 산화막으로 형성될 수 있다.
이어서 제1 캡핑 절연막(130) 상에 제2 캡핑 절연막을 형성하고 이를 패터닝하여 제2 캡핑 절연막 패턴들(140)을 형성한다. 제2 캡핑 절연막 패턴들(140)은 예를 들어 실리콘 질화막으로 형성될 수 있다. 제2 캡핑 절연막 패턴들(140)은 게이트 패턴들(122)과 중첩하도록 형성되며, 게이트 패턴들(122) 사이에 대응되는 영역을 노출시키는 제1 개구부(141)를 갖는다. 제2 캡핑 절연막 패턴들(140)의 폭은 게이트 패턴들(122)의 폭보다 넓게 형성될 수 있다.
도 6을 참조하면, 제1 개구부(141)를 채우는 제3 캡핑 절연막 패턴들(145)을 형성한다. 제3 캡핑 절연막 패턴들(145)은 실리콘 산화막으로 형성될 수 있다. 도시된 바와 다르게, 제3 캡핑 절연막 패턴들(145)은 제1 개구부(141)를 채우면서 동시에 제2 캡핑 절연막 패턴들(140) 상에 형성될 수도 있다. 이어서, 제2 캡핑 절연막 패턴들(140) 상에 마스크 패턴들(150)을 형성한다. 마스크 패턴들(150)의 폭은 제2 캡핑 절연막 패턴들(140)의 폭보다 좁을 수 있다. 마스크 패턴들(150) 사이에는 제2 개구부(151)가 형성된다. 마스크 패턴들(150)은 예를 들어, 실리콘 카보네이트(SiC)로 형성될 수 있다.
도 7을 참조하면, 마스크 패턴들(150)을 식각 마스크로 사용하여 제3 캡핑 절연막 패턴들(145), 제1 캡핑 절연막(130), 및 층간 절연막(111)을 식각한다. 제3 캡핑 절연막 패턴들(145) 및 층간 절연막(111)은 제거될 수 있으며, 제1 캡핑 절연막(130)은 제1 캡핑 절연막 패턴들(135)로 형성될 수 있다. 제1 캡핑 절연막 패턴들(135)의 폭은 게이트 패턴들(122)의 폭보다 넓게 형성될 수 있다. 제3 캡핑 절연막 패턴들(145), 제1 캡핑 절연막(130), 및 층간 절연막(111)을 식각하는 공정에서 식각 저지막(110)에 의해 기판(100)이 식각되는 것을 방지할 수 있다. 또한 도 7에 도시된 바와 같이, 제1 캡핑 절연막 패턴들(135)을 형성하는 과정에서 제2 캡핑 절연막 패턴들(140)의 일부가 식각될 수도 있다.
제1 캡핑 절연막 패턴들(135)을 형성하는 공정은 자기 정렬(self-align)을 위한 콘택홀(155)의 형성 공정으로 해석될 수 있다. 이러한 자기 정렬된 콘택홀(self-aligned contact hole)(155)은 제1 개구부(141)를 가지는 제 2 캡핑 절연막 패턴들(140)과 제2 개구부(151)를 가지는 마스크 패턴들(150)를 이용하여 형성될 수 있다.
도 8을 참조하면, 마스크 패턴들(150)을 제거한다. 마스크 패턴들(150)을 제거할 때 제1 캡핑 절연막 패턴들(135)의 일부가 식각될 수 있다.
도 9를 참조하면, 제2 캡핑 절연막 패턴들(140), 제1 캡핑 절연막 패턴들(135), 및 식각 저지막(110)을 덮는 보조 절연막(160)을 형성한다. 보조 절연막(160)은 예를 들어, 실리콘 산화막으로 형성될 수 있다. 보조 절연막(160)은 기판(100)의 전면적에 형성될 수 있다.
도 10을 참조하면, 보조 절연막(160)을 전면 식각한다. 보조 절연막(160)이 식각되면서 기판(100)과 접하고 있는 식각 저지막(110) 부분이 식각되어 스페이서들(103)의 측벽 상에 식각 저지 패턴들(112)이 형성될 수 있다. 또한 보조 절연막(160)의 일부가 제1 캡핑 절연막 패턴들(135)의 측벽 상에 잔존하여 보조 스페이서들(165)이 형성될 수도 있다. 보조 스페이서들(165)은 게이트 패턴들(122)의 전기적 절연을 보조할 수 있다. 보조 절연막(160)이 모두 식각되는 경우, 보조 스페이서들(165)은 형성되지 않을 수 있다.
도 11을 참조하면, 콘택홀(155)을 채우는 보호막 패턴(170)을 형성한다. 보호막 패턴(170)은 기판(100) 상에 보호막을 전면적으로 형성하고 에치 백 공정을 이용하여 상기 보호막을 식각함으로써 형성될 수 있다. 상기 보호막은 예를 들어, 스핀 코팅(spin coating)을 이용하여 기판(100) 상에 형성될 수 있으며, 상기 보호막의 에치 백 공정은 건식 공정 또는 습식 공정을 이용할 수 있다.
보호막 패턴(170)은, 도 12에 도시된 바와 같이 제2 캡핑 절연막 패턴들(140)의 제거시 스페이서들(103) 및 식각 저지 패턴들(112)이 식각되지 않도록 스페이서들(103) 및 식각 저지 패턴들(112)을 보호하는 역할을 할 수 있다. 예를 들어, 제2 캡핑 절연막 패턴들(140)이 실리콘 질화막으로 형성되고 스페이서들(130) 및 식각 저지 패턴들(112)도 실리콘 질화막으로 형성되는 경우, 제2 캡핑 절연막 패턴들(140)의 식각시 스페이서들(130) 및 식각 저지 패턴들(112)도 식각될 수 있다. 그러나 본 실시예에서는 보호막 패턴(170)을 이용하여 스페이서들(103) 및 식각 저지 패턴들(112)을 노출되지 않도록 함으로써, 제2 캡핑 절연막 패턴들(140)의 식각시 스페이서들(103) 및 식각 저지 패턴들(112)이 식각되지 않도록 보호할 수 있다.
보호막 패턴들(170)의 상부면의 높이는 제2 캡핑 절연막 패턴들(140)의 상부면의 높이보다 낮으며, 스페이서들(103) 및 식각 저지 패턴들(112)의 상부면의 높이보다는 높을 수 있다. 보호막 패턴들(170)은 제거가 용이한 유기물로 형성될 수 있으며, 예를 들어 SOH(Spin-On Hardmask)막, ARC(Anti-Reflection-Coating)막, 포토레지스트 등으로 형성될 수 있다.
도 12를 참조하면, 제2 캡핑 절연막 패턴들(140)을 제거한다. 제2 캡핑 절연막 패턴들(140)을 제거하는 공정은 건식 공정 또는 습식 공정을 이용할 수 있다. 제2 캡핑 절연막 패턴들(140)을 실리콘 질화막으로 형성하는 경우, 인산을 포함하는 식각액을 이용하여 제2 캡핑 절연막 패턴들(140)을 제거할 수 있다. 이때 스페이서들(103) 및 식각 저지 패턴들(112)은 보호막 패턴들(170)에 의해 보호되므로 식각되지 않는다.
도 13을 참조하면, 보호막 패턴(170)을 제거한다. 보호막 패턴(170)이 제거되어서 기판(100) 내에 형성된 소오스/드레인 영역들(104)의 상부면이 노출된다.
도 14를 참조하면, 소오스/드레인 영역들(104)의 상부면이 노출된 기판(100)의 전면에 실리사이드용 금속막(180)을 형성한다. 게이트 패턴들(122) 상에 제1 캡핑 절연막 패턴(135) 및 제2 캡핑 절연막 패턴들(140)이 형성된 상태에서 기판(100)의 전면에 실리사이드용 금속막(180)을 형성하는 경우, 콘택홀(155)의 어스팩트비(aspect ratio)가 높아서 소오스/드레인 영역들(104)의 상부면 상에 실리사이드용 금속막(180)이 균일하게 형성되지 않을 수 있다. 본 실시예에서는 실리사이드용 금속막(180)을 형성하기 전에 제2 캡핑 절연막 패턴들(140)을 제거하여 콘택홀(155)의 어스팩트비를 낮추어 줌으로써, 소오스/드레인 영역들(104)의 상부면 상에 실리사이드용 금속막(180)이 균일하게 형성될 수 있도록 한다.
실리사이드용 금속막(180)은 제1 캡핑 절연막 패턴(135)의 상부면 및 소오스/드레인 영역들(104)의 상부면과 직접 접하여 형성된다. 실리사이드용 금속막(180)은 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 코발트(Co), 니켈(Ni), 탄탈륨(Ta), 백금(Pt), 또는 팔리디움(Pd) 등으로 형성될 수 있다.
도 15를 참조하면, 열처리 공정을 수행하여 실리사이드용 금속막(180)과 소오스/드레인 영역들(104)의 상부면이 접하는 영역에 실리사이드 패턴(185)을 형성한다. 열처리 후에 실리사이드화되지 않은 실리사이드용 금속막(180)은 제거한다.
도 16을 참조하면, 콘택홀(155)을 채우는 콘택 플러그(190)를 형성한다. 콘택 플러그(190)는 텅스텐, 티타늄 또는 티타늄 나이트라이드 등으로 형성될 수 있다. 콘택 플러그(190)는 기판(100)의 전면 상에 콘택 플러그 형성용 도전막을 형성하고 화학기계적 연마 등을 이용하여 제1 캡핑 절연막 패턴(135)의 상부면이 노출될 때까지 상기 콘택 플러그 형성용 도전막을 식각함으로써 형성될 수 있다. 실리사이드 패턴(185) 및 콘택 플러그(190)는 자기 정렬 콘택(self-aligned contact)을 구성할 수 있다.
도 17을 참조하여 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명한다. 도 17은 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 도 1 내지 16과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조방법이 본 발명의 일 실시예에 따른 반도체 장치의 제조방법과 다른 점은, 게이트 형성용 트렌치들(도 4의 115) 내에 형성되는 게이트 패턴들(126)이 도전막 패턴들(124)과 도전막 패 턴들(124) 상에 형성된 산화막 패턴들(125)을 포함하는 것이다. 도전막 패턴들(124)은 알루미늄으로 형성될 수 있으며, 산화막 패턴들(125)은 도전막 패턴들(124)을 산화하여 형성된 알루미늄 산화막으로 형성될 수 있다.
도 18은 본 발명의 실시예들의 형성방법에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
상술된 실시예들에 따른 반도체 장치는 논리 데이터들을 연산처리하는 논리 소자로 구현될 수 있다. 이와는 다르게, 상술된 실시예들에 따른 반도체 장치는 데이터를 저장하는 기억 소자로 구현될 수 있다. 상술된 반도체 장치들이 기억 소자로 구현되는 경우에는 상기 콘택 플러그 상에 데이터를 저장하는 데이터 저장 요소가 형성될 수 있다. 데이터 저장 요소는 캐패시터 또는 가변 저항체 등일 수 있다.
도 18을 참조하면, 메모리 시스템(300)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(300)은 컨트롤러(310), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(320), 메모리(330), 인터페이스(340), 및 버스(350)를 포함한다. 메모리(330)와 인터페이스(340)는 버스(350)를 통해 상호 소통된다.
컨트롤러(310)는 본 발명의 실시예들에 따라 구현된 논리 소자를 포함한다. 상기 논리 소자는 논리 데이터를 연산 처리할 수 있다. 구체적으로, 컨트롤러(310)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함할 수 있다. 메모리(330)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(320)는 시스템(300) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(300) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(320)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(330)는 본 발명의 실시예들에 따라 구현된 기억 소자를 포함한다. 메모리(330)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다. 인터페이스(340)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 더미 게이트 절연막 패턴 102: 더미 게이트 패턴
103: 스페이서 104: 소오스/드레인 영역
110: 식각 저지막 111: 층간 절연막
130: 제1 캡핑 절연막 140: 제2 캡핑 절연막 패턴
145: 제3 캡핑 절연막 패턴 150: 마스크 패턴
160: 보조 절연막 170: 보호막 패턴
180: 실리사이드용 금속막 185: 실리사이드 패턴
190: 콘택 플러그

Claims (10)

  1. 기판 상에 게이트 패턴들 및 상기 게이트 패턴들 측벽에 스페이서들을 형성하고,
    상기 게이트 패턴들 및 상기 스페이서들 상에 제1 캡핑 절연막 패턴 및 상기 제1 캡핑 절연막 패턴 상에 제2 캡핑 절연막 패턴을 형성하고,
    상기 게이트 패턴들 사이의 콘택홀을 채우는 보호막 패턴을 형성하고,
    상기 보호막 패턴을 이용하여 상기 스페이서들을 보호하면서 상기 제2 캡핑 절연막 패턴을 제거하고,
    상기 기판의 상부면이 노출되도록 상기 보호막 패턴을 제거하고,
    상기 기판의 전면 상에 실리사이드용 금속막을 형성하고,
    열처리 공정을 수행하여 노출된 상기 기판의 상부면 상에 실리사이드 패턴을 형성하는 것을 포함하는 반도체 장치의 제조방법.
  2. 제 1항에 있어서,
    상기 실리사이드용 금속막은 상기 제1 캡핑 절연막 패턴과 직접 접하여 형성되는 반도체 장치의 제조방법.
  3. 제 1항에 있어서,
    상기 보호막 패턴의 상부면의 높이는 상기 제2 캡핑 절연막 패턴의 상부면의 높이보다 낮고, 상기 스페이서들의 상부면의 높이보다는 높게 형성되는 반도체 장치의 제조방법.
  4. 제 3항에 있어서,
    상기 보호막 패턴을 형성하는 것은,
    상기 제2 캡핑 절연막 패턴이 형성된 상기 기판의 전면 상에 보호막을 형성하고,
    에치 백 공정을 이용하여 상기 보호막을 식각하는 것을 포함하는 반도체 장치의 제조방법.
  5. 제 1항에 있어서,
    상기 보호막 패턴은 유기물로 형성하는 반도체 장치의 제조방법.
  6. 제 5항에 있어서,
    상기 보호막 패턴은 SOH(Spin-On Hardmask)막, ARC(Anti-Reflection-Coating)막 또는 포토레지스트로 형성하는 반도체 장치의 제조방법.
  7. 제 1항에 있어서,
    상기 제1 캡핑 절연막 패턴은 실리콘 산화막으로 형성하며, 상기 제2 캡핑 절연막 패턴 및 상기 스페이서들은 실리콘 질화막으로 형성하는 반도체 장치의 제조방법.
  8. 제 1항에 있어서,
    상기 게이트 패턴들 및 상기 게이트 패턴들 측벽에 스페이서들을 형성하는 것은,
    상기 기판 상에 더미 게이트 패턴들을 형성하고,
    상기 더미 게이트 패턴들의 측벽 상에 상기 스페이서들을 형성하고,
    상기 더미 게이트 패턴들을 제거하여 게이트 형성용 트렌치들을 형성하는 것을 더 포함하되,
    상기 게이트 패턴들은 상기 게이트 형성용 트렌치들 내에 형성되는 반도체 장치의 제조방법.
  9. 제 1항에 있어서,
    상기 제1 캡핑 절연막 패턴은 상기 게이트 패턴들의 상부면 및 상기 스페이서들의 상부면과 직접 접하여 형성되는 반도체 장치의 제조방법.
  10. 제 1항에 있어서,
    상기 실리사이드 패턴 상에 상기 콘택홀을 채우는 콘택 플러그를 형성하는 것을 더 포함하는 반도체 장치의 제조방법.
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