JP2006278925A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 図1に示す半導体装置1は、シリコンで構成されたシリコン基板2、シリコン基板2上に形成されたp型ウェル領域3、p型ウェル領域3上に形成されたn+型ソース領域4、n+型ドレイン領域5、p型ウェル領域3上のn+型ソース領域4とn+型ドレイン領域5とに対向して設けられたゲート電極6、ゲート電極6をn+型ソース領域4とn+型ドレイン領域5との接触から絶縁するゲート絶縁膜7およびゲート電極6の側部に設けられたサイドウォール8を有している。ゲート電極6は、CMP法によりポリシリコンが露出しない位置まで、ポリシリコン上に形成されたマスク層の一部を除去し、その後、マスク層を除去してポリシリコン層を露出し、ポリシリコン層をシリサイド化して形成したシリサイドで構成されている。
【選択図】 図1
Description
通常、微細MOSトランジスタでは、ゲートの空乏化の防止や低抵抗化のために、ソース・ドレインまたはゲートの表面に選択的に金属膜を形成するシリサイド技術が採用されている(例えば、特許文献1参照)。
図14は、エレベーテッドソース・ドレイン構造のnチャネル型MOSFETを示す断面図である。
まず、ゲート電極86の材料としてポリシリコンを用意する。次に、ポリシリコンの側部を囲むようにサイドウォール89を形成する。次に、ソース・ドレイン部に対応する部分にシリコンの選択エピ成長を行う。この選択エピ成長は、シリコンがポリシリコン上にほとんど堆積しない温度で行う。次に、ポリシリコンおよびシリコン上にメタル(金属)を堆積する。次に、シリサイドアニールを行う。これにより、ポリシリコンからゲート電極86が形成され、シリコンからシリサイド層87、88が形成される。最後に、未反応のメタルを硫酸等の薬液処理によって除去する。
図15は、CMPによるフルシリサイドゲート形成方法により作成されたnチャネル型MOSFETを示す断面図である。なお、図15に示すMOSFET90については、図14に示すMOSFET80と同様の機能を有する部分には同じ符号を配し、その説明を省略する。
まず、ポリシリコンの側部を囲むようにゲート側壁を形成する。次に、ポリシリコンの上部、ゲート側壁およびソース、ドレインとなる部位を覆うようにメタルを堆積する。次に、シリサイドアニールを行い、シリサイド層87、88を形成し、未反応のメタルを除去する。次に、CMPを行うためにシリコンナイトライド(SiN)を、ポリシリコンの上部、ゲート側壁およびn+型ソース領域、n+型ドレイン領域を覆うように堆積する。さらに、シリコンナイトライド上に酸化膜を堆積する。次に、CMPを行って、ポリシリコンを所望の厚さとし、露出させる。最後にメタルを堆積した後に、シリサイドアニールを行い、ゲート電極86を形成し、未反応のメタルを除去する。
図1は、第1の実施の形態の半導体装置を示す断面図である。
なお、以下の説明では、図1の紙面上、上側を「上」と言う。また、図1に示す半導体装置は、各素子を分離する素子分離膜(図示せず)により囲まれた領域を示している。
また、ゲート電極6は、シリサイドで形成されている。シリサイドとしては、例えば、コバルトシリサイド(CoSiX)、チタンシリサイド(TiSi2)、ニッケルシリサイド(NiSiX)、タングステンシリサイド(WSi2)、モリブデンシリサイド(MoSi2)、プラチナシリサイド(PtSi)等が挙げられる。
n+型ソース領域4とn+型ドレイン領域5との間のp型ウェル領域3の表面には、n+型ソース領域4およびn+型ドレイン領域5よりも不純物濃度が低濃度で浅いn-型LDD(Lightly Doped Drain)領域9、10がn+型ソース領域4およびn+型ドレイン領域5に隣接してそれぞれ形成されている。
また、シリサイド層11、12上には、SiN膜26が形成されている。このSiN膜26については、後述する。
図2は、積層体およびウェル領域の形成工程を示す断面図である。
まず、犠牲酸化を行った後、シリコン基板に対してp型不純物、例えばホウ素(B)を選択的にイオン注入してp型ウェル領域3を形成する。これにより、シリコン基板がシリコン基板2とp型ウェル領域3とに分離される。
図3は、ゲート側壁およびn-型LDD領域の形成工程を示す断面図である。
次に、ゲート側壁25およびハードマスク24をマスクとして、例えば、ヒ素等のn型不純物のイオン注入を行い、n-型LDD領域9、10より深い接合深さを有する高濃度のn+型ソース領域4およびn+型ドレイン領域5を形成する。n+型ソース領域4およびn+型ドレイン領域5の形成後、例えば、1000℃で10秒間の熱処理(RTA)を行い、シリコン基板2に注入した不純物を活性化する。
次いで、例えば、スパッタリング法によりコバルト膜を、n-型LDD領域9、10の表面、ゲート側壁25の表面およびハードマスク24の表面に形成する。コバルト膜を形成した後、熱処理(RTA)を行い、n+型ソース領域4およびn+型ドレイン領域5におけるシリコンとコバルトとを反応させる。これによりn+型ソース領域4およびn+型ドレイン領域5の上部に、膜厚20nm程度のコバルトシリサイドで構成されるシリサイド層11、12が形成される。その後、未反応のコバルトを硫酸処理等を行って除去する。
図6は、SiN膜および酸化膜の形成工程を示す断面図である。
図7は、酸化膜のCMP工程を示す断面図である。
そして、ポリシリコン層23が露出するまでハードマスク24およびSiN膜26を例えば、熱リン酸等でエッチング(エッチバック)する。
これにより図1に示す半導体装置1が製造される。
図9は、第2の実施の形態の半導体装置を示す断面図である。
以下、第2の実施の形態の半導体装置1について、前述した第1の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
図9に示すように、第2の実施の形態のシリサイド層は、図9中ゲート電極6の左右の延長線上に、重なるようにソース・ドレインが形成されているエレベーテッドソース・ドレイン構造をなしている。
さらに第2の実施の形態の半導体装置1は、従来のエレベーテッドソース・ドレイン構造の半導体装置に比べてゲートとソース・ドレインとの距離が大きいため、ゲートとソース・ドレインとのショートを確実に防止することができる。また、浅い接合への低抵抗コンタクト化を図ることができる。
なお、第2の実施の形態の半導体装置1の製造方法について、前述した第1の実施の形態の半導体装置1の製造方法との相違点を中心に説明し、同様の事項については、その説明を省略または簡略化する。
図10は、ソース/ドレイン選択エピ成長工程を示す断面図である。
次に、ゲート側壁25、n+型ソース領域4、n+型ドレイン領域5、n-型LDD領域9、10を形成した後に、ソース・ドレイン部となる部位に対応する位置にシリコン28、29を選択エピ成長させる。
続いて、シリコン28、29の表面、ゲート側壁25の表面およびハードマスク24の表面にSiN膜26を形成し、その上に、酸化膜27を形成する。
次に、CMPを行う。このとき第1の実施の形態と同様に、図12中シリコン28、29の表面に形成したSiN膜26の平坦部をストッパーとすることにより(ストップ位置とすることにより)、ポリシリコン層23上にハードマスク24が残存する。
次に、ハードマスク24およびSiN膜26を除去する。
次に、ポリシリコン層23およびシリコン28、29をシリサイド化する(サリサイド工程)。これにより、ゲート電極6、シリサイド層11、12が形成される。
そして、第2の実施形態の半導体装置の製造方法によれば、さらに、サリサイド工程を行うことにより、ポリシリコン層23およびシリコン28、29のシリサイド化を一度の工程で行うことができるため、製造時間の短縮を図ることができる。
(付記1) ゲート電極をシリサイドで構成する半導体装置の製造方法において、
基板上に絶縁層、ポリシリコン層およびマスク層がこの順に積層された積層体を、第1の絶縁膜で覆う工程と、
前記第1の絶縁膜を、前記第1の絶縁膜に対して所定のエッチング選択比を有する第2の絶縁膜で覆う工程と、
平坦化法により前記ポリシリコン層が露出しない位置まで、前記第2の絶縁膜と、前記第1の絶縁膜および前記マスク層の一部とを除去する工程と、
前記マスク層を除去して前記ポリシリコン層を露出させる工程と、
前記ポリシリコン層をシリサイド化して前記シリサイドを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記3) 前記積層体を前記第1の絶縁膜で覆う工程に先立って、
前記ゲート電極の側壁と接する部位にゲート側壁を形成する工程と、
前記ゲート側壁をマスクとしてソース領域およびドレイン領域に対応する部位に、それぞれシリサイドを形成する工程を有することを特徴とする付記1記載の半導体装置の製造方法。
(付記5) 前記積層体を前記第1の絶縁膜で覆う工程に先立って、
前記ゲート電極の側壁と接する部位にゲート側壁を形成する工程と、
前記ゲート側壁をマスクとしてソース領域およびドレイン領域に対応する部位に対して選択的にシリコンエピタキシャル成長を行なう工程を有することを特徴とする付記1記載の半導体装置の製造方法。
(付記7) 前記シリコンエピタキシャル成長により成長する前記シリコンの厚さは、前記ポリシリコン層の厚さよりも薄いことを特徴とする付記5記載の半導体装置の製造方法。
(付記10) 前記第2の絶縁膜は、ゲート側壁と同一の材料で構成されていることを特徴とする付記1記載の半導体装置の製造方法。
4 n+型ソース領域
5 n+型ドレイン領域
6 ゲート電極
7 ゲート絶縁膜
11 シリサイド層
12 シリサイド層
20 積層体
23 ポリシリコン層
24 ハードマスク
25 ゲート側壁
26 SiN膜
27 酸化膜
84 n+型ソース領域
85 n+型ドレイン領域
86 ゲート電極
87 シリサイド層
88 シリサイド層
89 サイドウォール
Claims (5)
- ゲート電極をシリサイドで構成する半導体装置の製造方法において、
基板上に絶縁層、ポリシリコン層およびマスク層がこの順に積層された積層体を、第1の絶縁膜で覆う工程と、
前記第1の絶縁膜を、前記第1の絶縁膜に対して所定のエッチング選択比を有する第2の絶縁膜で覆う工程と、
平坦化法により前記ポリシリコン層が露出しない位置まで、前記第2の絶縁膜と、前記第1の絶縁膜および前記マスク層の一部とを除去する工程と、
前記マスク層を除去して前記ポリシリコン層を露出させる工程と、
前記ポリシリコン層をシリサイド化して前記シリサイドを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第1の絶縁膜の厚さは、前記ポリシリコン層の厚さよりも厚いことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記積層体を前記第1の絶縁膜で覆う工程に先立って、
前記ゲート電極の側壁と接する部位にゲート側壁を形成する工程と、
前記ゲート側壁をマスクとしてソース領域およびドレイン領域に対応する部位に、それぞれシリサイドを形成する工程を有することを特徴とする請求項1記載の半導体装置の製造方法。 - 前記積層体を前記第1の絶縁膜で覆う工程に先立って、
前記ゲート電極の側壁と接する部位にゲート側壁を形成する工程と、
前記ゲート側壁をマスクとしてソース領域およびドレイン領域に対応する部位に対して選択的にシリコンエピタキシャル成長を行なう工程を有することを特徴とする請求項1記載の半導体装置の製造方法。 - 前記シリコンエピタキシャル成長により成長する前記シリコンの厚さは、前記ポリシリコン層の厚さよりも薄いことを特徴とする請求項4記載の半導体装置の製造方法。
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