KR100196598B1 - 반도체 장치 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 41
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 229910008484 TiSi Inorganic materials 0.000 claims abstract description 115
- 238000009792 diffusion process Methods 0.000 claims abstract description 111
- 238000000137 annealing Methods 0.000 claims abstract description 95
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 93
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 93
- 239000010703 silicon Substances 0.000 claims abstract description 93
- 239000010936 titanium Substances 0.000 claims abstract description 63
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 63
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 49
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims abstract description 43
- 238000000151 deposition Methods 0.000 claims abstract description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 112
- 229920005591 polysilicon Polymers 0.000 claims description 112
- 125000006850 spacer group Chemical group 0.000 claims description 41
- 230000015572 biosynthetic process Effects 0.000 claims description 36
- 239000007787 solid Substances 0.000 claims description 27
- 230000008859 change Effects 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 13
- 239000003870 refractory metal Substances 0.000 claims description 8
- 239000012212 insulator Substances 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims description 2
- 229910008486 TiSix Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 172
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 39
- 235000012239 silicon dioxide Nutrition 0.000 description 19
- 239000000377 silicon dioxide Substances 0.000 description 19
- 238000005468 ion implantation Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 229910021419 crystalline silicon Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000011259 mixed solution Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 108091006146 Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 229910008479 TiSi2 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 150000003608 titanium Chemical class 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
Abstract
본 발명은 반도체 장치 제조 방법을 제공하며, 실리콘 기판(101)에 티타늄막(128)을 침적시키는 단계와, 티타늄 막(128)상에 비결정 실리콘 막(129)을 침적시키는 단계를 구비하며, (a) 전면에 제TiSi2막(130)을 형성하도록 제1열 어닐링을 실행하는 단계, (b) 소스/드레인 영역(106) 형성 예정 영역에 단결정 실리콘 층(136)을 성장시키도록 제2열 어닐링을 실행하는 단계, (c) 비결정 실리콘 막(129)과 제1 TiSi2막(130)을 연속으로 제거하는 단계, (d) 실리콘 기판(101)의 전도성과 반대의 전도성을 가지며 고농도인 확산층(146)을 형성하는 단계를 더 구비한다. 방법에 따란, 얕은 접합 깊이를 갖는 소스/드레인 확산층과 저저항 소스/드레인 영역을 포함하는 살리 시드 MOS 트랜지스터를 형성하는 것이 가능하다.
Description
제1a도 내지 제2d도는 종래 반도체 장치 제조 방법의 단계를 각각 나타내는 단면도.
제2a도 내지 제2e도는 다른 종래 반도체 장치 제조 방법의 단계를 각각 나타내는 단면도.
제3a도 내지 제3e도는 본 발명의 제1실시예에 따른 방법의 단계를 각각 나타내는 단면도.
제4a도 내지 제4c도는 소스/드레인 영역이 깊이 방향 (depthwise direction)에서 형성되는 영역의 구성소자에 대한 농도 프로필도시도.
제5a도 내지 제5d도는 본 발명의 제2실시예에 따른 방법의 단계를 각각 나타내는 단면도.
제6a도 내지 제6d도는 본 발명의 제3실시예에 따른 방법의 단계를 각각 나타내는 단면도.
*도면의 주요부분에 대한 부호의 설명
102 : 필드 산화막 103 : 게이트 산화막
105 : 측벽 스페이서 124 : 폴리실리콘 막패턴
126 : 확산층 128 : 티타늄막
129 : 비경질 실리콘막 130 : TiSi2막
[발명의 배경]
[발명 분야]
본 발명은 반도체 장치 제조 방법에 관하며, 특히 티타늄을 이용함으로써 살리시드(salicide)구조를 갖는 MOS 트랜지스터 제조 방법에 관한다.
[관련 기술에 대한 기술]
반도체 장치의 크기가 더욱 더 작아짐에 따라, 접합 깊이가 얕아지도록 MOS 트랜지스터의 소스/드레인 영역의 일부를 구성하는 소스/드레인 확산층이 요구된다. 부여하여, 저항이 더 낮을 뿐만 아니라, 얕은 접합 깊이를 갖는 소스/드레인 확산층을 갖는 소스/드레인 영역이 요구된다.
이러한 크기를 만족시키는 방법중의 하나는 얕은 접합 깊이를 갖는 확산층을 형성하는 단계와 이 확산층 표면에 티탄 실리사이드(TiSi2)를 형성하는 단계를 포함하는 방법이다. 이러한 방법은 예를 들어 미심사된 일본 특허 공보 제2-1120호에 제안되어 있다.
반도체 제조단계를 나타내는 단면도인 제1a도 내지 제1d도를 참조해 보면 미심사된 일본 공개 특허 공보 제2-1120호에 기재된 방법이 설명되어 있다.
제1a도에서, 필드 산화막(402)이 장치 격리 영역의 실리콘 기판(401)상에 형성된다. 그런 다음 게이트 산화막 (403)이 디바이스 형성 예정 영역에 형성되며 계속해서 폴리실리콘 게이트 전극(404)이 게이트 산화막(403)상에 형성된다. 실리콘 이산화막(silicon dioxide film)이 전면(all over a resultant)에 모두 침적된 다음 실리콘 이산화막이에 칭백되어 폴리실리콘 게이트 전극(404)의 측벽을 따라 측벽 스페이서(405)가 형성된다. 측벽 스페이서(405)는 실리콘 이산화막으로 구성된다.
그런 다음 고농도 불순물이 소스/드레인 영역 형성 예정 영여겡 이온 주입되고 이에 의해 접합 깊이가 0.1μm인 소스/드레인 확산층이 형성된다. 계속해서, 두께가 100nm인 티타늄막(428)과 두깨가 200nm인 비결정 실리콘막(429)이 연속으로 전면에 침적된다. 제1a도는 막(428, 429)이 침적된 후의 상태를 나타낸다.
그런 다음, 비결정 실리콘막(429)이 종래의 포토리소그래피에 의해 패턴되어 폴리실리콘 게이트 전극(404)상에 침적된 비결정 실리콘막(429)의 일부가 제거된다. 패터닝에 의해 비결정 시릴콘막(429)의 부분(429a)이 제거되지 않고 남는다. 제1b도에 도시된 바와 같이 비결정 실리콘막의 부분(429a)은 침적된다.
계속해서, 실리데이션(silidation) 공정이 이루어지도록 금속 열 어닐링(RTA)이 섭씨 600도에서 실행되며, 이것은 폴리실리콘 게이트 전극(404)이 티타늄막(428)과 반응하도록 해줌으로써 이에 의해 폴리실리콘 게이트 전극(404)의 상부 표면상을 덮는 TiSi2막(430A)이 형성된다. 비결정 실리콘막(429)과 티타늄막 (428)의 반응은 소스/드레인 확산층(406)과 필드 산화막(402)을 덮는 TiSi2막(430B)도 형성한다. 제1c도에 도시된 바와 같이 티타늄막(428)의 부분(429a)은 TiSi2막(430A)과(430B)사이에 샌드위치된 측변(405)상에 반응되지 않은채 남아 있는다.
그런 다음, 반응하지 않은 티타늄막(428a)이에 칭에 의해 선택적으로 제거되고 이에 의해 제1d도에 도시된 바와 같이 반도체 장치가 형성된다.
제2-1120호에 따라, 티타늄막(428)은 비결정 실리콘막(429a)이 소스/드레인 확산층(406)상에 형성되기 때문에 위에서 언급한 실리데이션 공정에서 소스/드레인 확산층(406)과 반응하지 않는다. 그래서 소스/드레인 확산층(406)은 얕은 접합 깊이를 가질 수 있으며, 소스/드레인 영역은 낮은 저항을 가질 수 있는데 그 이유는 TiSi2막(430B)이 소스/드레인 확산층 (406)과 바로 접촉하여 침적되기 때문이다.
얕은 접합 깊이를 가지며 소스/드레인 영역의 일부를 구성하는 소스/드레인 확산층과 낮은 저항을 갖는 소스/드레인 영역을 포함하는 MOS 트랜지스터를 제조하는 다른 방법이 미심사된 일본 특허 공보 제2-222153호와 Mark·Rodder 등의 1991.3월 "Raised Source/Drain MOSFET with Dual Sidewall Spacers", IEEE Electron Device Letters, Vol.12, NO.3, pp 89-91에 제안되어 있다. 이 방법들은 소스/드레인 확산층이 형성되는 영역의 실리콘 기판상에 얇은 단결정 실리콘층에 피택셜 성장을 만드는 단계와, 동일한 깊이의 접합 깊이를 갖는 소스/드레인 확산층을 형성하는 단계 및 소스/드레인 확산층의 표면을 실리사이드화하는 단계를 포함한다.
반도체 장치의 제조 단계를 나타내는 단면도인 제2a도 내지 제2e도를 참조하면, 미심사된 일본 특허 공보 제2-222153호에 제안된 반도체 장치 제조 방법이 상세히 설명되어 있다.
먼저 제1a도를 참조하면, P형 실리콘 기판(501)상의 장치 격리 영역에 필드 산화막(502)이 형성된다. 그런 다음, 장치형성 예정 영역에 5 내지 90nm의 두께를 갖는 게이트 산화막이 형성되며, 계속해서 게이트 산화막(503)상에 폴리실리콘 게이트 전극(504)이 침적된다. 폴리실리콘 게이트 전극(504)은 그 상부 표면에 50 내지 100nm의 두께를 갖는 실리콘 이산화막(513)으로 덮인다.
그런 다음, 필드 산화막(502)과 폴리실리콘 게이트 전극(504)을 사용해서 이온-주입이 실행되고 이에 의해 5×1017내지 1×1020㎝-3의 농도를 갖는 불순물을 포함하는 N-확산층 (526)을 형성한다. 그런 다음, 20 내지 90nm의 두께를 갖는 실리콘 이산화막이 모든 전면에 침적된다. 게이트 산화막(503)과 실리콘 이산화막이에 칭백되고 이에 의해 폴리실리콘 게이트 전극(504)의 측벽을 따라 제1측벽 스페이서(505)가 형성된다.에 칭은 N-확산층(526)의 표면에 걸쳐 자연산화막(516)도 형성한다. 제2a도는 이 상태를 나타낸다.
그런 다음, 제2b도에 도시된 바와 같이, 자연 산화막(516)이 제거된다. 그런 다음, 제2c도에 도시된 바와 같이, 100 내지 200nm의 두께를 갖는 단결정 실리콘층(536)이 N-확산층(526)의 표면상에 에 피택셜적으로 성장이 이루어진다. 단결정 실리콘층(536)은 패시트(facets)를 갖는다.
그런 다음, 100 내지 200nm의 두께를 갖는 실리콘 이산화막이 전면에 침적된다. 실리콘 이산화막(513)과 함께 침적된 실리콘 이산화막은에 칭백되고 이에 의해 제1측벽 스페이서(505)의 측면을 덮는 제2측벽 스페이서(515)를 형성하고 이에 의해 또한 실리콘 게이트 전극의 상부 표면이 노출된다. 계속해서 필드 산화막(502)과 측벽 스페이서(505 및 515)를 마스크로서 사용해서 이온-주입함으로써 N+확산층(546)에 형성된다.
제2d도에 도시된 바와 같이, N+확산층(546)은 N-확산층 (526)을 통과한다. 여기에서, 제2측벽 스페이서(515)가 형성되는 이유는 단결정 실리콘층(536)의 패시트 바로 아래에 있는 N+확산층(546)의 접합 깊이가 N+확산층(546)의 형성을 위한 이온-주입상에서 국부적으로 깊어지는 것을 피하기 위해서이다.
그런 다음, 티타늄막이 전체 전면에 침적된다. 그런 다음, 금속 열 어닐링(RTA)이 질소 대기(nitrogen atmosphere)에서 실행되고 이에 의해 폴리실리콘 게이트 전극(504)과 N+확산층(546)의 각각의 표면에 TiSi2막 (554 및 556)이 선택적으로 침적된다.
계속해서, 티타늄막과 티타늄 질화막의 반응되지 않은 부분은 제거되고 이에 의해 살리시드 구조를 갖는 N채널 MOS트랜지스터를 완료한다. 제2e도는 제조된 MOS 트랜지스터를 설명한다. 이 트랜지스터의 소스/드레인 영역(506)은 N-확산층 (526), N+확산층(546) 및 TiSi2막(556)으로 이루어진다.
N-확산층(526)이 등가적으로 깊은 접합 깊이를 가질지라도 유효 접합 길이는 원래의 P 형 실리콘 기판 (501)의 기초하여 측정될때 더 얕을 수 있다. 그래서 제2-222153호에 제안된 방법은 위에서 언급한 효과적인 얕은 접합 깊이와 TiSi2막(556)의 존재 때문에 더 얕은 소스/드레인 확산층의 접합 깊이 및 더 낮은 소스/드레인 영역의 저항성을 가능케한다.
처음 언급한 종래 방법에서, 소스/드레인 확산층(406)은 얕은 접합 깊이를 가지며 그래서 티타늄막(+28)의 두께를 얇게 할 필요가 있다. 그래서 이 방법은 얕은 접합 깊이를 갖는 확산층을 형성하는데 어려움이 있다. 부가하여, 티타늄막의 얇은 두께로 야기되는 TiSi2막의 얇은 두께때문에 소스/드레인 영역의 저항성을 더 낮게 하는 것도 어렵다. 비결정 실리콘막(429a)이 제거되지 않은채 남게되도록 포토리소그래피를 실행하기 위해 포토리소그래피 단계에서 사용되는 얼라인먼트 마진(alignment margin)보다 폭이 더 넓은 측벽 스페이서를 필요로 한다. 그러한 요구하에서 소스/드레인 확산층(406)과 폴리실리콘 게이트 전극(404)의 오프셋을 피하기 위해 소스/드레인 확산층(406)의 접합 깊이를 그렇게 얕게 되는 것이 허용되지 않는다. 또한, 소스/드레인 확산층(406)의 표면에 바로 접촉하고 있는 TiSi2막(430B)은 소스/드레인 확산층(406)에 대해 셀프-얼라인먼트로 형성되지 않으며 그래서 TiSi2막(403B)의 패터닝을 다시 실행해야한다. 결론적으로, 크기가 현저하게 작은 반도체 장치의 제조에 이 방법을 적용하는 것은 어렵다.
한편, 두 번째 언급한 종래 방법은 자연 산화막(516)과 단결정 실리콘층(536)의 선택적에 피택설 성장을 CVD로 제거할 필요가 있으며, 그래서 제조 생산성은 불가피하게 감소된다. 또한, 이 방법은 단결정 실리콘층(536)의 패시트로 인한 문제를 극복하기 위해 N-확산층(526)과 함께 제2측벽 스페이서 (515)를 형성해야 하며, 따라서 N+확산층(546)과 폴리실리콘 게이트 전극(504)간의 마진 또는 갭이 나타날 수 밖에 없다. 그래서, 크기가 현저하게 작은 반도체 장치의 제조에 이 방법도 또한 적용하는 것이 어렵다.
[발명의 요약]
위에서 언급한 종래 방법의 문제의 관점에서, 본 발명의 목적은 얕은 접합깊이를 효과적으로 갖는 소스/드레인 확산층 및 낮은 저항성을 갖는 소스/드레인 영역을 구비하는 살리시드 구조의 MOS트랜지스터 제조 방법을 제공하는 것이며, 이 방법은 제조 생산성의 저하없이 현저하게 크기가 작은 반도체 장치의 제조에 적용될 수 있다.
본 발명은, 반도체 장치 제조 방법을 제공하며, 티타늄막을 시리콘 기판에 집적시키는 단계와, 상기 타타늄막상에 비결정 실리콘막을 집적시키는 단계를 구비하는 상기 방법에 있어서, (a) TiSi2막을 전면에 형성하기 위해 제1열 어닐링을 실행하는 단계, (b) 소스/드레인 영역형성 예정 영역에 단결정 실리콘층이 형성되도록 제2열 어닐링을 실행하는 단계, (c) 비결정 실리콘막과 TiSi2막을 연속으로 제거하는 단계, (d) 실리콘 기판의 전도성과 반대의 전도성을 가지며 고농도인 확산층을 상기 영역에 형성하는 단계를 구비하는 것을 특징으로 한다.
본 발명은 또한 반도체 자치 제조방법을 제공하며, 게이트 전극 형성 예정 영역 A에 실리콘 기판상의 폴리실리콘 막 패턴을 형성하는 단계와, 폴리실리콘 막 패턴의 측벽을 따라 절연체로 이루어진 측벽 스페이서를 형성하는 단계와, 전면에 제1티타늄막을 침적시키는 단계와, 상기 제1티타늄막상에 비결정 실리콘막을 침적시키는 단계를 구비하는 상기 방법에 있어서, (a) 전면에 제1TiSi2막을 형성하기 위해 제1열 어닐링을 실행하는 단계, (b) 소스/드레인 영역 형성 예정 영역 B 의 표면에 바로 접촉하여 고체 상태에서 단결정 실리콘층을 형성하기 위해, 또한 폴리실리콘 막 패턴의 노출된 표면에 바로 접촉하여 고체 상태에서 폴리실리콘층을 형성하기 위해 제2열 어닐링을 실행하는 단계(c) 비결정 실리콘막과 제1TiSi2막을 연속으로 제거하는 단계, (d) 실리콘 기판의 전도성과는 반대의 전도성을 가지며 고농도인 불순물을 영역 B에 이온-주입 하는 단계, (e) 전면에 제2티타늄막을 침적시키는 단계, (f) 단결정 실리콘층과 폴리실리콘층 표면에 C49 구조를 갖는 제2TiSi2막을 선택적으로 형성하기 위해 제3열 어닐링을 실행하는 단계, 및 (ｇ) 제2TiSi2막을 C49 상태에서 C54 상태로 전이시키기 위해 제4열 어닐링을 실행하는 단계를 구비하는 것을 특징으로 한다.
제2열 어닐링이 실행되는 온도는 제1열 어닐링이 실행되는 온도보다 더높은 것이 양호하다. 또한 제3열 열 어닐링이 실행되는 온도는 제2열 어닐링이 실행되는 온도보다 더 높은 것이 양호하며, 제4열 어닐링이 실행되는 온도는 제3열 어닐링이 실행되는 온도보다 더 높은 것이 양호하다. 제2열 어닐링은 비결정 실리콘막이 폴리실리콘막으로 변화되지 않는 온도 범위에서 양호하게 실행된다.
예를 들어, 제1, 제2, 제3, 및 제4열 어닐링이 실행되어야 할 온도는 각각 400-500도, 500-600도, 650도, 및 850도이다.
두 번째 언급한 방법은 제1티타늄막과 비결정 실리콘막 간에 내화성 금속막을 형성하는 단계를 더 구비한다. 내화성 금속막은 예를 들어 Co, W, 또는 Ni중에서 선택된다.
양호한 실시예에 따라 반도체 장치를 제조하는 방법은 (a) 장치 격리 영역의 실리콘 기판상에 필드 산화물을 형성하는 단계, (b) 장치가 형성되어야 할 영역 A의 실리콘 기판상에 게이트 산화막을 형성하는 단계, (c) 게이트 전극이 형성되어야 할 영역 B 의 실리콘 기판상에 폴리실리콘 막 패턴을 형성하는 단계, (d) 전면에 절연막을 칩적시키는 단계, (e) 폴리실리콘막 패턴의 측벽을 따라 측벽 스페이서를 형성하기 위해 또한 소스/드레인 영역이 형성되어야 할영역 C에 칩적된 게이트 산화막의 일부를 제거하기 위해 절연막과 게이트 산화막을 이방성에 칭하는 단계, (f) 전면에 제1티타늄막을 침적시키는 단계, (g) 제1티타늄막상에 비결정 실리콘막을 침적시키는 단계, (h) 전면에 제TiSi2막을 형성하기 위해 제1열 어닐링을 실행하는 단계, (i) 영역 C 의 표면과 바로 접촉하는 고체 상태로 단결정 실리콘층을 성장시키며 또한 폴리실리콘 막 패턴의 노출 표면에 바로 접촉하는 고체 상태로 폴리실리콘층을 성장 시키기 위해 제2열 어닐링을 실행 하는 단계 (j) 비결정 실리콘막과 제1TiSi2막을 선택적으로 제거하는 단계, (k) 필드 산화물과 측벽 스페이서를 마스크로서 사용해서 영역 C에 실리콘 기판의 전도성과 반대의 전도성을 가지며 고농도인 불순물을 이온-주입 하는 단계, (1) 전면에 제2티타늄막을 침적시키는 단계, (m) 단결정 실리콘층과 폴리실리콘층의 표면에 C49구조를 갖는 제2TiSi2를 선택적으로 형성하기 위해 제3열 어닐링하는 단계, 및 (n) 제2TiSi2막을 C49 상태에서 C54 상태로 전이시키기 위해 제4열 어닐링을 실행하는 단계를 구비할 수 있다.
위에서 언급한 방법은 필드 산화물과 폴리실리콘막 패턴을 마스크로서 사용해서 영역 C에 실리콘 기판의 전도성과 반대인 전도성을 가지며 고농도인 불순물을 이온-주입 하는 단계를 더 포함할 수 있다.
본 발명은, (a) 실리콘 기판상에 티타늄막을 침적시키는 단계, (b) 실리콘 기판상에 TiSi2막을 형성하기 위해 제1열 어닐링을 실행하는 단계, (c) 전면에 비결정 실리콘막을 침적시키는 단계, (d) 소스/드레인 영역이 형성되어야 할 영역에 단결정 실리콘층을 성장시키기 위해 제2열 어닐링을 실행하는 단계, (e) 비결정 실리콘막을 제거하는 단계, 및 (f) 실리콘 기판의 전도성과 반대인 전도성을 가지며 고농도인 불순물을 영역에 이온-주입하는 단계를 구비하는 반도체 장치 제조 방법을 더 제공한다.
본 발명은 게이트 전극이 형성되어야 할 영역 A의 실리콘 기판상에 폴리실리콘 막 패턴을 형성하는 단계와, 폴리실리콘 막 패턴의 측벽을 따라 절연체로 이루어진 측벽 스페이서를 형성하는 단계, 및 전면에 티타늄막을 침적시키는 단계를 구미하는 반도체 장치 제조 방법을 더 제공하며, 상기 방법은, (a) 영역 B의 표면과 폴리실리콘 막 패턴상에 C49 구조를 가진 TiSi2막을 선택적으로 형성하기 위해 제1열 어닐링을 실행하는 단계, 상기 영역 B에 는 소스/드레인 영역이 형성되며, (b) 전면에 비결정 실리콘막을 침적시키는 단계, (c) 영역 B 의 표면과 바로 접촉하는 고체 상태로 단결정 실리콘막을 성장시키기 위해 또한 폴리실리콘 막 패턴의 노출된 표면에 바로 접촉하는 고체 상태로 폴리실리콘층을 성장시키기 위해 제2열 어닐링을 실행하는 단계, (d) 비결정 실리콘막을 선택적으로 제거하는 단계, (e) 실리콘 기판의 전도성과 반대의 전도성을 가지며 고농도의 불순물을 이온-주입하는 단계, 및 (f) TiSi2막을 C49 상태에서 C54 상태로 전이시키는 단계를 구비하며, 단계(f)는 단계(e)와 동시에 실행하는 것을 특징으로 한다.
다른 양호한 실시예에서, 반도체 장치 제조 방법은 장치격리 영역의 실리콘 기판상에 필드 산화물을 형성하는 단계, 장치가 형성되어야 할 영역A 의 실리콘 기판상에 게이트 산화막을 형성하는 단계, (c) 게이트 전극이 형성되어야 할 영역 B 의 실리콘 기판상에 폴리실리콘 막 패턴을 형성하는 단계 (d) 전면에 절연막을 침적시키는 단계, (e) 폴리실리콘 막 패턴의 측벽을 따라 절연막으로 이루어진 측벽 스페이서를 형성하기 위해 또한 소스/드레인 영역이 형성되어야 할 영역 C에 침적된 게이트 산화막의 일부를 제거하기 위해 절연막과 게이트 산화막을 이방성에 칭하는 단계, (f) 전면에 티타늄막을 침적하는 단계, (g) 영역(c)와 폴리실리콘 막 패턴의 표면상에 TiSi2막을 선택적으로 형성하기 위해 제1열 어닐링을 실행하는 단계, (h) 티타늄막의 반응되지 않은 부분을 제거하는 단계, (g) 영역 C 의 표면에 바로 접촉하는 고체 상태로 단결정 실리콘층을 성장시키기 위해 폴리실리콘 막 패턴의 노출된 표면에 바로 접촉하는 고체 상태로 폴리실리콘층을 성장시키기 위해 제2열 어닐링을 실행하는 단계, (k) 비결정 실리콘막을 선택적으로 제거하는 단계, (l) 실리콘 기판의 전도성과 반대인 전도성을 갖는 고농도의 불순물을 필드 산화물과 측벽 스페이서를 마스크로서 사용해서 영역 C에 이온-주입하고 이에 의해 전도성이 반대인 고농도의 확산층을 형성하는 단계, 및 (m) TiSi2막을 C49 상태에서 C54 상태로 전이시키는 단계를 구비할 수 있으며, 단계(m)는 단계(l)와 동시에 실행된다.
본 발명은, (a) 실리콘 기판에 실리콘-리치(rich) TiSix(X 2)막을 침적시키는 단계, (b) 소스/드레인 영역이 형성 되어야 할 영역에 단결정 실리콘층을 성장시키기 위해 또한 실리콘-리치 TiSix막을 TiSi2막으로 변화시키기 위해 제1열 어닐링을 실행하는 단계, (c) 상기 실리코-리치 TiSix막의 반응되지 않은 부분과 상기 TiSi2막을 선택적으로 제거하는 단계, 및 (d) 상기 실리콘 기판의 전도성과 반대의 전도성을 가지며 고농도인 확산층을 형성하는 단계를 구비하는 반도체 장치 제조 방법을 더 제공한 다.
본 발명은, 게이트 전극이 형성되어야 할 영역 A 의 실리콘 기판상에 폴리실리콘 막 패턴을 형성하는 단계와, 상기 폴리실리콘 막 패턴의 측벽을 따라 절연체로 이루어진 측벽스페이서를 형성하는 단계를 구비하는 반도체 장치 제조 방법을 제공하며, 상기 방법은, (a) 전면에 실리콘-리치 TiSix막 (X2)을 침적시키는 단계, (b) 소스/드레인 영역이 형성되어야 할 영역B 의 표면과 바로 접촉하는 고체 상태로 단결정 실리콘 막을 성장시키기 위해, 또한 상기 폴리실리콘 막 패턴의 노출된 표면에 바로 접촉하는 고체 상태로 폴리실리콘층을 성장시키기 위해, 또한 상기 단결정 실리콘층과 폴리실리콘층을 덮는 상기 실리콘-리치 TiSix막의 일부를 제1 TiSi2막을 변화시키기 위해 제1열 어닐링을 실행하는 단계, (c) 상기 실리콘-리치 TiSix막의 반응되지 않은 부분을 선택적으로 제거하는 단계, (d) 상기 실리콘 기판의 전도성과 반대인 전도성을 가지며 고농도인 불순물을 상기 영역 B 의 이온-주입 하는 단계, (e) 전면에 티타늄막을 침적시키는 단계, (f) 상기 단결정 실리콘 층과 폴리실리콘층상에 C49 구조를 가진 제2TiSi2 막을 선택적으로 형성하기 위해 제2열 어닐링을 실행하는 단계, 및 (ｇ) 상기 제2TiSi2막을 C49 상태에서 C54 상태로 전이시키기 위해 제3열 어닐링을 실행하는 단계를 구비하는 것을 특징으로 한다.
위에서 언급한 방법에서, 제2열 어닐링이 실행되는 온도는 제1열 어닐링이 실행되는 온도보다 더 높은 것이 양호하며 제3열 어닐링이 실행되는 온도는 제2열 어닐링이 실행되는 온도보다 더 높은 것이 양호하다.
예를 들어, 제1, 제2, 및 제3열 어닐링을 500도, 650도, 및 780도에서 각각 실행된다.
다른 양호한 실시에 에서, 반도체 장치 제조 방법은 (a) 장치 격리 영역의 실리콘 기판상에 필드 산화물을 형성하는 단계, (b) 장치가 형성되어야 할 영역 A의 실리콘 기판상에 게이트 산화막을 형성하는 단계, (c) 게이트 전극이 형성되어야 할 영역 B 의 실리콘 기판상에 폴리실리콘 막 패턴을 형성하는 단계, (d) 전면에 절연막을 침적시키는 단계, (e) 폴리실리콘막 패턴의 측벽을 따라 절연막으로 이루어진 측벽 스페이서를 형성하기 위해, 또한 소스/드레인 영역이 형성되어야 할 영역 C에 침적된 게이트 산화막의 일부를 제거하기 위해 절연막과 게이트 산화막을 이방성에 칭하는 단계, (f) 전면에 실리콘-리치TiSi2(X2)를 침적시키는 단계, (g) 영역 C 의 표면에 바로 접촉하는 고체 상태로 단결정 실리콘층을 성장시키기 위해, 폴리실리콘 막 패턴의 노출된 표면에 바로 접촉하는 고체 상태로 폴리 실리콘층을 성장시키기 위헤, 또한 단결정 실리콘층과 폴리 실리콘층을 덮는 실리콘- 리치 TiSix막의 일부를 제1TiSi2막으로 변화시키기 위해 제1열 어닐링을 실행하는 단계, (h) 실리콘-리치 TiSi2막의 반응하지 않은 막의 일부와 제1TiSi2막을 선택적으로 제거하는 단계, (i) 필드 산화물과 측벽 스페이서를 마스크로서 사용해서 영역 C에 실리콘 기판의 전도성과 반대인 정도성을 가지며 고농도인 불순물을 이온-주입 하는 단계, (g) 전면에 티타늄막을 침적시키는 단계, (k) 단결정 실리콘층과 폴리실리콘층의 표면상에 C49 구조의 제2TiSi2막을 선택적으로 형성하기 위해 제2열 어닐링을 실행하는 단계, (l) 제2TiSi2막의 반응되지 않은 부분을 제거하는 단계, 및 (m) 제2TiSi2막을 C49 상태에서 C54상태로 전이시키기 위해 제3열 어닐링을 실행하는 단계를 구비할 수 있다.
위에서 언급한 본 발명에 의해 얻어지는 이점들은 아래와 같다.
본 발명에 따른 방법에 있어서, 소스/드레인 확산층이 형성되는 실리콘 기판의 영역에 TiSi2막 또는 실리콘-리치 TiSi2막을 소스로서 사용해서 자연 산화막을 제거하지 않고 고체-상태에 피택셜 성장에 의해 단결정 실리콘층이 침적된다. 그런 다음 단결정 실리콘층이 형성된 영역의 실리콘 기판에 얕은 접합 깊이를 효과적으로 가지는 소스/드레인 확산층이 형성된다.
이 단결정 실리콘층은 CVD 수단에 의해 선택적에 피택셜 성장을 통해 형성되는 단결정 실리콘층과는 달리 패시트를 갖지 않는다. 부가하여, 절연체로 이루어진 측벽 스페이서를 요구된 것보다 더 두껍게 할 필요가 없다. 또한 소스/드레인 확산층의 접합 깊이가 등가적으로 깊을 지라도 원래의 실리콘 기판의 표면에 기초하여 측정될 때 효과적으로 얇게 된다.
그래서, 본 발명은 접합 깊이가 효과적으로 얇은 소스/드레인 확산층과 저항성이 낮은 소스/드레인 영역을 구비하며, 살리시드 구조로된 크기가 현저하게 낮은 MOS 트랜지스터를 제조생산성의 저하없이 제조할 수 있게 한다.
본 발명의 상기 및 다른 목적과 이점이 첨부된도면을 참조해서 기술된 다음의 설명으로부터 분명해질 것이며도면에서 유사한 캐릭터는 같은 또는 유사한 부분을 지칭한다.
[양호한 실시예에 대한 기술]
본 발명에 따른 양호한 실시예를 첨부된도면을 참조하여 설명한다.
제3a도 내지 제3e도, 제4a도 내지 제4c도를 참조해서, 본 발명의 제1실시예에 따른 n형 채널 MOS 트랜지스터 제조 방법을 설명한다.
제3a도는 참조해서, 필드 산화막(102)이 p형 실리콘 기판(101)의 표면상에 장치 격리 영역의 선택 산화에 의해 먼저 형성되고, 게이트 산화막(103)이 장치 형성 예정 영역에 열산화에 의해 약5nm 의 두께로 침적된다. 그런 다음, 약 200nm 의 두께를 갖는 N+폴리실리콘막이 CVD에 의해 전면에 전체적으로 침적된다. 계속해서, N+폴리실리콘막이 패턴되고 이에 의해 게이트 전극 형성 예정 영역에 N+폴리실리콘막(124) 이 형성된다. N+폴리실리콘 막 패턴(124)은 게이트 산화막(103)상에 약 0.12μm의 깊이 또는 게이트 길이를 갖는다.
그런 다음, 필드 산화막(102)과 폴리실리콘 막 패턴(124)을 마스크로서 사용해서 2×1014㎝-2도스(doses)로 4KeV에서 이온-주입을 실행하고, 그 뒤를 이어 15 초동안 1000℃에서 RTA를 실행하고, 이에 의해 약 40nm의 접합 깊이를 갖는 N-확산층을 형성한다. 그런 다음, 두께가 약 50nm인 실리콘 이산화막(도시 안됨)이 CVD에 의해 전면에 침적된다. 그래서 침적된 실리콘 이산화막과 게이트 산화막 (103)은 폴리실리콘 막 패턴(124)의 측벽을 따라 측벽 스페이서(105)를 형성하도록에 칭백된다. 전면이 묽은 불화수소산에 잠기고 이에 의해 N-확산층(126)의 표면상에 두께가 약 1.5nm 인 자연 산화막(116)이 침적된다. 측벽 스페이서는 실리콘 질화막과 실리콘 이산화막으로 이우어질 수 있음을 유의해야한다.
그런 다음, 아르곤(Ar)개스에서 연속으로 스퍼터링이 실행되고 이에 의해 제3a도 및 제4a도에 도시된 바와 같이, 두께가 약 50nm 인 제1티타늄막(128)과 두께가 약 100nm 인 비결정 실리콘막(129)이 차례로 전면에 침적된다. 스퍼터링 대신에 , 화학적 진공 침적(CVD)이 비결정 실리콘막(129)의 형성에 적용될 수 있다.
그런 다음, 질소 대기에서 약 30 분동안 400-500℃에서 제1열 어닐링이 실행된다, 제1열 어닐링에 따란 티타늄막 (128)과 비결정 실리콘막(129) 사이에서 실리시데이션 공정이 발생하고 결과적으로 두께가 약 90nm 인 TiSi2막 (130)이 실리콘 기판상에 형성된다. 정확하게 하기 위해, 막(130)은 TiSi2보다 실리콘-리치가 낫다. 두께가 약 75nm 인 비결정 실리콘막(129a)이 TiSi2막 (130)에 침적된다. 제1열 어닐링에 의해 자연 산화막(116)은 그대로 남는다. 이 상태가 제3b도 및 제4b도에 도시되어 있다. 제1열 어닐링의 온도 범위 400-500℃는 N-확산층(126)과 폴리실리콘 막 패턴(124)을 구성하는 실리콘을 지연 산화막(116)을 통해 티타늄막(128)과 반응시키지 않으며, 그러므로, 위에서 언급한 반응은 선택적으로 일어난다.
그렇게 높은 온도에서 제1열 어닐링이 실행되지 않는 것이도리어 낫다는 것을 유의해야 한다. 제1열 어닐링이 후술하는 제1열 어닐링의 온도 범위에서 실행된다면, TiSi2막 (130)의 형성과 동일한 시간에서 단결정 실리콘층이 형성되며, TiSi2막(130)의 전체 두께를 제어하는 것이 어려우며 그래서 형성된 단결정 실리콘층이 원하는 것이 되는 것이 어렵다. 반면, 자연 산화막(116), N-확산층(126) 및 폴리실리콘막 패턴(126)을 형성하는 실리콘의 존재가 실리시데이션 공정에 기여하지 않는 상태에서 제1열 어닐링이 온도 범위 400-500℃에 실행된다면, 두께가 일정한 TiSi2막 (130)의 얻어질 수 있다.
그런 다음 제2열 어닐링이 3시간동안 질소 대기에서 500-600℃에서 실행된다. 제2열 어닐링의 온도 범위가 제1열 어닐링의 온도 범위보다 높다는 것에 유의하라. 제2열 어닐링에 따란 자연 산화막(116)이 TiSi2막(130)은 구성하는 티타늄과 반응하며, 그래서 자연 산화막(116)은 폴리실리콘막패턴(124)의 상부 표면과 N-확산층(126)의 표면에서 제거된다. 이것은 자연 산화막(116)의 산소가 실리콘에 약하게 접합되기 때문이다. 자연 산화막(116)의 이러한 제거는 열 산화에 의해 형성되는 필드 산화막(102)에서와 게이트 산화막(103)에서 및 산소가 실리콘에 강해게 접착되고 CVD에 의해 형성되는 실리콘 이산화막으로 이루어진 측벽 스페이서(105)에서도 발생하지 않는다.
비교적 장시간동안 제2열 어닐링을 계속함으로써 시스템의 전체에 너지는 감소하고, 그래서 폴리실리콘 막패턴 (124)과 N-확산층(126)위에 배치된 비결정 실리콘막(129a)의 일부에 포함된 실리콘은 TiSi2막(130)을 통과해서 폴리실리콘막 패턴(124)과 N-확산층(126)에 도달한다. 결과적으로 두께가 약 70nm인 폴리실리콘층(134)은 폴리실리콘 막 패턴(124)의 표면상에서 고체 상태로 선택적으로 성장하고 반면에 두께가 막 70nm 인 단결정 실리콘층(136)은 N-확산층(126)의 표면상에 고체 상태로에 피택셜적으로 선택적으로 성장한다. TiSi2막 (130)은 TiSi2막(130a)으로 변화되고 비결정 실리콘막(129b)은 제3c도와 제4c도에 도시된 바와 같이 TiSi2막(130a)을 통해서 필드 산화막(120)과 측벽 스페이서(105)위에 만 침적되어 남는다.
제2열 어닐링은 비결정 실리콘막이 폴리실리콘막으로 변화되지 않는 온도 범위에서 실행된다. 제2열 어닐링이 비결정 실리콘막이 폴리실리콘막으로 변화되는 온도에서 실행되면, 높은 온도에도 불구하고 TiSi2막(130a)을 통해 N-확산층(126)의 표면을 통해 실리콘이 이동하는 것이 쉽지않다. 그래서 특히 단결정 실리콘층(136)의 두께를 제어하는 것이 어렵다.
그런 다음, 전면이 HF, HNO3, CH3COOH, 및 H2O의 혼합 용액에 잠기고, 이에 의해에 칭으로 비결정 실리콘막(129b)을 선택적으로 제거한다. 또한 전면이 H2O2, HNO3의 혼합 용액에 잠기고 이에 의해에 칭으로 TiSi2막이 선택적으로 제거 된다. 그런 다음, 필드 산화막(102)과 측벽 스페이서(105)를 마스크로서 사용해서 5×1015Ascm-2의 도스로 30KeV에서 이온-주입이 실행되고 그 다음 10초동안 1000℃에서 RTA에 의해 실행되고 한 시간동안 전기로(electric furnace)에서 700℃에서 열 어닐링이 실행된다. 이온-주입 및 연속하는 열 어닐링은 폴리실리콘층(134)과 단결정 실리콘층(136) N+형 층으로 변화시키고 그래서 N+폴리실리콘 막패턴(44)과 N+확산층(146)이 형성된다. N+확산층(146)이 접합길이를 등가적으로 약 130nm 일지라도, 효과적인 접합 길이는 원래의 P형 실리콘 기판(101), 즉 N-확산층(126)의 표면에 비해 약 60nm로 얕다. 이것은 N+확산층이 제3d도에 도시한 바와 같이 약 10nm 만큼 N-확산층(126)를 통과한다는 것을 의 미한다.
비결정 실리콘막(129)의 두께는 N+확산층(146)의 접합 길이에 따라 다르다. 환언하면, 비결정 실리콘막(129)의 두께는 단결정 실리콘층(136)의 요구되는 두께에 따라 결정된다. 비결정 실리콘막(129)의 두께 결정은 차계로 제1티타늄막 (128)의 두께를 결정한다.
폴리실리콘층(134)이 본 실시예에서 N+형으로 형성된다면, 도핑되지 않고 형성될 수도 있다. 이것은 왜냐하면 폴리실리콘막이 약 200nm 의 두께를 갖는다면 단결정 실리콘의 확산 계수보다 훨씬 더큰 확산 계수를 가지기 때문이며, 도핑되지 않은 폴리실리콘막이 N+확산층(146)의 형성을 위한 이온-주입과 연속적인 열 어닐링에 의해 N+형으로 변화하는 것이 가능하다.
계속해서, 스퍼터링이 실행되고 이에 의해 전면에 걸쳐 약 30nm의 두께를 갖는제2티타늄막(도시안됨)이 침적된다. 그런 다음 제3열 어닐링에 따라 약 30 초동안 650℃에서 금속열 어닐링(RTA)이 실행되고 이에 의해 폴리실리콘 막 패턴 (144)과 N+확산층(146)의 상부 표면에 C49 구조인 TiSi2막 (도시안됨)이 선택적으로 형성된다.
그런 다음, 제4열 어닐링으로서 30초동안 850℃에서 RTA가 실행되고 이에 의해 폴리실리콘 막패턴(144)과 N+확산층(146)상에 형성된 C49 TiSi2막(154, 156)으로 각각 변화된다. 결과적으로 제3e도에 도시된 바와 같이, N+폴리실리콘 막 패턴(144)과 TiSi2막(154)으로 이루어진 게이트 전극(104)의 형성 및 N_확산층(126)과 N+확산층(146)으로 이루어진 소스/드레인 영역(106)의 형성이 완료된다.
제3열 어닐링, 제2티타늄막의 반응하지 않은 부분의 제거 및 제4열 어닐링이 제2티타늄막과 함께 C54 TiSi2막 (154, 156)의 형성을 위해 실행되는 이유는 누설 전류증가 및 TiSi2막(154, 156)간의 단락-회로를 피하기 위해서인데, 이것들은 측벽 스페이서(105)의 표면상에 브릿징 현상 때문에 발생할 수 있으며, 상기 실행에 의해 응집으로 인해 발생할 수 있는 TiSi2막의 저항성 증가를 피한다.
계속해서, 비록 도시되지는 않았지만, 중간층 절연막의 형성, 접촉 홀의 형성, 금속 와이어링의 배열등이 종래 기술에 의해 실행되며, 이에 의해 n-채널 MOS 트랜지스터는 완료된다.
위에서 언급한 제1실시예에서, 단결정 실리콘층(136)은 고체 상태에서에 피택셜 성장으로 형성되며 패시트를 갖지 않는다. 또한, 제1실시예에서, 단결정 실리콘층(136)이 형성된후 N+확산층(146)이 형성된다. 이들 두가지는 제1실시예에서, 위에서 언급한 미심사된 일본 특허 공보 제2-1120호 및 제2-222153호에 제안된 방법과는 달리 측벽 스페이서가 효과적으로 좁은 폭을 가질지라도 효과적인 얕은 접합 깊이를 가진 소스/드레인 확산층을 형성하는 것이 용이하게 한다.
부가해서, 소스/드레인 확산층이 형성된후, C54 TiSi2막은 셀프-얼라인먼트 패션으로 이들 층의 표면상에 형성된다. 그래서, TiSi2막의 두께가 현저하게 얇게 되도록 만들 필요가 없으며, 그래서 소스/드레인 영역과 게이트 전극의 저항성이 증가되는 것이 피해질 수 있다.
또한, 본 실시예는 CVD에 의 한 단결정 실리콘층의 선택적에 피택셜 성장 및 지연 산화막의 제거와 같은 낮은 제조 생산 단계와 확실한 얼라인먼트 마진을 필요로 하는 포토리소그래피 단계를 사용할 필요가 없으며, 이에 의해 크기가 현격히 작고 살리시드 구조인 MOS 트랜지스터를 용이하게 제조할 수 있다.
N-확산층(126)이 제1실시예에서 형성될지라도 제1실시예에서 N_확산층이 없는 n-채널 MOS 트랜지스터에 적용될 수 있다. 이 경우에 소스/드레인 (106)이 게이트 전극 (104)을 오프셋시키는 것을 방지하기 위해 측벽 스페이서(105)의 폭, 단결정 실리콘층(136), 티타늄막(128), 및 비결정 실리콘막(129)의 폭, 및 N+확산층(146)의 접합 깊이를 집합적으로 고려해야 한다.
제1실시예에서 비결정 실리콘막(129)은 티타늄막(128)상에 바로 침적된다. 그렇지만, 티타늄막(128)과 비결정 실리콘막(129) 사이에 내화성 금속막이 삽입될 수 있다. 내화성 금속막은 예를 들어 코발트(Co)막, 텅스텐(W)막 또는 니켈(Ni) 막에서 선택될 수 있다. 티타늄막과 위에서 언급한 내화성 금속막의 이루어진 금속 적층 구조가 사용되면, 제1열 어닐링에 의해 일정한 실리시드막이 침적되도록 하기 위해 또한 제2열 어닐링에 의해 고체 상태로 단결정 실리콘층이에 피택셜 성장되도록 하기위해 밑에 있는 층이 티타늄막으로 이루어질 필요가 있다.
제1실시예가 n-채널 MOS 트랜지스터에 적용되었지만 P-채널 MOS 트랜지스터 및 CMOS 트랜지스터에 제한 받지 않고 적용될 수 있다.
제1실시예가 CMOS 트랜지스터의 형성에 적용될 때, (a) 어떤 전도성을 갖는 실리콘 기판의 표면에 웰(well)이 형성되는 단계, (b) 두께가 예로 약 200nm 인도핑되지 않은 폴리실리콘막 패턴을 게이트 전극 형성 예정 영역의 N+폴리실리콘 막패턴 (124)대신에 형성하는 단계, 및 (c) N-확산층(126)의 형성전에 또는 형성된 바로 직후에 P-확산층을 형성하는 단계, 및 (d) N+확산층(146)의 형성에 계속해서, 5×1015BF2㎝-2의 도스로 20KeV에서 이온 주입하고 뒤이어 10초동안 1000℃에서 RTA를 실행하고 계속해서 한시간동안 전기로에서 열어닐링을 실행하고 이에 의해 N+확산층(146)의 접합 깊이와 같은 약130nm 의 등가의 접합 깊이를 갖는 P+확산층을 형성하는 단계가 실행된다. CMOS 트랜지스터 제조 방법은 예의 (a) 내지 (d) 단계를 제외하고는 제1실시예의 단계들과 동일한 단계를 갖는다.
위에서 언급된 미심사된 일본 특허 공보 제2-1120호가 CMOS 트랜지스터 또는 P-채널 MOS 트랜지스터의 형성에 적용되면, 티타늄막, 비결정 실리콘막 및 TiSi2막이 P+확산층이 형성후 형성된다. 실리시데이션 공정을 실행하는 열 어닐링 온도는 매우 높으므로 실리시데이션 공정은 P+확산층의 표면에서도 일어나며, 그래서 N+확산층상에 형성되는 TiSi2막의 두께보다 훨씬 더 두꺼운 두께를 가지도록 P+확산층상에 형성된 TiSi2막이 형성된다. 이 사실을 고려해 보면, P+확산층의 접합 깊이가 더 깊어지도록 배열될 필요가 있으며 결과적으로 반도체 장치의 소형화가 훨씬 어려워진다.
한편, CMOS 트랜지스터의 제조에 대한 제1실시예의 적용에서, P+또는 N+확산층의 형성이전에 P+또는 N+확산층 형성 예정 영역에서 고체 상태로에 피택셜 성장에 의해 단결정 실리콘층이 형성된다. 그래서, 제2-1120호에서 발생하는 상기 문제를 피할 수 있다.
제5a도 내지 5d도를 참조해서, 본 발명의 제2실시예에 따른 방법이 n-채널 MOS 트랜지스터의 형성에 적용되는 경우를 설명한다.
제5a도에서, 장치 격리 영역의 선택적 산화에 의해 P 형 실리콘 기판(201)에 필드 산화막(202)이 형성되고, 장치 형성 예정 영역에서 열 산화에 의해 두께가 5nm 인 게이트 산화막(203)이 침적된다. 그런 다음, 두께가 약 200nm 인 N+또는도핑되지 않은 플리실리콘막이 전면에 CVD에 의해 전체적으로 침적된다. 계속해서 폴리실리콘막이 패턴되고 이에 의해 게이트 전극 형성 예정 영역에 폴리실리콘 막패턴(244)을 형성한다. 폴리실리콘 막 패턴(224)은 게이트 산화막(203) 상에서 약 0.12μm 의 폭 또는 게이트 길이를 갖는다.
그런 다음, 두께가 20nm 인 실리콘 이산화막(도시안됨)이 CVD에 의해 전면에 전체적으로 침적된다. 침적된 실리콘 이산화막과 게이트 산화막(203)은 폴리실리콘 막 패턴(224)의 측벽을 따라 측벽 스페이서(205)를 형성하도록에 칭백된다. 측벽 스페이서(105)는 실리콘 질화막과 실리콘 이산화막으로 이루어질 수 있음을 유의해야 한다. 묽은 불화수소산에 전면을 담그면 이에 의해 P형 실리콘 기판(201)의 노출 표면은 깨끗해진다.
그런 다음, 스퍼터링이 아르곤(Ar)에서 실행되고 이에 의해 두께가 35nm인 티타늄막(253)이 전면에 침적된다. 제5a도에 도시된 바와 같이, 그런 다음 제1열 어닐링 으로서의 RTA 가 30초동안 650℃에서 실행되고 이에 의해 두께가 각각 60nm 인 C49 구조의 TiSi2막(254, 256)이 폴리실리콘 막 패턴(224)과 소스/드레인 형성예정 영역의 상부 표면에 선택적으로 형성된다.
그런 다음, H2O2와 HNO3의 혼합 용액에 전면을 담그고 이에 의해 티타늄막(253)의 반응되지 않은 부분이 선택적으로 제거된다. 계속해서, 제5b도에 도시된 바와 같이 약 70nm 의 두께를 가진 비결정 실리콘막(229)이 모든 전면에 침적된다. 제2실시예에서, 제1실시예와는 다른 TiSi2막(254, 256)의 형성후 비결정 실리콘막(229)이 형성되고, 티타늄(253)의 두께는 제1실시예의 제1티타늄막(128)의 두께가 결정된는 범위보다 더 넓은 범위에서 결정될 수 있다.
그런 다음, 제2열 어닐링이 2 시간동안 질소 대기에서 500-600℃에서 실행된다. 제2열 어닐링의 온도 범위는 제2열 어닐링의 온도 범위는 제1열 어닐링의 온도보다 낮지만, 제2열 어닐링은 제1열 어닐링의 시간보다 더 긴 시간동안 계속된다. 결과적으로, 두께가 약 70nm인 폴리실리콘층(234)이 폴리실리콘 막 패턴(224)의 상부 표면상에 고체 상태에서 선택적으로 성장하고 반면에 , 두께가 약 70nm인 단결정 실리콘층(236)은 소스/드레인 확산층 형성 예정 영역의 P형 실리콘 기판(201)상에 고체 상태에서 선택적으로에 피택셜 성장한다. 또한, TiSi2막은 폴리실리콘막(234)을 덮는 TSi2막(254a)으로 변화되고 반면에 TiSi2막(256)은 단결정 실리콘층 (236)을 덮는 TiSi2막(256a) 으로 변화된다. 제5c도에 도시된 바와 같이, 필드 산화막(203)과 측벽 스페이서(205)위에 만 비결정 실리콘막(229a)이 남아 있는다. 폴리실리콘층(234)과 단결정실리콘층(236)의 두께는 비결정 실리콘막(299)의 두께와 제2열 어닐링의 상태에 따라 다르다.
그런 다음, 비결정 실리콘막(229a)은 제1실시예와 동일한 방법으로 제거된다. 그런 다음, 필드 산화막(202)과 측벽 스페이서(205)를 마스크로서 사용해서 5×1015Ascm-2의 도스로 70KeV에서 이온-주입이 실행되고 뒤를 이어 30분동안 전기로에서 750℃에서 열 어닐링이 실행된다. 이온-주입과 연속하는 열 어닐링은 N+폴리실리콘 막 패턴(244)과 N+확산층(246)을 형성시킨다. 동시에, C49구조의 TiSi2막 (254a, 256b)은 C54 구조의 TiSi2막(254b, 256b)으로 상태 변화한다. N+확산층(246)은 동일한 깊이의 접합 깊이 특히 120nm의 접합 깊이를 갖는다.
결과적으로, 제5d도에 도시된 바와 같이, N+폴리실리콘 막 패턴(244)과 TiSi2막(254)으로 구성되는 게이트 전극(204)의 형성과 N+확산층(246)과 TiSi2막(256)으로 구성되는 소스/드레인 영역(206)의 형성이 완료된다. N+확산층(246)의 형성을 위한 이온-주입 및 열 어닐링의 상기 조건들은 원하는 접합 깊이, TiSi2막(256b)와 두께, 및 단결정 실리콘층(236)의 두께에 좌우된다.
계속해서, 도시하지는 않았으나, 중간층 절연막의 형성, 접촉홀의 형성, 금속 와이어링의 배열등이 종래 기술에 따라 실행되고 이에 의해 n-채널 MOS 트랜지스터가 완성된다.
언급한 제2실시예는 제1실시예에서와 동일한 효과를 가진다. 또한 제2실시예에 따른 방법은 제2티타늄막 형성 단계가 필요없으며, 따라서 제1실시예에서보다 더 간단하다.
N-확산층이 제2실시예에서 형성되지 않았지만, 제2실시예를 LDD 구조의 소스/드레인 확산층을 갖는 MOS 트랜지스터의 형성에 적용하는 것은 쉽다. 이 경우에, 티타늄막(253)이 TiSi2막(256)으로 실리시다이즈화할 때 야기되는 티타늄막(253)의 감소를 고려해서 N-확산층의 접합 깊이를 결정할 필요가 있으며 또한 측벽 스페이서(205)의 폭이 오히려 더 넓어지도록 결정할 필요가 있다. 제2실시예는 제1실시예와 유사하게 P-채널 MOS 트랜지스터와 CMOS 트랜지스터의 제조 방법에 적용될 수 있다.
제2실시예가 CMOS 트랜지스터의 제조 방법에 적용된 N+확산층(246)의 형성을 위해 5×1015BF2㎝-2도스로 50KeV에서 이온-주입을 실행하고 뒤를 이어 30 분 동안 전기로에서 750℃에서 열 어닐링을 실행하여 P+확산층을 형성한다. 형성된 P+확산층은 N+확산층(246)과 동일한 약 120nm인 등가 접합 깊이를 갖는다.
제6a도 내지 6d도를 참조해서, 본 발명의 제3실시예에 따른 방법이 n-채널 MOS 트랜지스터의 형성에 적용되는 경우를 설명한다.
제6a도를 참조해서, 장치 격리 영역에서 선택 산화에 의해 P형 실리콘 기판(301)의 표면상에 필드 산화막(302)이 형성되고, 두께가 5 nm인 게이트 산화막(303)이 장치 형성 예정 영역에서 열 산화에 의해 침적된다. 그런 다음, 두께가 20nm인 N+또는도핑되지 않은 폴리실리콘 막이 CVD에 의해 결과 전체에 침적된다. 계속해서, 폴리실리콘 막은 패턴되고 이에 의해 게이트 전극 형성 예정 영역에 폴리실리콘 막패턴(324)이 형성된다. 폴리실리콘 막 패턴(324)은 게이트 산화막(303)상에서 0.12μm의 폭 또는 게이트 길이를 가진다.
그런 다음, 두께가 20nm인 실리콘 이산화막(도시안됨)이 전면에 CVD에 의해 침적된다. 침적된 실리콘 이산화막과 게이트 산화막(303)은에 칭백되어 폴리실리콘 막패턴(324)의 측벽을 따라 측벽 스페이서(305)를 형성한다. 측벽 스페이서(305)는 실리콘 산화막과 실리콘 이산화막으로 이루어질 수 있다.
묽은 불화수소산에 전면을 담그면 이에 의해 P형 실리콘기판(301)의 노출 표면이 깨끗해진다. 이 단계에서, P형 실리콘 기판(301)의 노출 표면상에 자연 산화막(316)은 여전히 남는다. 그런 다음, 아르곤(Ar)개스에서 스퍼터링이 실행되고 이에 의해 제6a도에 도시된 바와 같이 두께가 150nm인 실리콘-리치 TiSix막 (327)(X2, 예로 X=4)을 전면에 침적시킨다.
그런 다음, 제1열 어닐링이 3 시간 동안 500℃에서 실행되고 이에 의해 폴리실리콘 막 패턴(324)이 상부 표면에 고체 상태로 두께가 50nm인 폴리실리콘 층(334)이 성장하고 폴리실리콘 층(334)은 제1TiSi2막(330)으로 덮인다. P형 실리콘 기판(301)의 노출된 표면상에 두께가 50nm인 단결링 실리콘 층(336)이 고체 상태에서에 피택셜적으로 성장하며 상기 층은 TiSi2막(330)으로 덮힌다. 필드 산화막(302)과 측벽 스페이서(305)상에 TiSix막(327a)이 침적되어 남는다. 폴리실리콘 막 패턴 324)과 P형 실리콘 기판(301)의 노출된 표면상에 TiSix막(324a) 밖으로 과도한 실리콘을 침전시키게 되어, 제6b도에 도시된 바와 같이, TiSix막(327a)은 TiSi2막(330)으로 변화된다.
그런 다음, H2O2와 HNO3의 혼합 용액에 전면이 담궈지고 이에 의해 TiSix막(327a)과 TiSi2막(330)이 선택에 칭되어 제거된다. 그런 다음 필드 산화막(302)과 측벽 스페이서(305)를 마스크로서 사용해서 3X1015As㎝-2도스로 30KeV에서 이온-주입이 실행되고 뒤를 이어 10초 동안 1000℃에서 RTA 가 실행된다. 이온-주입 및 연속하는 열 어닐링은 폴리실리콘 층(334)과 단결정 실리콘 층(336)을 N+폴리실리콘 막 패턴(344) 및 N+확산층(346)으로 변화시킨다. N+확산층(346)이 등가적 깊이인 접합 깊이, 특히 약 100nm를 가질지라도 효과적인 접합 깊이는 제6c도에 도시된 바와 같이 원래의 P형 실리콘 기판(301)의 표면에 비해 약 50nm얕다.
그런 다음, 스퍼터링이 실행되고 이에 의해 두께가 25nm인 티타늄 막(도시 안됨)이 전면에 형성된다. 계속해서, 30초동안 650℃에서 제2열 어닐링으로서 RTA 가 실행되고 이에 의해 폴리실리콘 막 패턴의 상부 표면 (344)과 N+확산층(346)의 표면상에 C49 구조의 TiSi2막(도시 안됨)이 선택적으로 형성된다. 그런 다음, 티타늄 막의 반응되지 않은 부분이 윗에 칭(wet etching)에 의해 선택적으로 제거된다.
그런 다음, 60 초 동안 780℃에서 제3열 어닐링으로서 RTA 가 실행되고 이에 의해 폴리실리콘 막 패턴(344)의 상부 표면과 N+확산층(346)의 표면상에 형성된 C49 구조의 TiSi2막이 C54 구조의 TiSi2막 (354, 356)으로 각각 상태 변화된다.
결과적으로, 제6d도에 도시된 바와 같이, N+폴리실리콘 막 패턴(3440와 TiSi2막(354)으로 구성되는 게이트 전극(344)의 형성 및 N+확산층(346)과 TiSi2막(356)으로 구성되는 소스/드레인 영역(306)의 형성을 완료한다.
계속해서, 도시되지는 않았지만, 중간층 절연막의 형성, 접촉홀의 형성, 금속 와이어링의 배열등은 종래 기술로 실행되며, 이에 의해 n-채널 MOS 트랜지스터가 완성된다.
상기 제3실시예는 제1실시예에서와 동일한 이로운 효과를 가진다. 제3실시예에서 N-확산층은 형성되지 않았지만, 제3실시예를 LDD 구조의 소스/드레인 확산층을 갖는 n-채널 MOS 트랜지스터의 제조에 적용할 수 있다.
제3실시예에서 실리콘-리치 TiSix막(327)은 실리콘 소스로서 사용되어 단결정 실리콘 층(336)을 고체상태에서에 피택셜 성장시킨다. 그렇지만, 티타늄 및 이 티타늄과는 다른 내화성 금속으로 이루어진 실리콘-리치 내화성 금속 실리사이드 막이 TiSix막 (327)으로 대체될 수 있다는 것을 유의하라.
또한, 제3실시예는 제1 및 제2실시예와 유사하게 P채널 MOS 트랜지스터 및 CMOS 트랜지스터의 형성에 적용될 수 있다.
제3실시예가 CMOS 트랜지스터 제조 방법에 적용된 경우에, 3X1015BF2㎝-2도스로 10KeV에서 이온-주입을 실행하고 뒤를 이어 실행함으로써 N+확산층(346)의 형성에 계속해서 P+확산층을 형성하고 뒤를 이어 30 초 동안 650℃에서 RTA를 실행한다. 형성된 P+확산층은 N+확산층(346)의 접합 깊이와 동일한 200nm 의 등가의 접합 깊이를 갖는다.
본 발명을 양호한 실시예와 관련해서 기술하는 동안, 본 발명의 요지는 이들 특정한 실시예에 제한 받지 않는 다는 것을 이해해야 한다. 대조적으로, 본 발명의 요지는 모든 대안, 변형, 및 등가를 첨부된 클레임의 정신 및 범주내에 포함될 수 있음에 따라 포함하려 한다.
Claims (8)
- 티타늄 막(128)을 실리콘 기판(101)에 침적시키는 단계와 상기 타타늄막(128)상에 비결정 실리콘 막(129)을 침적시키는 단계를 구비하는 반도체 장치 제조 방법에 있어서, (a) 전먼에 TiSi2막(130)을 형성하기 위해 제1열 어닐링을 실행하는 단계; (b) 소스/드레인 영역(106)형성 예정 영역에 단결정 실리콘층(136)을 성장시키는 제2열 어닐링을 실행하는 단계; (c) 상기 비결정 실리콘 막(129)과 상기 TiSi2막(130)을 연속으로 제거하는 단계; 및 (d) 상기 실리콘 기판(101)의 전도성과 반대인 전도성을 가지며 고농도인 확산층(165)을 형서하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 게이트 전극 (104)형성 예정 영역A의 실리콘 기판(101)상에 폴리실리콘 막 패턴(124)을 형성하는 단계와, 상기 폴리실리콘 막 패턴(124)의 측벽을 따라 절연체로 이루어진 측벽 스페이서(105)를 형성하는 단계와, 전면에 제1티타늄 막(128)상에 비결정 실리콘 막(129)를 침적시키는 단계를 구비하는 반도체 장치 제조 방법에 있어서, (a) 전면에 제1TiSi2막(130)을 형성하기 위해 제1열 어닐링을 실행하는 단계; (b) 소스/드레인 영역(106) 형성 예정 영역 B 의 표면에 바로 접촉하는 고체 상태로 단결정 실리콘 층(136)을 성장시키기 위해, 또한 상기 폴리실리콘 막 패턴(124)의 노출 표면에 바로 접촉하는 고체 상태로 폴리실리콘 층(134)을 성장시키기 위해 제2열 어닐링을 실행하는 단계; (c) 상기 비결정 실리콘 막(129)과 상기 제1TiSi2막(130)을 연속으로 제거하는 단계; (d) 상기콘 기판(101)이 전도성과 반대의 전도서을 가지며 고농도인 불순물을 상기 영역에 이온-주입 하는 단계; (e) 전면에 제2티타늄 막을 침적시키는 단계; (f) 상기 단결정 실리콘 층(136)과 폴리실리콘 층(134)의 표면상에 C49 구조의 제2TiSi2막을 선택적으로 형성하기 위해 제3열 어닐링을 실행하는 단계; 및 (g) 상기 제2TiSi2막을 C49 구조에서 C54 구조로 전이시키는 제4열 어닐링을 실행하는 단계를 구비하는 것을 특징으로하는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 제2열 어닐링은 비결정 실리콘 막이 폴리실리콘 막으로 변화하지 않는 온도 범위에서 실행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제2항에 있어서, 상기 제1티타늄 막(128)과 상기 비결정 실리콘 막(129) 사이에 내화성 금속막을 형성하는 단계(h)를 더 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 반도체 장치 제조 방법에 있어서, (a) 실리콘 기판(201)에 티타늄 막(253)을 침적시키는 단계; (b) 상기 실리콘 기판(201)에 TiSi2막(254,256)을 형성하기 위해 제1열 어닐링을 실행하는 단계; (c) 전면에 비결정 실리콘 막(229)을 침적시키는 단계; (d) 소스/드레인(206) 형성 예정 영역에 단결정 실리콘 층(236)을 형성하기 위헤 제2열 어닐링을 실행하는 단계; (e) 상기 비결정 실리콘 막(229)을 선택적으로 제거하는 단계; 및 (f) 상기 실리콘 기판의 전도성과 반대의 전도성을 가지며 고농도인 확산층(246)을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 게이트 전극(204) 형성 예정 영역 A에 실리콘 기판(201)상의 폴리실리콘 막 패턴(224)을 형성하는 단계와, 상기 폴리실리콘 막 패턴(224)의 측벽을 따라 절연체로 이루어진 측벽 스페이서(205)를 형성하는 단계 및, 전면에 티타늄막 (253)을 침적시키는 단계를 구비하는 반도체 장치 제조 방법에 있어서, (a) 영역 B 의 표면과 상기 폴리실리콘 막 패턴(224) 상에 C49 구조의 TiSi2막(254,256)을 선택적으로 형성하고 상기 영역 B에 소스/드레인 영역(206)이 형성되도록 제1열 어닐링을 실행하는 단계; (b) 전면에 비결정 실리콘 막(229)을 침적시키는 단계; (c) 상기 영역 B의 표면에 바로 접촉하는 고체 상태로 단결정 실리콘 층(236)을 성장시키기 위헤 또한 상기 폴리실리콘 막패턴(224)의 노출된 표면에 바로 접촉하는 고체 상태로 폴리실리콘 층(34)을 성장시키기 위헤 제2열 어닐링을 실행하는 단계; (d) 상기 비결정 실리콘 막(229)을 선택적으로 제거하는 단계; (e) 상기 실리콘 기판(201)의 전도성과 반대의 전도성을 가지며 고농도인 불순물을 이온-주입 하는 단계; 및 (f) 상기 TiSi2막 (254,256)을 C49 구조에서 C54 구조로 전이시키며, 단계 (e)와 동시에 실행되는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
- 반도체 장치 제조 방법에 있어서 (a) 실리콘 기판(301)에 실리콘- 리치 TiSi2막(X2)(327)을 침적시키는 단계; (b)소스/드레인 (306)형성 예정 영역에 단결정 실리콘 층(336)을 성장시키기 위해, 또한 상기 실리콘-리치 TiSix막(327)을 TiSi2막(330)으로 변화시키기 위해 제1열 어닐링을 실행하는 단계; (c) 상기 실리콘-리치 TSix 막(327)의 반응되지 않은 부분과 상기 TiSi2막(330)을 선택적으로 제거하는 단계; 및 (d) 상기 실리콘 기판(301)의 전도성과 반대의 전도성을 가지며 고농도의 확산층(346)을 상기 영역에 형성하는 단계를 구비하는 반도체 장치 제조 방법.
- 게이트 전극(304) 형성 예정 영역A에 실리콘 기판 (301)상의 폴리실리콘 막 패턴(324)을 형성하는 단계와, 상기 폴리실리콘 막 패턴(324)의 측벽을 따라 절연체로 이루어진 측벽 스페이서(305)를 형성하는 단계를 구비하는 반도체 장치 제조 방법에 있어서, (a) 전면에 실리콘-리치 TiSix막(X2)(327)을 침적시키는 단계; (b) 소스/드레인 영역(306) 형성예정 영역B 의 표면에 바로 접촉하는 고체 상태로 단결정 층(336)을 성장시키기 위해, 또한 상기 폴리실리콘 막 패턴(324)의 노출된 표면에 바로 접촉하는 고체 상태로 폴리실리콘 층 (334)을 성장시키기 위해, 또한 상기 단결정 실리콘 층(336)과 폴리실리콘 층(334)을 덮는 상기 실리콘-리치 TiSix막 (327)의 일부를 제1TiSi2막(330)으로 변화시키기위해 제1열 어닐링을 실행하는 단계; (c) 상기 실리콘-리치 TiSix 막 (327)의 일부를 제1TiSi2막(320)으로 변화시키기 위해 제1열 어닐링을 실행하는 단계; (c) 상기 실리콘-리치 TiSix막(327)의 반응되지 않은 부분과 상기 제1TiSi2막(330)을 선택적으로 제거하는 단계; (d) 상기 실리콘 기판 (301)의 전도성과 반대의 전도성을 가지며 고농도인 불순물을 상기 영역 B에 이온-주입 하는 단계; (e) 전면에 티타늄 막을 침적시키는 단계; (f) 상기 단결성 실리콘 층(336)과 폴리실리콘층(334)의 표면상에 C49 구조의 제2TiSi2막(354,356)을 선택적으로 형성하기 위해 제2열 어닐링을 실행하는 단계; 및 (g) 상기 제2TiSi2막(354, 356)을 C49구조에서 C54 구조로 전이시키기 위해 제3열 어닐링을 실행하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP95-13138 | 1995-01-30 | ||
| JP7013138A JP2630290B2 (ja) | 1995-01-30 | 1995-01-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960030443A KR960030443A (ko) | 1996-08-17 |
| KR100196598B1 true KR100196598B1 (ko) | 1999-07-01 |
Family
ID=11824810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960002553A KR100196598B1 (ko) | 1995-01-30 | 1996-01-30 | 반도체 장치 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5759899A (ko) |
| JP (1) | JP2630290B2 (ko) |
| KR (1) | KR100196598B1 (ko) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720627B1 (en) * | 1995-10-04 | 2004-04-13 | Sharp Kabushiki Kaisha | Semiconductor device having junction depths for reducing short channel effect |
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| US5079180A (en) * | 1988-12-22 | 1992-01-07 | Texas Instruments Incorporated | Method of fabricating a raised source/drain transistor |
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| US5849634A (en) * | 1994-04-15 | 1998-12-15 | Sharp Kk | Method of forming silicide film on silicon with oxygen concentration below 1018 /cm3 |
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-
1995
- 1995-01-30 JP JP7013138A patent/JP2630290B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-29 US US08/592,992 patent/US5759899A/en not_active Expired - Fee Related
- 1996-01-30 KR KR1019960002553A patent/KR100196598B1/ko not_active IP Right Cessation
-
1998
- 1998-02-24 US US09/028,374 patent/US6121137A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6121137A (en) | 2000-09-19 |
| KR960030443A (ko) | 1996-08-17 |
| JPH08204187A (ja) | 1996-08-09 |
| JP2630290B2 (ja) | 1997-07-16 |
| US5759899A (en) | 1998-06-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20020214 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |