CN108695272B - 半导体装置 - Google Patents

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Abstract

提供了一种在衬底上包括存储器单元晶体管的半导体装置。半导体装置包括：第一布线层，其位于存储器单元晶体管上，并且包括位线和第一导电图案；第二布线层，其位于第一布线层上，并且包括地线；第一过孔，其介于位线与存储器单元晶体管中的第一存储器单元晶体管的源极/漏极之间，并且将所述位线与源极/漏极电连接；以及第一扩展过孔，其介于地线与存储器单元晶体管中的第二存储器单元晶体管的源极/漏极之间。地线通过第一扩展过孔和第一导电图案电连接至第二存储器单元晶体管的源极/漏极。第一扩展过孔的宽度大于第一过孔的宽度。

Description

半导体装置
相关申请的交叉引用
本申请要求于2017年4月6日提交的韩国专利申请No.10-2017-0044757的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
与示例性实施例一致的方法和设备涉及一种半导体装置，并且更具体地说，涉及一种包括场效应晶体管的半导体装置及其制造方法。
背景技术
半导体装置可用于实现存储逻辑数据的半导体存储器装置、处理逻辑数据的操作的半导体逻辑装置和具有存储器和逻辑元件二者的混合半导体装置。由于电子工业的先进发展，半导体装置与各种装置越来越高度集成。正在进行研究以提高可靠性、速度和功能，获得越来越复杂和高度集成的半导体装置。
发明内容
一个或多个示例性实施例提供了一种包括具有改进的电子特性的场效应晶体管的半导体装置。
根据示例性实施例的一方面，提供了一种半导体装置，该半导体装置包括：衬底上的存储器单元晶体管；第一布线层，其布置在存储器单元晶体管上，并且包括位线和第一导电图案；第二布线层，其布置在第一布线层上，并且包括地线；第一过孔，其介于位线与存储器单元晶体管中的第一存储器单元晶体管的源极/漏极之间，并且将所述位线与源极/漏极电连接；以及第一扩展过孔，其介于地线与存储器单元晶体管中的第二存储器单元晶体管的源极/漏极之间。地线通过第一扩展过孔和第一导电图案电连接至第二存储器单元晶体管的源极/漏极。第一扩展过孔的宽度大于第一过孔的宽度。
根据另一示例性实施例的一方面，提供了一种半导体装置，该半导体装置包括：衬底上的多个位单元，所述多个位单元包括第一位单元、第二位单元、第三位单元和第四位单元。第一位单元和第二位单元在第一方向上彼此邻近，第一位单元和第三位单元在与第一方向交叉的第二方向上彼此邻近，第三位单元和第四位单元在第一方向上彼此邻近，第二位单元和第四位单元在第二方向上彼此邻近，所述多个位单元中的每一个包括多个晶体管，所述多个晶体管包括：第一存取晶体管和第二存取晶体管；第一上拉晶体管和第二上拉晶体管；以及第一下拉晶体管和第二下拉晶体管，第一位单元的第一存取晶体管和第二位单元的第一存取晶体管通过第一过孔连接至位线，第一位单元的第二下拉晶体管、第二位单元的第二下拉晶体管、第三位单元的第二下拉晶体管、第四位单元的第二下拉晶体管通过第一扩展过孔连接至地线，并且第一扩展过孔比第一过孔更宽。
根据又一示例性实施例的一方面，提供了一种半导体装置，该半导体装置包括：衬底上的多个位单元，所述多个位单元包括第一位单元、第二位单元、第三位单元和第四位单元。所述多个位单元中的每一个包括多个晶体管，所述多个晶体管包括存取晶体管和下拉晶体管，第一位单元的存取晶体管和第二位单元的存取晶体管通过第一过孔连接至位线，第一位单元的下拉晶体管、第二位单元的下拉晶体管、第三位单元的下拉晶体管、第四位单元的下拉晶体管通过第一扩展过孔连接至地线，并且第一扩展过孔比第一过孔更宽。
附图说明
图1是根据示例性实施例的SRAM单元的等效电路图。
图2是示出对应于图1的电路图的第一位单元的平面图。
图3是根据一个或多个示例性实施例的2×2的SRAM单元的等效电路图。
图4是示出根据一个或多个示例性实施例的对应于图3的电路图的2×2的SRAM单元上的布线的平面图。
图5是图4所示的部分M的放大平面图。
图6A、图6B和图6C分别是沿着图5的线A-A'、B-B'和C-C'截取的剖视图。
图7是图4所示的部分N的放大平面图。
图8是沿着图7的线D-D'截取的剖视图。
图9、图11、图13和图15是用于解释制造根据一个或多个示例性实施例的半导体装置的方法的平面图。
图10A、图12A、图14A和图16A分别是沿着图9、图11、图13和图15的线A-A'截取的剖视图。
图10B、图12B、图14B和图16B分别是沿着图9、图11、图13和图15的线B-B'截取的剖视图。
图10C、图12C、图14C和图16C分别是沿着图9、图11、图13和图15的线C-C'截取的剖视图。
图17是示出设计和制造根据一个或多个示例性实施例的半导体装置的方法的流程图。
图18是示出根据示例性实施例的布局图案通过光学邻近校正的偏置工序的概念图。
图19是用于解释根据一个或多个示例性实施例的半导体装置的沿着图5的线C-C'截取的剖视图。
图20是用于解释根据一个或多个示例性实施例的半导体装置的图4所示的部分M的放大平面图。
图21A、图21B和图21C分别是沿着图20的线A-A'、B-B'和C-C'截取的剖视图。
图22是用于解释根据一个或多个示例性实施例的半导体装置的图4所示的部分M的放大平面图。
图23是沿着图22的线A-A'截取的剖视图。
图24是用于解释根据一个或多个示例性实施例的半导体装置的图4所示的部分M的放大平面图。
图25是沿着图24的线A-A'截取的剖视图。
图26是示出用于解释根据一个或多个示例性实施例的半导体装置的基于图3的电路图获得的2×2的SRAM单元上的布线的平面图。
具体实施方式
图1是根据各个示例性实施例的SRAM单元的等效电路图。
参照图1，根据示例性实施例的SRAM单元可包括第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和第二存取晶体管TA2。可采用PMOS晶体管作为第一上拉晶体管TU1和第二上拉晶体管TU2。可采用NMOS晶体管作为第一下拉晶体管TD1和第二下拉晶体管TD2以及第一存取晶体管TA1和第二存取晶体管TA2。
第一上拉晶体管TU1和第一下拉晶体管TD1各自可具有连接至第一节点N1的第一源极/漏极。第一上拉晶体管TU1可具有连接至电源线VDD的第二源极/漏极，并且第一下拉晶体管TD1可具有连接至地线VSS的第二源极/漏极。第一上拉晶体管TU1的栅极和第一下拉晶体管TD1的栅极可彼此电连接。第一上拉晶体管TU1和第一下拉晶体管TD1可构成第一逆变器。第一逆变器可具有对应于第一上拉晶体管TU1和第一下拉晶体管TD1的连接的栅极的输入端子，并且具有对应于第一节点N1的输出端子。
第二上拉晶体管TU2和第二下拉晶体管TD2各自可具有连接至第二节点N2的第一源极/漏极。第二上拉晶体管TU2可具有连接至电源线VDD的第二源极/漏极，并且第二下拉晶体管TD2可具有连接至地线VSS的第二源极/漏极。第二上拉晶体管TU2的栅极和第二下拉晶体管TD2的栅极可彼此电连接。第二上拉晶体管TU2和第二下拉晶体管TD2可构成第二逆变器。第二逆变器可具有对应于第二上拉晶体管TU2和第二下拉晶体管TD2的连接的栅极的输入端子，并且具有对应于第二节点N2的输出端子。
第一逆变器和第二逆变器可彼此连接以构成锁存结构。在该构造中，第一上拉晶体管TU1的栅极和第一下拉晶体管TD1的栅极可电连接至第二节点N2，并且第二上拉晶体管TU2的栅极和第二下拉晶体管TD2的栅极可电连接至第一节点N1。第一存取晶体管TA1可具有连接至第一节点N1的第一源极/漏极，并且具有连接至第一位线BL1的第二源极/漏极。第二存取晶体管TA2可具有连接至第二节点N2的第一源极/漏极，并且具有连接至第二位线BL2的第二源极/漏极。第一存取晶体管TA1的栅极和第二存取晶体管TA2的栅极可电连接至字线WL。
图2是示出用于解释根据一个或多个示例性实施例的半导体装置的基于图1的电路图获得的第一位单元的平面图。
参照图1和图2，衬底100可具有设置在其上的用于存储单个数据位的第一位单元CE1。第一位单元CE1可包括构成SRAM单元的多个存储器单元晶体管。存储器单元晶体管可包括上面参照图1讨论的第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和第二存取晶体管TA2。
虽然未示出，但是存储器单元晶体管可设有布线层，其包括字线、第一位线、第二位线、地线和电源线。例如，布线层可由至少两层或更多层组成。
可在衬底100上设有在第二方向D2上延伸的第一有源图案AP1和第二有源图案AP2。第一有源图案AP1可为PMOS有源图案，第二有源图案AP2可为NMOS有源图案。例如，第一有源图案AP1和第二有源图案AP2可为衬底100的从衬底100的顶表面突出的部分，并且可具有鳍形。第一有源图案AP1和第二有源图案AP2可沿着第一方向D1排列。
第一栅电极GE1至第四栅电极GE4可设为在第一方向D1上延伸，同时与第一有源图案AP1和第二有源图案AP2交叉布置。第一栅电极GE1和第三栅电极GE3可沿着第一方向D1排列。第二栅电极GE2和第四栅电极GE4可沿着第一方向D1排列。
第一栅电极GE1可为第一存取晶体管TA1的栅极。虽然未示出，但是第一栅电极GE1可电连接至布线层中的字线。第二栅电极GE2可为第一上拉晶体管TU1和第一下拉晶体管TD1的公共栅极。第三栅电极GE3可为第二上拉晶体管TU2和第二下拉晶体管TD2的公共栅极。第四栅电极GE4可为第二存取晶体管TA2的栅极。虽然未示出，但是第四栅电极GE4可电连接至布线层中的字线。
可在第一栅电极GE1至第四栅电极GE4的相对的侧部设置有源接触部分AC1至AC8。有源接触部分AC1至AC8可电连接至第一有源图案AP1和第二有源图案AP2的源极/漏极。有源接触部分AC1至AC8可包括第一有源接触部分AC1至第八有源接触部分AC8。第一有源接触部分AC1至第八有源接触部分AC8可沿着第一方向D1延伸。
第一有源接触部分AC1可电连接至第一下拉晶体管TD1的第二源极/漏极。虽然未示出，但是第一有源接触部分AC1可电连接至布线层中的地线。
第一下拉晶体管TD1的第一源极/漏极和第一存取晶体管TA1的第一源极/漏极可用作电连接至第二有源接触部分AC2的公共源极/漏极。第二有源接触部分AC2可在第一方向D1上延伸，并且电连接至第一上拉晶体管TU1的第一源极/漏极。第二有源接触部分AC2可对应于图1的第一节点N1。
第三有源接触部分AC3可电连接至第一存取晶体管TA1的第二源极/漏极。虽然未示出，但是第三有源接触部分AC3可电连接至布线层中的第一位线。
第四有源接触部分AC4可电连接至第一上拉晶体管TU1的第二源极/漏极。虽然未示出，但是第四有源接触部分AC4可电连接至布线层中的电源线。
第五有源接触部分AC5可电连接至第二上拉晶体管TU2的第一源极/漏极。第五有源接触部分AC5可在第一方向D1上延伸，并且第二下拉晶体管TD2的第一源极/漏极和第二存取晶体管TA2的第一源极/漏极可用作电连接至第五有源接触部分AC5的公共源极/漏极。第五有源接触部分AC5可对应于图1的第二节点N2。
第六有源接触部分AC6可电连接至第二上拉晶体管TU2的第二源极/漏极。虽然未示出，但是第六有源接触部分AC6可电连接至布线层中的电源线。
第七有源接触部分AC7可电连接至第二存取晶体管TA2的第二源极/漏极。虽然未示出，但是第七有源接触部分AC7可电连接至布线层中的第二位线。
第八有源接触部分AC8可电连接至第二下拉晶体管TD2的第二源极/漏极。虽然未示出，但是第八有源接触部分AC8可电连接至布线层中的地线。
第一栅极接触部分GC1可设为将第二有源接触部分AC2电连接至第三栅电极GE3。第一栅极接触部分GC1可将图1的第一节点N1电连接至第二上拉晶体管TU2和第二下拉晶体管TD2的公共栅极。
第二栅极接触部分GC2可设为将第五有源接触部分AC5电连接至第二栅电极GE2。第二栅极接触部分GC2可将图1的第二节点N2电连接至第一上拉晶体管TU1和第一下拉晶体管TD1的公共栅极。
例如，第一栅极接触部分GC1和第二有源接触部分AC2可一体地组合，以构成单个导电结构。第二栅极接触部分GC2和第五有源接触部分AC5可一体地组合，以构成单个导电结构。
图3是根据一个或多个示例性实施例的2×2的SRAM单元的等效电路图。图4是示出用于解释根据一个或多个示例性实施例的半导体装置的基于图3的电路图获得的2×2的SRAM单元上的布线的平面图。图5是图4所示的部分M的放大平面图。图6A、图6B和图6C分别是沿着图5的线A-A'、B-B'和C-C'截取的剖视图。图7是图4所示的部分N的放大平面图。图8是沿着图7的线D-D'截取的剖视图。在下面的描述中，将省略对与先前参照图1和图2讨论的那些重复的技术特征的详细描述，并且将详细讨论不同之处。
参照图3和图4，衬底100可具有包括其上设有第一位单元CE1至第四位单元CE4的2×2的SRAM单元。图4示出了根据一个或多个示例性实施例的第一位单元CE1至第四位单元CE4的布线层，但是未示出上面参照图2讨论的存储器单元晶体管的详细构造。例如，第一位单元CE1的存储器单元晶体管可与上面参照图2讨论的那些相同。另外，第二位单元CE2至第四位单元CE4中的每一个的存储器单元晶体管可具有与上面参照图2讨论的那些对称的结构。
第一布线层和第二布线层可设置在衬底100上。第二布线层可布置在第一布线层上。第一布线层可包括电源线VDD以及在第二方向D2上彼此平行地延伸的第一位线BL1至第四位线BL4。第一布线层还可包括布置在第二位线BL2与第三位线BL3之间的第一导电图案MP1、第二导电图案MP2和第三导电图案MP3。第一导电图案MP1至第三导电图案MP3可沿着第二方向D2排列。第二布线层可包括地线VSS以及在第一方向D1上彼此平行地延伸的第一字线WL1和第二字线WL2。
第一导电图案MP1可布置在至少一条地线VSS下方。第二导电图案MP2可布置在第一字线WL1下方，并且第三导电图案MP3可布置在第二字线WL2下方。
第一过孔VI1和VI1a可设置在第一布线层下方。第一过孔VI1和VI1a可将第一布线层的位线BL1至BL4、电源线VDD和导电图案MP1至MP3电连接至第一位单元CE1至第四位单元CE4的存储器单元晶体管。第一过孔VI1和VI1a可包括至少一个第一扩展过孔VI1a。第一扩展过孔VI1a可布置在第一导电图案MP1下方。第一扩展过孔VI1a在第一方向D1上的宽度可大于其它第一过孔VI1在第一方向D1上的宽度。
例如，如图7和图8所示，第一过孔VI1中的至少一个可将第一位线BL1电连接至第一存取晶体管TA1的第二源极/漏极。第一过孔VI1中的至少另一个可将第二位线BL2电连接至第二存取晶体管TA2的第二源极/漏极。第一过孔VI1可将电源线VDD电连接至第一上拉晶体管TU1和第二上拉晶体管TU2的第二源极/漏极。
第二过孔VI2和VI2a可设置在第二布线层下方。第二过孔VI2和VI2a可介于第一布线层与第二布线层之间。第二过孔VI2和VI2a可将第二布线层的字线WL1和WL2以及地线VSS电连接至第一布线层的第一导电图案MP1至第三导电图案MP3。
第二过孔VI2和VI2a可包括至少一个第二扩展过孔VI2a。第二扩展过孔VI2a可布置在地线VSS下方。第二扩展过孔VI2a在第一方向D1上的宽度可大于其它第二过孔VI2在第一方向D1上的宽度。
例如，如图5和图6A至图6C所示，第二扩展过孔VI2a可将地线VSS电连接至第二下拉晶体管TD2的第二源极/漏极。地线VSS可通过第二扩展过孔VI2a、第一导电图案MP1、第一扩展过孔VI1a和有源接触部分AC电连接至第二下拉晶体管TD2的第二源极/漏极。
第一扩展过孔VI1a下方的有源接触部分AC可共同连接至包括在第一位单元CE1至第四位单元CE4中的第二下拉晶体管TD2的第二源极/漏极。结果，第二扩展过孔VI2a上的地线VSS可共同连接至包括在第一位单元CE1至第四位单元CE4中的第二下拉晶体管TD2的第二源极/漏极。
例如，如图5和图6A至图6C所示，第二过孔VI2中的至少一个可将第一字线WL1电连接至第二存取晶体管TA2的栅电极。第一字线WL1可通过第二过孔VI2、第二导电图案MP2、第一过孔VI1和栅极接触部分GC电连接至第二存取晶体管TA2的栅电极。
下文中，将参照图3、图4、图5、图6A至图6C、图7和图8在结构上更详细地描述根据一个或多个示例性实施例的半导体装置。
器件隔离层ST可设为位于衬底100的上部(或位于其之上)。器件隔离层ST可限定第一有源图案AP1和第二有源图案AP2。衬底100可为包括硅、锗、硅-锗等的化合物半导体衬底或半导体衬底。器件隔离层ST可包括诸如氧化硅层的绝缘材料。
第一有源图案AP1和第二有源图案AP2可为衬底100的从衬底100的顶表面突出的部分。可在相邻的第一有源图案AP1与第二有源图案AP2之间限定沟槽TR。器件隔离层ST可填充沟槽TR。第一有源图案AP1和第二有源图案AP2的上部可在器件隔离层ST上方竖直地突出。第一有源图案AP1和第二有源图案AP2的各个上部可成形为在器件隔离层ST之间突出的鳍。
沟道CH和源极/漏极图案SD可设为位于第一有源图案AP1和第二有源图案AP2的上部中的每一个处(或位于其之上)。第一有源图案AP1的源极/漏极图案SD可为p型杂质区。第二有源图案AP2的源极/漏极图案SD可为n型杂质区。沟道CH中的每一个可介于一对源极/漏极图案SD之间。
源极/漏极图案SD可为通过选择性外延生长工艺形成的外延图案。源极/漏极图案SD的顶表面可位于比沟道CH的顶表面更高的位置。源极/漏极图案SD可包括与衬底100的半导体元件相同或不同的半导体元件。例如，第一有源图案AP1的源极/漏极图案SD可包括晶格常数大于包括在衬底100中的半导体元件的晶格常数的半导体元件。结果，第一有源图案AP1的源极/漏极图案SD可为沟道CH提供压应力。例如，第二有源图案AP2的源极/漏极图案SD可包括晶格常数等于或小于包括在衬底100中的半导体元件的晶格常数的半导体元件。结果，第二有源图案AP2的源极/漏极图案SD可为沟道CH提供拉应力。
栅电极GE可设为在第一方向D1上延伸，同时与第一有源图案AP1和第二有源图案AP2交叉布置。图5和图6A至图6C所示的栅电极GE可为上面参照图2讨论的第三栅电极GE3。图7和图8所示的栅电极GE可为上面参照图2讨论的第一栅电极GE1。
栅电极GE可与沟道CH竖直地重叠。栅电极GE中的每一个可包围对应的一个沟道CH的顶表面和相对的侧壁。例如，栅电极GE可包括导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，钛、钽、钨、铜或铝)中的一个或多个。
一对栅极间隔件GS可布置在各个栅电极GE的相对的侧壁上。栅极间隔件GS可沿着栅电极GE在第一方向D1上延伸。栅极间隔件GS的顶表面可比栅电极GE的顶表面更高。栅极间隔件GS的顶表面可与将在下面讨论的第一层间电介质层110的顶表面共面。栅极间隔件GS可包括SiO2、SiCN、SiCON和SiN中的一个或多个。可替换地，栅极间隔件GS可包括由SiO2、SiCN、SiCON和SiN中的两个或更多个构成的多层。
栅极电介质图案GI可介于栅电极GE与第一有源图案AP1之间以及栅电极GE与第二有源图案AP2之间。栅极电介质图案GI中的每一个可沿着对应的一个栅电极GE的底表面延伸。栅极电介质图案GI中的每一个可覆盖对应的一个沟道CH的顶表面和相对的侧壁。栅极电介质图案GI可包括高k介电材料。例如，高k介电材料可包括氧化铪、铪硅氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化锂、氧化铝、铅钪钽氧化物和铅锌铌酸盐中的一个或多个。
栅极封盖图案GP可设置在栅电极GE中的每一个上。栅极封盖图案GP可沿着栅电极GE在第一方向D1上延伸。栅极封盖图案GP可介于一对栅极间隔件GS之间。栅极封盖图案GP可包括相对于将在下面讨论的第一层间电介质层110、第二层间电介质层120和第三层间电介质层130具有蚀刻选择性的材料。详细地说，栅极封盖图案GP可包括SiON、SiCN、SiCON和SiN中的一个或多个。
第一层间电介质层110可设置在衬底100上。第一层间电介质层110可覆盖栅极间隔件GS和源极/漏极图案SD。第一层间电介质层110的顶表面可基本上与栅极封盖图案GP的顶表面和栅极间隔件GS的顶表面共面。
有源接触部分AC可设置在栅电极GE中的每一个的相对的侧部上。有源接触部分AC可穿过第一层间电介质层110的上部，并且连接至源极/漏极图案SD。有源接触部分AC的顶表面可与第一层间电介质层110共面。例如，有源接触部分AC中的至少一个可连接至多个源极/漏极图案SD。可替换地，有源接触部分AC中的至少一个可连接至单个源极/漏极图案SD。有源接触部分AC可包括导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，钛、钽、钨、铜或铝)中的一个或多个。
栅极接触部分GC可设置在栅电极GE中的至少一个上。栅极接触部分GC可穿过第一层间电介质层110的上部、栅极间隔件GS和栅极封盖图案GP，因此可连接至栅电极GE中的至少一个。栅极接触部分GC的顶表面可与第一层间电介质层110的顶表面共面。栅极接触部分GC的底表面可位于比有源接触部分AC的底表面更高的位置。栅极接触部分GC可包括导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，钛、钽、钨、铜或铝)中的一个或多个。栅极接触部分GC可包括与有源接触部分AC的材料相同的材料。
第二层间电介质层120可设置在第一层间电介质层110上，第三层间电介质层130可设置在第二层间电介质层120上。例如，第一层间电介质层110至第三层间电介质层130可包括氧化硅层。
第二层间电介质层120可具有第一布线层，其包括设置在其中的第一位线BL1至第四位线BL4、电源线VDD以及第一导电图案MP1至第三导电图案MP3。第一过孔VI1和VI1a可布置在第二层间电介质层120的下部中。第一过孔VI1和VI1a可介于接触部分AC和GC与第一布线层的位线BL1至BL4、电源线VDD和导电图案MP1至MP3之间，并且将接触部分AC和GC与第一布线层的位线BL1至BL4、电源线VDD和导电图案MP1至MP3电连接。例如，第一过孔VI1和VI1a中的至少一个和第一布线层的位线BL1至BL4、电源线VDD和导电图案MP1至MP3中的至少一个可一体地组合以构成单个导电结构。
第三层间电介质层130可具有第二布线层，其包括设置在其中的第一字线WL1和第二字线WL2以及地线VSS。第二过孔VI2和VI2a可布置在第三层间电介质层130的下部中。第二过孔VI2和VI2a可介于第二布线层的字线WL1和WL2以及地线VSS与第一布线层的位线BL1至BL4、电源VDD和导电图案MP1至MP3之间，并且将第二布线层的字线WL1和WL2以及地线VSS与第一布线层的位线BL1至BL4、电源VDD和导电图案MP1至MP3电连接。例如，第二过孔VI2和VI2a中的至少一个和第二布线层的字线WL1、WL2以及地线VSS中的至少一个可一体地组合以构成单个导电结构。
第一布线层的位线BL1至BL4、电源VDD和导电图案MP1至MP3、第一过孔VI1和VI1a以及第二布线层的字线WL1和WL2以及地线VSS以及第二过孔VI2和VI2a可包括导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，钛、钽、钨、铜或铝)中的一个或多个。
第一过孔VI1a(下文中称作第一扩展过孔)在第一方向D1上可具有第一宽度W1，并且第二过孔VI2a(下文中称作第二扩展过孔)在第一方向D1上可具有第二宽度W2。第一过孔VI1在第一方向D1上可具有第三宽度W3。第一宽度W1可大于第三宽度W3，并且第二宽度W2可大于第三宽度W3。第一宽度W1和第二宽度W2可基本上相同。虽然未示出，但是第二过孔VI2在第一方向D1上的宽度可基本上与第三宽度W3相同。
第一扩展过孔VI1a在第二方向D2上可具有第四宽度W4，并且第二扩展过孔VI2a在第二方向D2上可具有第五宽度W5。第一过孔VI1在第二方向D2上可具有第六宽度W6。第四宽度W4、第五宽度W5和第六宽度W6可基本上相同。
在根据一个或多个示例性实施例的半导体装置中，地线VSS可通过第一扩展过孔VI1a和第二扩展过孔VI2a共同连接至包括在第一位单元CE1至第四位单元CE4中的第二下拉晶体管TD2的第二源极/漏极。因为第一扩展过孔VI1a和第二扩展过孔VI2a具有相对宽的宽度，所以在地线VSS与各第二下拉晶体管TD2的第二源极/漏极之间的电阻(例如，图3的R)可减小。
因为第一过孔VI1和第二过孔VI2具有电连接至位线BL1至BL4和字线WL1和WL2的相对较小的尺寸，所以在第一过孔VI1和第二过孔VI2与位线BL1至BL4和字线WL1和WL2之间的寄生电容可减小。
图9、图11、图13和图15是用于解释制造根据一个或多个示例性实施例的半导体装置的方法的平面图。图9、图11、图13和图15各自对应于图4的部分M。图10A、图12A、图14A和图16A分别是沿着图9、图11、图13和图15的线A-A'截取的剖视图。图10B、图12B、图14B和图16B分别是沿着图9、图11、图13和图15的线B-B'截取的剖视图。图10C、图12C、图14C和图16C分别是沿着图9、图11、图13和图15的线C-C'截取的剖视图。
参照图9和图10A至图10C，可将衬底100图案化以形成有源图案AP2。详细地说，有源图案AP2的形成可包括：在衬底100上形成掩模图案；以及利用所述掩模图案作为蚀刻掩模各向异性地蚀刻衬底100。可在一对相邻的有源图案AP2之间形成沟槽TR。衬底100可为包括硅、锗、硅-锗等的化合物半导体衬底或半导体衬底。
可形成器件隔离层ST以填充沟槽TR。详细地说，可形成绝缘层(例如，氧化硅层)以填充沟槽TR。然后，可使绝缘层凹进直至暴露出有源图案AP2的上部为止。
参照图11和图12A至图12C，可形成牺牲图案SP以与有源图案AP2交叉布置。可形成牺牲图案SP以具有在第一方向D1上延伸的直线形状或条形。详细地说，牺牲图案SP的形成可包括：在衬底100的整个表面上形成牺牲层；在牺牲层上形成掩模图案MP；以及利用掩模图案MP作为蚀刻掩模将牺牲层图案化。牺牲层可包括多晶硅层。
一对栅极间隔件GS可形成在牺牲图案SP中的每一个的相对的侧壁上。栅极间隔件GS的形成可包括：在衬底100的整个表面上共形地形成间隔件层；以及各向异性地蚀刻间隔件层。间隔件层可包括SiO2、SiCN、SiCON和SiN中的一个或多个。可替换地，间隔件层可包括由SiO2、SiCN、SiCON和SiN中的两个或更多个组成的多层。
源极/漏极图案SD可形成在牺牲图案SP中的每一个的相对的侧部上。可通过利用衬底100作为种层的选择性外延生长工艺形成源极/漏极图案SD。例如，选择性外延生长工艺可包括化学气相沉积(CVD)或分子束外延(MBE)。
首先，可在牺牲图案SP中的每一个的相对的侧部上的有源图案AP上执行选择性蚀刻处理。可使用蚀刻的有源图案AP2的上部作为种层，以形成源极/漏极图案SD。源极/漏极图案SD的形成可在一对源极/漏极图案SD之间限定沟道CH。
参照图13和图14A至图14C，可形成第一层间电介质层110以覆盖源极/漏极图案SD、牺牲图案SP和栅极间隔件GS。例如，第一层间电介质层110可包括氧化硅层。可将第一层间电介质层110平面化，直至暴露出牺牲图案SP的顶表面为止。可执行回蚀工艺或者化学机械抛光(CMP)工艺，以将第一层间电介质层110平面化。结果，第一层间电介质层110的顶表面可基本上与牺牲图案SP的顶表面和栅极间隔件GS的顶表面共面。
可由栅电极GE替代牺牲图案SP。详细地说，可在暴露的牺牲图案SP上执行各向异性蚀刻处理。各向异性蚀刻处理可选择性地蚀刻牺牲图案SP。
栅极电介质图案GI和栅电极GE可形成在其中去除了牺牲图案SP的空的空间中。栅极电介质图案GI可共形地形成，以不完全填充所述空的空间。可通过原子层沉积(ALD)工艺或化学氧化工艺形成栅极电介质图案GI。例如，栅极电介质图案GI可包括高k介电材料。高k介电材料可包括氧化铪、铪硅氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化锂、氧化铝、铅钪钽氧化物和铅锌铌酸盐中的一个或多个。
可通过在栅极电介质图案GI上形成栅电极层以完全填充所述空的空间以及将栅电极层平面化来获得栅电极GE。例如，栅电极层可包括导电金属氮化物(例如，氮化钛或氮化钽)和金属(例如，钛、钽、钨、铜或铝)中的一个或多个。
栅电极GE可通过选择性地蚀刻其上部而凹进。凹进的栅电极GE的顶表面可低于第一层间电介质层110的顶表面和栅极间隔件GS的顶表面。栅极封盖图案GP可形成在凹进的栅电极GE上。栅极封盖图案GP的形成可包括：形成栅极封盖层，以覆盖凹进的栅电极GE；以及将栅极封盖层平面化直至暴露出第一层间电介质层110的顶表面为止。例如，栅极封盖层可包括SiON、SiCN、SiCON和SiN中的一个或多个。
有源接触部分AC可形成为穿过第一层间电介质层110，并且连接至源极/漏极图案SD。栅极接触部分GC可形成为穿过第一层间电介质层110，并且连接至至少一个栅电极GE。有源接触部分AC和栅极接触部分GG的形成可包括：形成孔以限定有源接触部分AC和栅极接触部分GC；以及形成导电层以填充孔。导电层可包括金属氮化物和金属中的一个或多个。
参照图15和图16A至图16C，第二层间电介质层120可形成在第一层间电介质层110上。第一布线层(例如，第一导电图案至第三导电图案MP1、MP2和MP3)和第一过孔VI1和VI1a可形成在第二层间电介质层120中。第一过孔VI1和VI1a可介于接触部分AC和GC与第一布线层的导电图案MP1、MP2和MP3之间，并且将接触部分AC和GC与第一布线层的导电图案MP1、MP2和MP3电连接。
第一布线层(例如，第一导电图案MP1至第三导电图案MP3)和第一过孔VI1和VI1a的形成可包括：将第二层间电介质层120图案化，以形成限定第一布线层(例如，第一导电图案MP1至第三导电图案MP3)和第一过孔VI1和VI1a的孔；以及形成导电层以填充所述孔。可利用导电金属氮化物和金属中的一个或多个形成第一布线层(例如，第一导电图案MP1至第三导电图案MP3)和第一过孔VI1和VI1a。
例如，第一布线层(例如，第一导电图案MP1至第三导电图案MP3)和第一过孔VI1和VI1a可一体地形成。换句话说，可采用双镶嵌工艺以在第二层间电介质层120中形成第一布线层(例如，第一导电图案MP1至第三导电图案MP3)和第一过孔VI1和VI1a。
第一过孔VI1和VI1a可包括第一扩展过孔VI1a，其在第一方向D1上的宽度大于其它第一过孔VI1在第一方向D1上的宽度。换种方式说，限定第一扩展过孔VI1a的孔的尺寸可形成为大于限定第一过孔VI1的孔的尺寸。
返回参照图5和图6A至图6C，第三层间电介质层130可形成在第二层间电介质层120上。第二布线层(例如，第一字线WL1和第二字线WL2和地线VSS)和第二过孔VI2和VI2a可形成在第三层间电介质层130中。第二过孔VI2和VI2a可介于第二布线层的字线WL1和WL2和地线VSS与第一布线层的导电图案MP1至MP3之间，并且将第二布线层的字线WL1和WL2和地线VSS与第一布线层的导电图案MP1至MP3电连接。
第二布线层WL1、WL2和VSS和第二过孔VI2和VI2a的形成可包括：将第三层间电介质层130图案化，以形成限定第二布线层WL1、WL2和VSS和第二过孔VI2和VI2a的孔；以及形成导电层以填充所述孔。可利用导电金属氮化物和金属中的一个或多个形成第二布线层WL1、WL2和VSS和第二过孔VI2和VI2a。
例如，第二布线层WL1、WL2和VSS和第二过孔VI2和VI2a可一体地形成。换句话说，可采用双镶嵌工艺以在第三层间电介质层130中形成第二布线层WL1、WL2和VSS和第二过孔VI2和VI2a。
第二过孔VI2和VI2a可包括第二扩展过孔VI2a，其形成为在第一方向D1上的宽度大于其它第二过孔VI2在第一方向D1上的宽度。换种方式说，限定第二扩展过孔VI2a的孔的尺寸可形成为大于限定第二过孔VI2的孔的尺寸。
图17是示出根据一个或多个示例性实施例的设计和制造半导体装置的方法的流程图。
参照图17，可执行布局设计处理S110以在硅衬底上实现半导体集成电路。布局设计处理可包括基于设计规则放置和连接从单元库提供的各种标准单元的走线(routing)步骤。
用于布局设计处理的单元库可包含关于标准单元的操作、速度和功耗的信息。多数布局设计工具可设有或限定有用于表示特定门级电路的布局的单元库。布局设计处理可限定构成将实际形成在硅衬底上的晶体管和金属线的图案的形状或尺寸。例如，为了在硅衬底上实际形成逆变器电路，会需要在硅衬底上合适地放置或绘制诸如PMOS、NMOS、N-WELL、栅电极和金属线的特定图案的布局。对此，可首先执行搜索以选择单元库中的合适的预定逆变器。
另外，可在选择和布置的标准单元上执行走线步骤。具体地说，可执行走线步骤以将选择和放置的标准单元连接至它们的覆盖线。标准单元可设计为通过走线步骤彼此连接。可在布局设计工具中自动或手动执行一系列这些步骤。在特定示例性实施例中，可通过额外的放置和走线工具自动地执行对标准单元进行放置和走线的步骤。
在接线步骤之后，可在布局上执行验证步骤，以检查示意性电路的任何部分是否违反给定的设计规则。在特定示例性实施例中，验证步骤可包括用于验证布局是否符合给定的设计规则的设计规则检查(DRC)、用于验证在布局中是否存在电断开的问题的电规则检查(ERC)和用于验证布局是否与门级网表一致的布局与电路图(LVS)。
随后可执行光学邻近校正(OPC)处理(S120)。可采用光刻工艺以在硅衬底上实现布局设计处理中设计的布局图案。光学邻近校正处理可为一种用于校正在光刻工艺中出现不想要的现象的技术。也就是说，光学邻近校正处理可校正不期望的现象，诸如在利用布局图案的曝光工艺中的光的特征导致的折射或处理副作用。当执行光学邻近校正处理时，可稍微改动(或偏置)设计的布局图案的形状和位置。
可基于通过光学邻近校正处理改变的布局产生光掩模(S130)。通常可通过利用涂布在玻璃衬底上的铬层画出布局图案来制造光掩模。
制造的光掩模可用于制造半导体装置(S140)。可在利用光掩模制造半导体装置的过程中重复地执行各种曝光和蚀刻处理。通过上面描述的这些处理，可在硅衬底上按次序形成在布局设计处理中限定的图案。
根据一个或多个示例性实施例，可采用第一阶段S110至第四阶段S140以形成上面参照图15和图16A至图16C讨论的第一扩展过孔VI1a以及上面参照图5和图6A至图6C讨论的第二扩展过孔VI2a。
具体地说，在布局设计处理(S110)中，限定第一扩展过孔VI1a的布局图案的尺寸可大于限定第一过孔VI1的布局图案的尺寸。相似地，在布局设计处理(S110)中，限定第二扩展过孔VI2a的布局图案的尺寸可大于限定第二过孔VI2的布局图案的尺寸。基于在布局设计处理(S110)中限定的布局图案，可在硅衬底上实现第一扩展过孔VI1a和第二扩展过孔VI2a。
根据一个或多个其它示例性实施例，可采用第一阶段S110至第四阶段S140以通过下面的方法形成第一扩展过孔VI1a和第二扩展过孔VI2a。图18是示出通过光学邻近校正的布局图案的偏置工序的概念图。详细地说，参照图18，在布局设计处理(S110)中，可布置布局图案pVI1以限定第一扩展过孔VI1a。在布局设计处理S110中，用于第一扩展过孔VI1a的布局图案pVI1的尺寸可与用于第一过孔VI1的布局图案的尺寸相同。
在光学邻近校正处理(S120)中，可将用于第一扩展过孔VI1a的布局图案pVI1偏置(或改变)为具有更大的尺寸。偏置的布局图案pVI1a的尺寸可大于用于第一过孔VI1的布局图案的尺寸。
在光学邻近校正处理S120中，基于偏置的布局图案pVI1a，可在硅衬底上实现第一扩展过孔VI1a。还可通过与用于第一扩展过孔VI1a的方法相同的方法实现第二扩展过孔VI2a。
图19是沿着图5的线C-C'截取的剖视图，以解释根据一个或多个示例性实施例的半导体装置。在以下描述中，将省略与先前参照图3、图4、图5、图6A至图6C、图7和图8讨论的那些重复的技术特征，并且将详细讨论不同之处。
参照图5、图6A、图6B和图19，第一扩展过孔VI1a在第二方向D2上可具有第四宽度W4，并且第二扩展过孔VI2a在第二方向D2上可具有第五宽度W5。第一过孔VI1在第二方向D2上可具有第六宽度W6。第四宽度W4可大于第六宽度W6，并且第四宽度W4可大于第五宽度W5。第五宽度W5和第六宽度W6可基本上相同。第一扩展过孔VI1a在第一方向D1和第二方向D2上的宽度W1和W4可分别大于第一过孔VI1的宽度。第一扩展过孔VI1a可减小半导体装置的电阻，并且还减小由于未对齐导致的与有源接触部分AC的电断开的工艺风险。
图20是用于解释根据一个或多个示例性实施例的半导体装置的图4中的部分M的放大平面图。图21A、图21B和图21C分别是沿着图20的线A-A'、B-B'和C-C'截取的剖视图。在下面的描述中，将省略与先前参照图3、图4、图5、图6A至图6C、图7和图8讨论的那些重复的技术特征，并且将详细讨论不同之处。
参照图20和图21A至图21C，第九有源接触部分AC9可连接至包括在第一位单元CE1和第二位单元CE2中的第二下拉晶体管TD2的第二源极/漏极。第十有源接触部分AC10可连接至包括在第三位单元CE3和第四位单元CE4中的第二下拉晶体管TD2的第二源极/漏极。第九有源接触部分AC9和第十有源接触部分AC10可在第一方向D1上彼此间隔开。
第一过孔VI1和第一导电图案MP1可设置在第九有源接触部分AC9上。第一过孔VI1和第四导电图案MP4可设置在第十有源接触部分AC10上。第一导电图案MP1和第四导电图案MP4可在第一方向D1上彼此间隔开。
第二过孔VI2可设置在第一导电图案MP1和第四导电图案MP4上。第二过孔VI2可将第一导电图案MP1和第四导电图案MP4电连接至地线VSS。
第九有源接触部分AC9和第十有源接触部分AC10可共同连接至地线VSS。在一些示例性实施例，第九有源接触部分AC9可通过第一过孔VI1、第一导电图案MP1和第二过孔VI2连接至地线VSS，第十有源接触部分AC10可通过第一过孔VI1、第四导电图案MP4和第二过孔VI2连接至地线VSS，从而形成两条电路径。在地线VSS与第二下拉晶体管TD2的第二源极/漏极之间的电阻(诸如图3中的R)可减小。
图22是用于解释根据一个或多个示例性实施例的半导体装置的图4中的部分M的放大平面图。图23是沿着图22的线A-A'截取的剖视图。在以下描述中，将省略与先前参照图3、图4、图5、图6A至图6C、图7和图8讨论的那些重复的技术特征，并且将详细讨论不同之处。
参照图22、图23、图6B和图6C，第二过孔VI2可介于地线VSS与第一导电图案MP1之间。地线VSS可通过第二过孔VI2、第一导电图案MP1、第一扩展过孔VI1a和有源接触部分AC电连接至第二下拉晶体管TD2的第二源极/漏极。第一扩展过孔VI1a可在第一方向D1上具有第一宽度W1。地线VSS与第一导电图案MP1之间的第二过孔VI2可在第一方向D1上具有第七宽度W7。第七宽度W7可基本上等于第一过孔VI1在第一方向D1(参照图8)上的第三宽度W3。第一宽度W1可大于第七宽度W7。
图24是用于解释根据一个或多个示例性实施例的半导体装置的图4中的部分M的放大平面图。图25是沿着图24的线A-A'截取的剖视图。在下面的描述中，将省略与先前参照图3、图4、图5、图6A至图6C、图7和图8讨论的那些重复的技术特征，并且将详细讨论不同之处。
参照图24、图25、图6B和图6C，第一过孔VI1可介于第一导电图案MP1与有源接触部分AC之间。地线VSS可通过第二扩展过孔VI2a、第一导电图案MP1、第一过孔VI1和有源接触部分AC电连接至第二下拉晶体管TD2的第二源极/漏极。第一导电图案MP1与有源接触部分AC之间的第一过孔VI1在第一方向D1上可具有第三宽度W3。第二扩展过孔VI2a在第一方向D1上可具有第二宽度W2。第二宽度W2可大于第三宽度W3。
图26是示出用于解释根据一个或多个示例性实施例的半导体装置的对应于图3的电路图的2×2的SRAM单元上的布线的平面图。在下面的描述中，将省略与以上先前讨论的那些重复的技术特征，并且将详细讨论不同之处。
参照图2、图3和图26，第一扩展过孔VI1a可设置在第一布线层的电源线VDD下方。例如，在第一位单元CE1中，电源线VDD下方的第一扩展过孔VI1a可与第四有源接触部分AC4和第六有源接触部分AC6接触。第一上拉晶体管TU1的第二源极/漏极可通过第四有源接触部分AC4和第一扩展过孔VI1a连接至电源线VDD。第二上拉晶体管TU2的第二源极/漏极可通过第六有源接触部分AC6和第一扩展过孔VI1a连接至电源线VDD。
在根据一个或多个示例性实施例的半导体装置中，电源线VDD可通过具有相对较大的宽度的第一扩展过孔VI1a电连接至第一上拉晶体管TU1和第二上拉晶体管TU2的第二源极/漏极。结果，半导体装置可具有减小的电阻。
而且，存储器单元晶体管与地线之间的电阻可减小，并且存储器单元晶体管与位线之间和存储器单元晶体管与字线之间的寄生电容也可减小。

Claims (20)

1.一种半导体装置，包括：
衬底上的存储器单元晶体管；
第一布线层，其布置在所述存储器单元晶体管上，并且包括位线和第一导电图案；
第二布线层，其布置在所述第一布线层上，并且包括地线；
第一过孔，其介于所述位线与所述存储器单元晶体管中的第一存储器单元晶体管的源极/漏极之间，并且将所述位线与源极/漏极电连接；
第一扩展过孔，其介于所述第一导电图案与所述存储器单元晶体管中的第二存储器单元晶体管的源极/漏极之间；以及
第二扩展过孔，其介于所述第一导电图案与所述地线之间并且将所述第一导电图案与所述地线电连接；并且
其中，所述第一过孔和所述第一扩展过孔位于相同的水平高度处，其中，所述地线通过所述第一扩展过孔、所述第二扩展过孔和所述第一导电图案电连接至所述第二存储器单元晶体管的源极/漏极，并且
其中，所述第一扩展过孔的宽度大于所述第一过孔的宽度。
2.根据权利要求1所述的半导体装置，其中，所述存储器单元晶体管中的每一个包括：
有源图案，其位于所述衬底的上部，并且具有鳍形；
栅电极，其与所述有源图案交叉布置；以及
源极/漏极图案，其位于所述栅电极的相对的侧部上的有源图案中。
3.根据权利要求1所述的半导体装置，其中，所述第二存储器单元晶体管包括：
多个下拉晶体管，所述多个下拉晶体管包括：
第一位单元的第一下拉晶体管；
第二位单元的第二下拉晶体管；
第三位单元的第三下拉晶体管；以及
第四位单元的第四下拉晶体管，
其中，所述多个下拉晶体管中的每一个的源极/漏极通过所述第一扩展过孔、所述第二扩展过孔和所述第一导电图案连接至所述地线。
4.根据权利要求3所述的半导体装置，还包括所述第二存储器单元晶体管的源极/漏极上的有源接触部分，
其中，所述第一下拉晶体管和所述第二下拉晶体管具有公共源极/漏极，
其中，所述第三下拉晶体管和所述第四下拉晶体管具有公共源极/漏极，并且
其中，所述有源接触部分将所述第一下拉晶体管和所述第二下拉晶体管的公共源极/漏极连接至是第三下拉晶体管和所述第四下拉晶体管的公共源极/漏极。
5.根据权利要求1所述的半导体装置，还包括所述衬底上的第一层间电介质层，
其中，所述第一过孔设置在所述第一层间电介质层的下部中，并且
其中，所述第一布线层设置在所述第一层间电介质层的上部中。
6.根据权利要求1所述的半导体装置，
其中，所述第二扩展过孔的宽度大于所述第一过孔的宽度。
7.根据权利要求1所述的半导体装置，还包括第二过孔，其介于所述第一导电图案与所述地线之间，并且将所述第一导电图案与所述地线电连接，
并且其中，所述第二过孔的宽度实质上等于所述第一过孔的宽度。
8.根据权利要求1所述的半导体装置，其中，所述位线在第一方向上延伸，并且
其中，所述地线在与所述第一方向交叉的第二方向上延伸。
9.根据权利要求8所述的半导体装置，其中，所述第一扩展过孔在所述第二方向上比所述第一过孔更宽，并且
其中，所述第一扩展过孔和所述第一过孔在所述第一方向上具有实质上相同的宽度。
10.根据权利要求8所述的半导体装置，其中，所述第一扩展过孔在所述第二方向上比所述第一过孔更宽，并且
其中，所述第一扩展过孔在所述第一方向上比所述第一过孔更宽。
11.一种半导体装置，包括：
衬底上的多个位单元，所述多个位单元包括第一位单元、第二位单元、第三位单元和第四位单元，
其中，所述第一位单元和所述第二位单元在第一方向上彼此邻近，
其中，所述第一位单元和所述第三位单元在与所述第一方向交叉的第二方向上彼此邻近，
其中，所述第三位单元和所述第四位单元在所述第一方向上彼此邻近，
其中，所述第二位单元和所述第四位单元在所述第二方向上彼此邻近，
其中，所述多个位单元中的每一个包括多个晶体管，所述多个晶体管包括：
第一存取晶体管和第二存取晶体管；
第一上拉晶体管和第二上拉晶体管；以及
第一下拉晶体管和第二下拉晶体管，
其中，所述第一位单元的第一存取晶体管和所述第二位单元的第一存取晶体管通过第一过孔连接至位线，
其中，所述第一位单元的第二下拉晶体管、所述第二位单元的第二下拉晶体管、所述第三位单元的第二下拉晶体管、所述第四位单元的第二下拉晶体管通过第一扩展过孔、第二扩展过孔、和导电图案连接至地线，
其中，所述地线位于比所述位线更高的位置处，
其中，所述第一过孔和所述第一扩展过孔位于相同的水平高度处，并且
其中，所述第一扩展过孔比所述第一过孔更宽。
12.根据权利要求11所述的半导体装置，其中，所述多个晶体管中的每一个包括：
有源图案，其布置在所述衬底的上部上，并且具有鳍形；
栅电极，其与所述有源图案交叉地布置；以及
源极/漏极图案，其位于所述栅电极的相对的侧部上的有源图案中。
13.根据权利要求11所述的半导体装置，其中，所述第一位单元的第二下拉晶体管和所述第二位单元的第二下拉晶体管具有公共源极/漏极，
其中，所述第三位单元的第二下拉晶体管和所述第四位单元的第二下拉晶体管具有公共源极/漏极，
其中，各公共源极/漏极通过有源接触部分彼此电连接，并且
其中，所述有源接触部分设置在所述第一扩展过孔下方，并且与所述第一扩展过孔接触。
14.根据权利要求11所述的半导体装置，其中，所述导电图案与所述位线布置在相同的水平高度处，并且
其中，所述地线位于比所述导电图案和所述位线更高的位置处。
15.根据权利要求11所述的半导体装置，其中，所述第一位单元的第一上拉晶体管通过第二扩展过孔连接至电源线，并且
其中，所述第二扩展过孔比所述第一过孔更宽。
16.一种半导体装置，包括：
衬底上的多个位单元，所述多个位单元包括第一位单元、第二位单元、第三位单元和第四位单元，
其中，所述多个位单元中的每一个包括多个晶体管，所述多个晶体管包括存取晶体管和下拉晶体管，
其中，所述第一位单元的存取晶体管和所述第二位单元的存取晶体管通过第一过孔连接至位线，
其中，所述第一位单元的下拉晶体管、所述第二位单元的下拉晶体管、所述第三位单元的下拉晶体管、所述第四位单元的下拉晶体管通过第一扩展过孔、第二扩展过孔、和导电图案连接至地线，
其中，所述地线位于比所述位线更高的位置处，
其中，所述第一过孔和所述第一扩展过孔位于相同的水平高度处，并且
其中，所述第一扩展过孔比所述第一过孔更宽。
17.根据权利要求16所述的半导体装置，其中，所述多个晶体管中的每一个包括：
有源图案，其布置在所述衬底的上部上，并且具有鳍形；
栅电极，其与所述有源图案交叉布置；以及
源极/漏极图案，其位于所述栅电极的相对的侧部上的有源图案中。
18.根据权利要求16所述的半导体装置，其中，所述第一位单元的下拉晶体管和所述第二位单元的下拉晶体管具有公共源极/漏极，
其中，所述第三位单元的下拉晶体管和所述第四位单元的下拉晶体管具有公共源极/漏极，
其中，各公共源极/漏极通过有源接触部分彼此电连接，并且
其中，所述有源接触部分设置在所述第一扩展过孔下方，并且与所述第一扩展过孔接触。
19.根据权利要求16所述的半导体装置，
其中，所述导电图案与所述位线布置在相同的水平高度处，并且
其中，所述地线位于比所述导电图案和所述位线更高的位置处。
20.根据权利要求16所述的半导体装置，其中，所述多个位单元中的每一个的所述多个晶体管还包括上拉晶体管，
其中，所述第一位单元的上拉晶体管通过第二扩展过孔连接至电源线，并且
其中，所述第二扩展过孔比所述第一过孔更宽。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11302694B2 (en) * 2016-02-16 2022-04-12 Samsung Electronics Co., Ltd. Semiconductor device without a break region
US10651178B2 (en) 2018-02-14 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Compact electrical connection that can be used to form an SRAM cell and method of making the same
US10580779B2 (en) * 2018-02-23 2020-03-03 Globalfoundries Inc. Vertical transistor static random access memory cell
US11127673B2 (en) 2018-08-20 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including deep vias, and method of generating layout diagram for same
KR20200064241A (ko) * 2018-11-28 2020-06-08 삼성전자주식회사 반도체 메모리 소자
US10763267B2 (en) * 2019-01-09 2020-09-01 Arm Limited Memory structure with multi-cell poly pitch
KR20210027742A (ko) * 2019-09-03 2021-03-11 삼성전자주식회사 반도체 장치 및 레이아웃 설계 방법
CN113657071B (zh) * 2021-08-31 2023-10-13 杭州广立微电子股份有限公司 一种自动修正mos器件漏电通路的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0410567A (ja) * 1990-04-27 1992-01-14 Nec Corp 半導体メモリ装置
US6417032B1 (en) * 2000-04-11 2002-07-09 Taiwan Semiconductor Manufacturing Company Method of forming cross strapped Vss layout for full CMOS SRAM cell
US6946692B1 (en) * 2004-11-16 2005-09-20 United Microelectronics Corp. Interconnection utilizing diagonal routing
CN101599460A (zh) * 2009-06-17 2009-12-09 上海宏力半导体制造有限公司 一种sram双位单元布线方法
CN106057809A (zh) * 2015-04-17 2016-10-26 台湾积体电路制造股份有限公司 具有垂直器件的两端口sram单元结构

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4000436B2 (ja) * 2000-04-27 2007-10-31 セイコーエプソン株式会社 半導体記憶装置
KR100406760B1 (ko) * 2001-11-16 2003-11-21 신코엠 주식회사 반도체 메모리 장치
JP2004079897A (ja) * 2002-08-21 2004-03-11 Renesas Technology Corp スタティック型半導体記憶装置
JP2005032991A (ja) * 2003-07-14 2005-02-03 Renesas Technology Corp 半導体装置
JP4356542B2 (ja) 2003-08-27 2009-11-04 日本電気株式会社 半導体装置
US9099172B2 (en) * 2013-01-02 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port SRAM connection structure
US7525868B2 (en) 2006-11-29 2009-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-port SRAM device
US20110235407A1 (en) 2010-03-24 2011-09-29 Sun-Me Lim Semiconductor memory device and a method of manufacturing the same
US9006841B2 (en) * 2011-12-30 2015-04-14 Stmicroelectronics International N.V. Dual port SRAM having reduced cell size and rectangular shape
JP5819218B2 (ja) 2012-02-23 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置
US8976573B2 (en) * 2012-04-13 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for SRAM cells
US9111634B2 (en) * 2012-07-13 2015-08-18 Freescale Semiconductor, Inc. Methods and structures for multiport memory devices
KR20140074673A (ko) 2012-12-10 2014-06-18 삼성전자주식회사 반도체 소자
US20140299941A1 (en) 2013-04-04 2014-10-09 Globalfoundries Inc. Sram cell with reduced voltage droop
KR102083388B1 (ko) 2013-09-24 2020-03-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9171586B2 (en) 2014-02-14 2015-10-27 Oracle International Corporation Dual memory bitcell with shared virtual ground
US9984191B2 (en) 2014-08-29 2018-05-29 Taiwan Semiconductor Manufacturing Company Cell layout and structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0410567A (ja) * 1990-04-27 1992-01-14 Nec Corp 半導体メモリ装置
US6417032B1 (en) * 2000-04-11 2002-07-09 Taiwan Semiconductor Manufacturing Company Method of forming cross strapped Vss layout for full CMOS SRAM cell
US6946692B1 (en) * 2004-11-16 2005-09-20 United Microelectronics Corp. Interconnection utilizing diagonal routing
CN101599460A (zh) * 2009-06-17 2009-12-09 上海宏力半导体制造有限公司 一种sram双位单元布线方法
CN106057809A (zh) * 2015-04-17 2016-10-26 台湾积体电路制造股份有限公司 具有垂直器件的两端口sram单元结构

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