CN109427790B - 半导体器件及制造其的方法 - Google Patents

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Abstract

一种半导体器件包括：基板，包括第一区域和第二区域；在第一区域上的存储晶体管；第一互连层，在存储晶体管上并包括第一互连线；以及第二互连层，在第一互连层上并包括第二互连线。第一区域上的第二互连线包括第一线和第二线，第一线沿第一方向延伸并沿第一方向与第二区域间隔开第一距离，第二线沿第一方向延伸、沿交叉第一方向的第二方向与第一线间隔开并具有比第一线的宽度小的宽度。第一线包括沿第三方向朝向基板延伸的突起。突起沿第一方向与第二区域间隔开大于第一距离的第二距离。

Description

半导体器件及制造其的方法
技术领域
实施方式涉及半导体器件及制造其的方法，更具体地，涉及包括设置在基板的存储晶体管上的互连线的半导体器件及制造其的方法。
背景技术
半导体器件由于其小尺寸、多功能特性和/或低制造成本而在电子工业中广泛使用。半导体器件可以被归类为存储逻辑数据的半导体存储器件、处理逻辑数据的半导体逻辑器件、以及具有半导体存储器件的功能和半导体逻辑器件的功能两者的混合半导体器件中的任何一种。随着电子工业的发展，已日益需要具有优异特性的半导体器件。例如，已日益需要高可靠、高速和/或多功能的半导体器件。为了满足这些需求，半导体器件已高度集成并且半导体器件的结构已越来越复杂。
发明内容
在一方面中，一种半导体器件可以包括：基板，包括第一区域和第二区域；在第一区域上的存储晶体管；第一互连层，在存储晶体管上并包括第一互连线；以及第二互连层，在第一互连层上并包括第二互连线。第一区域上的第二互连线包括第一线和第二线，第一线沿第一方向延伸并沿第一方向与第二区域间隔开第一距离，第二线沿第一方向延伸、沿交叉第一方向的第二方向与第一线间隔开、并具有沿第二方向的比第一线的宽度小的宽度。第一线可以包括沿交叉第一方向和第二方向的第三方向朝向基板延伸的突起。突起可以沿第一方向与第二区域间隔开第二距离，第二距离大于第一距离。
在一方面中，一种半导体器件可以包括：基板，包括存储单元区域和逻辑单元区域；在存储单元区域上的存储晶体管；在逻辑单元区域上的逻辑晶体管；以及互连层，包括在存储晶体管和逻辑晶体管上的互连线。互连线可以包括字线和导电线，字线在存储晶体管上并在第一方向上延伸，导电线在逻辑晶体管上并在交叉第一方向的第二方向上延伸。字线可以包括朝向基板延伸的突起，并且导电线与字线之间在第一方向上的距离可以小于导电线与突起之间在第一方向上的距离。
在一方面中，一种半导体器件可以包括：在基板上的存储单元；在存储单元上的层间绝缘层；以及互连层，包括提供在层间绝缘层的上部中的互连线。存储单元可以包括第一存取晶体管和第二存取晶体管、第一上拉晶体管和第二上拉晶体管以及第一下拉晶体管和第二下拉晶体管。互连线可以包括第一线和第二线，第二线具有比第一线的宽度小的宽度。第一线可以包括朝向基板延伸的突起。突起的底表面的水平可以低于第二线的底表面的水平，并且突起的底表面的水平可以高于层间绝缘层的底表面的水平。
在一方面中，一种制造半导体器件的方法可以包括在基板上形成存储晶体管、在存储晶体管上顺序地形成层间绝缘层和硬掩模层、对硬掩模层执行第一图案化工艺以形成第一开口、对硬掩膜层执行第二图案化工艺以形成第二开口、以及对硬掩膜层执行第三图案化工艺以在层间绝缘层的由第二开口暴露的上部中形成凹陷区域。第三图案化工艺的执行可以包括在硬掩模层上形成具有第三开口的光致抗蚀剂图案。光致抗蚀剂图案的第三开口可以与硬掩模层的第二开口垂直地交叠。
在一方面中，一种制造半导体器件的方法可以包括：在基板上形成第一布局图案，第一布局图案在基板的第一区域中包括沿第一方向延伸的第一布局部分并且在基板的第二区域中包括沿交叉第一方向的第二方向延伸的第一布局部分；在基板上形成第二布局图案，第二布局图案在基板的第一区域中包括沿第一方向延伸并沿第二方向与第一区域中的第一布局部分间隔开的第二布局部分，并且在基板的第二区域中包括沿第二方向延伸的第二布局部分；在基板上形成第三布局图案，第三布局图案在基板的第一区域中包括沿交叉第一方向和第二方向的第三方向从第一区域中的第一布局部分延伸的第三布局部分，并且在基板的第二区域中包括沿第二方向延伸并沿第一方向与第二区域中的第一布局部分和第二布局部分间隔开的第三布局部分。第二区域中的第三布局部分可以沿第一方向距离第一区域中的第一布局部分和第二布局部分比距离第二区域中的第三布局部分更近。
附图说明
通过参照附图详细描述示例性实施方式，特征对本领域普通技术人员将变得明显，附图中：
图1示出根据一些实施方式的半导体器件的俯视图。
图2示出图1的第二互连线的示意透视图。
图3示出根据一些实施方式的静态随机存取存储(SRAM)单元的等效电路图。
图4示出SRAM单元的与图3的等效电路图对应的区域M的放大俯视图。
图5A至5D分别示出图4的SRAM单元沿线A-A'、B-B'、C-C'和D-D'截取的剖视图。
图6示出逻辑单元的区域N的放大俯视图。
图7A至7C分别示出图6的SRAM单元沿线A-A'、B-B'和C-C'截取的剖视图。
图8示出根据一些实施方式的用于设计和制造半导体器件的方法的流程图。
图9示出使用根据一些实施方式制造的光掩模的光刻系统的概念图。
图10示出根据一些实施方式的限定半导体器件的第二互连线的布局的俯视图。
图11示出根据一比较示例的布局的俯视图。
图12示出根据另一比较示例的布局的俯视图。
图13、15、17、19、21、23和25示出根据一些实施方式的制造半导体器件的方法的俯视图。
图14A、16A、18A、20A、22A、24A和26A示出根据一些实施方式的器件沿线A-A'截取的剖视图。
图14B、16B、18B、20B、22B、24B和26B示出沿线B-B'截取的剖视图。
图14C、16C、18C、20C、22C、24C和26C分别示出沿线C-C'截取的剖视图。
图14D、16D、18D、20D、22D、24D和26D分别示出沿线D-D'截取的剖视图。
具体实施方式
图1是示出根据一些实施方式的半导体器件的俯视图。图2是示意性地示出图1的第二互连线的透视图。
参照图1和2，包括第一区域RG1和第二区域RG2的基板100可以被提供。第一区域RG1和第二区域RG2可以彼此相邻。第一区域RG1可以是存储单元区域。例如，构成静态随机存取存储(SRAM)单元的存储晶体管可以设置在基板100的第一区域RG1上。稍后将更详细地描述存储晶体管和包括它们的SRAM单元。
第二区域RG2可以是其上设置构成半导体器件的逻辑电路的逻辑晶体管的逻辑单元区域。例如，构成处理器核心或输入/输出(I/O)端的逻辑晶体管可以设置在基板100的第二区域RG2上。稍后将更详细地描述逻辑晶体管和包括它们的逻辑单元。
第一互连线M1可以设置在第一区域RG1和第二区域RG2的晶体管上。第一互连线M1可以构成第一互连层。第一区域RG1上的第一互连线M1可以包括位线BL1至BL4和电源线VDD。位线BL1至BL4和电源线VDD可以彼此平行地在第二方向D2上延伸。电源线VDD的每个的宽度可以大于位线BL1至BL4的每个的宽度。例如，位线BL1至BL4可以包括第一位线BL1至第四位线BL4。
第二区域RG2上的第一互连线M1可以包括第一导电线PM1。在一些实施方式中，第一导电线PM1中的至少一个可以在交叉第二方向D2的第一方向D1上延伸。在某些实施方式中，第一导电线PM1中的至少一个可以包括在第一方向D1上延伸的部分和在第二方向D2上延伸的部分。根据对第二区域RG2的设计，第一导电线PM1可以具有各种形状。
第二互连线M2可以设置在包括第一互连线M1的第一互连层上。第二互连线M2可以构成第二互连层。第一区域RG1上的第二互连线M2可以包括字线WL和地线VSS。字线WL和地线VSS可以彼此平行地在第一方向D1上延伸。每个字线WL的宽度可以大于每个地线VSS的宽度。
第二区域RG2上的第二互连线M2可以包括第二导电线PM2。第二导电线PM2可以彼此平行地在第二方向D2上延伸并沿第一方向D1彼此间隔开。根据对第二区域RG2的设计，第二导电线可以沿第二方向D2具有不同的长度。
第二导电线PM2中的至少一个可以在第一方向D1上邻近于第一区域RG1的字线WL和地线VSS。换言之，第二导电线PM2中的至少一个可以邻近于字线WL中的至少一个的端部EN。第二导电线PM2中的至少一个可以邻近于地线VSS中的至少一个的端部EN。例如，第一互连线M1和第二互连线M2可以包括导电金属氮化物(例如钛氮化物或钽氮化物)或金属材料(例如钛、钽、钨、铜或铝)中的至少一种。
第一区域RG1上的字线WL和地线VSS可以在第二方向D2上交替地布置。字线WL和地线VSS可以在第二方向D2上等距布置。换言之，沿第二方向D2相邻的字线WL与地线VSS之间的间隔可以相同。
图2示出第二导电线PM2、以及在第一方向D1上邻近于第二导电线PM2的字线WL和地线VSS。第二导电线PM2的底表面和地线VSS的底表面可以沿第三方向D3设置在第一水平LV1处。在本说明书中，术语“沿第三方向D3设置在第一水平LV1处”指的是自基板100的顶表面起沿第三方向D3的高度。换言之，第二导电线PM2的底表面的高度可以与地线VSS的底表面的高度基本相同。
字线WL可以包括主体部分MP和在主体部分MP下方的突起PP。突起PP可以沿第三方向D3从主体部分MP朝基板100垂直地延伸。主体部分MP可以在第一方向D1上延伸，突起PP也可以在第一方向D1上沿主体部分MP延伸。主体部分MP可以在第二方向D2上具有第一宽度W1，并且突起PP可以在第二方向D2上具有第二宽度W2。第一宽度W1可以大于第二宽度W2。地线VSS可以在第二方向D2上具有第三宽度W3。第三宽度W3可以基本等于第二宽度W2。
字线WL的侧壁可以在主体部分MP与突起PP之间的边界处具有台阶状轮廓。换言之，字线WL在第二方向D2上的宽度可以在主体部分MP与突起PP之间的边界处迅速地(不连续地)改变。
字线WL的突起PP的底表面可以设置在第二水平LV2处。第二水平LV2可以低于第一水平LV1。字线WL的主体部分MP的底表面可以设置在第一水平LV1处。换言之，字线WL的底表面可以沿第三方向D3低于地线VSS的底表面和第二导电线PM2的底表面，例如可以更靠近基板100。
凸起PP的端部PEN可以邻近于字线WL的端部EN。突起PP的端部PEN可以在第一方向D1上与字线WL的端部EN间隔开第一距离L1。换言之，字线WL的邻近于端部EN的部分可以仅包括主体部分MP，而不包括突起PP。
第二导电线PM2与字线WL的端部EN之间在第一方向D1上的距离可以被定义为第二距离L2。第二导电线PM2与突起PP的端部PEN之间在第一方向D1上的距离可以被定义为第三距离L3。第三距离L3可以大于第二距离L2。
再次参照图1，彼此相邻的字线WL的突起PP之间的距离可以被定义为第四距离L4。在一些实施方式中，第三距离L3可以基本等于第四距离L4。在某些实施方式中，第三距离L3可以大于第四距离L4。
根据一些实施方式，在半导体器件中，额外的互连层可以设置在包括第二互连线M2的第二互连层上。
图3是根据一些实施方式的静态随机存取存储(SRAM)单元的等效电路图。参照图3，根据一些实施方式的第一区域的SRAM单元可以包括第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和第二存取晶体管TA2。第一上拉晶体管TU1和第二上拉晶体管TU2可以是PMOS晶体管。第一下拉晶体管TD1和第二下拉晶体管TD2以及第一存取晶体管TA1和第二存取晶体管TA2可以是NMOS晶体管。
第一上拉晶体管TU1的第一源极/漏极和第一下拉晶体管TD1的第一源极/漏极可以连接到第一节点N1。第一上拉晶体管TU1的第二源极/漏极可以连接到电源线VDD。第一下拉晶体管TD1的第二源极/漏极可以连接到地线VSS。第一上拉晶体管TU1的栅极可以电连接到第一下拉晶体管TD1的栅极。第一上拉晶体管TU1和第一下拉晶体管TD1可以构成第一反相器。第一上拉晶体管TU1和第一下拉晶体管TD1的彼此连接的栅极可以对应于第一反相器的输入端，第一节点N1可以对应于第一反相器的输出端。
第二上拉晶体管TU2的第一源极/漏极和第二下拉晶体管TD2的第一源极/漏极可以连接到第二节点N2。第二上拉晶体管TU2的第二源极/漏极可以连接到电源线VDD。第二下拉晶体管TD2的第二源极/漏极可以连接到地线VSS。第二上拉晶体管TU2的栅极可以电连接到第二下拉晶体管TD2的栅极。因此，第二上拉晶体管TU2和第二下拉晶体管TD2可以构成第二反相器。第二上拉晶体管TU2和第二下拉晶体管TD2的彼此连接的栅极可以对应于第二反相器的输入端，第二节点N2可以对应于第二反相器的输出端。
第一反相器和第二反相器可以彼此连接以构成闩锁结构。换言之，第一上拉晶体管TU1和第一下拉晶体管TD1的栅极可以电连接到第二节点N2，并且第二上拉晶体管TU2和第二下拉晶体管TD2的栅极可以电连接到第一节点N1。第一存取晶体管TA1的第一源极/漏极可以连接到第一节点N1，并且第一存取晶体管TA1的第二源极/漏极可以连接到第一位线BL1。第二存取晶体管TA2的第一源极/漏极可以连接到第二节点N2，并且第二存取晶体管TA2的第二源极/漏极可以连接到第二位线BL2。第一存取晶体管TA1和第二存取晶体管TA2的栅极可以电连接到字线WL。因此，可以实现根据一些实施方式的SRAM单元。
图4示出SRAM单元的与图3的等效电路图对应的区域M的放大俯视图。图5A至5D分别是图4的SRAM单元沿线A-A'、B-B'、C-C'和D-D'截取的剖视图。
参照图1、4和5A至5D，至少一个SRAM单元可以提供在基板100的第一区域RG1上。器件隔离层ST可以提供在基板100上。器件隔离层ST可以限定第一有源图案AP1和第二有源图案AP2。基板100可以是例如硅、锗或硅锗基板的半导体基板、或者化合物半导体基板。器件隔离层ST可以包括例如硅氧化物的绝缘材料。
第一有源图案AP1和第二有源图案AP2可以是基板100的部分。沟槽TR可以被限定在有源图案AP1与AP2之间。器件隔离层ST可以填充沟槽TR。第一有源图案AP1和第二有源图案AP2的上部可以从器件隔离层ST垂直地突出。第一有源图案AP1和第二有源图案AP2的上部可以具有从器件隔离层ST垂直突出的鳍形状。
第一沟道CH1和第一源极/漏极图案SD1可以提供在第一有源图案AP1的上部中。第二沟道CH2和第二源极/漏极图案SD2可以提供在第二有源图案AP2的上部中。第一源极/漏极图案SD1可以是P型掺杂剂区域。第二源极/漏极图案SD2可以是N型掺杂剂区域。每个第一沟道CH1可以设置在一对第一源极/漏极图案SD1之间。每个第二沟道CH2可以设置在一对第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以包括通过选择性外延生长(SEG)工艺形成的外延图案。第一源极/漏极图案SD1和第二源极/漏极图案SD2的顶表面可以沿第三方向D3设置在比第一沟道CH1和第二沟道CH2的顶表面高的水平处。换言之，第一源极/漏极图案SD1和第二源极/漏极图案SD2的顶表面可以沿第三方向D3比第一沟道CH1和第二沟道CH2的顶表面沿第三方向D3离基板100更远。
第一源极/漏极图案SD1和第二源极/漏极图案SD2的每个可以包括与基板100的半导体元素相同或不同的半导体元素。在一些实施方式中，第一源极/漏极图案SD1可以包括具有比基板100的晶格常数大的晶格常数的半导体元素。因此，第一源极/漏极图案SD1可以向第一沟道CH1提供压缩应力。在一些实施方式中，第二源极/漏极图案SD2可以包括与基板100相同的半导体元素。
在第一方向D1上延伸的第一栅电极GE1至第四栅电极GE4可以被提供为交叉第一有源图案AP1和第二有源图案AP2。第一栅电极GE1至第四栅电极GE4可以垂直地交叠第一沟道CH1和第二沟道CH2。第一栅电极GE1至第四栅电极GE4可以包括导电金属氮化物(例如钛氮化物或钽氮化物)或金属材料(例如钛、钽、钨、铜或铝)中的至少一种。
第二栅电极GE2和第四栅电极GE4可以在第一方向D1上彼此对准成一线。换言之，第二栅电极GE2和第四栅电极GE4可以沿第一方向D1间隔开，并且可以具有沿第二方向D2的相同宽度和沿第三方向D3的相同高度。绝缘图案SP(图5C)可以设置在第二栅电极GE2与第四栅电极GE4之间以将第二栅电极GE2和第四栅电极GE4彼此隔离。
类似地，第一栅电极GE1和第三栅电极GE3可以在第一方向D1上彼此对准成一线。绝缘图案SP可以设置在第一栅电极GE1与第三栅电极GE3之间以将第一栅电极GE1和第三栅电极GE3彼此隔离。
一对栅极间隔物GS可以设置在第一栅电极GE1至第四栅电极GE4的每个的两个侧壁上。栅极间隔物GS可以在第三方向D3上沿着栅电极GE1至GE4延伸。栅极间隔物GS的顶表面可以高于第一栅电极GE1至第四栅电极GE4的顶表面，例如可以沿第三方向D3离基板100更远。栅极间隔物GS的顶表面可以与稍后将描述的第一层间绝缘层110的顶表面共面。
栅极间隔物GS可以包括SiO2、SiCN、SiCON或SiN中的至少一种。在某些实施方式中，每个栅极间隔物GS可以具有由SiO2、SiCN、SiCON或SiN中的至少两种形成的多层结构。
栅极电介质图案GI可以设置在栅电极GE1至GE4与有源图案AP1和AP2之间。每个栅极电介质图案GI可以沿着第一栅电极GE1至第四栅电极GE4的每个的底表面延伸。每个栅极电介质图案GI可以覆盖第一沟道CH1和第二沟道CH2的每个的顶表面和两个侧壁，例如部分地覆盖第一有源图案AP1和第二有源图案AP2的两个侧壁。特别是，栅极电介质图案GI可以将栅电极GE1至GE4与第一沟道CH1和第二沟道CH2以及器件隔离层ST隔开(图5C)。
栅极电介质图案GI可以包括高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪-硅氧化物、镧氧化物、锆氧化物、锆-硅氧化物、钽氧化物、钛氧化物、钡-锶-钛氧化物、钡-钛氧化物、锶-钛氧化物、锂氧化物、铝氧化物、铅-钪-钽氧化物或铅锌铌酸盐中的至少一种。
栅极盖图案GP可以提供在第一栅电极GE1至第四栅电极GE4的每个上。栅极盖图案GP可以在第一方向D1上沿着第一栅电极GE1至第四栅电极GE4延伸，并且可以覆盖绝缘图案SP(图5C)。栅极盖图案GP可以设置在与第一栅电极GE1至第四栅电极GE4的每个相关联的一对栅极间隔物GS之间。特别是，栅极盖图案GP可以在与第一栅电极GE1至第四栅电极GE4的每个相关联的一对栅极间隔物GS之间沿第二方向D2延伸，使得栅极盖图案GP的底表面沿第二方向覆盖在栅极间隔物GS之间的栅电极GE1至GE4和栅极电介质图案的顶表面。栅极盖图案GP可以沿第三方向D3延伸，使得其顶表面与第一绝缘层110的顶表面和栅极间隔物GS的顶表面齐平或共面。
栅极盖图案GP可以包括相对于稍后将描述的第一至第三层间绝缘层110、120和130具有蚀刻选择性的材料。例如，栅极盖图案GP可以包括SiON、SiCN、SiCON或SiN中的至少一种。
第一层间绝缘层110可以提供在基板100上。第一层间绝缘层110可以覆盖栅极间隔物GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间绝缘层110的顶表面可以与栅极盖图案GP的顶表面和栅极间隔物GS的顶表面基本上共面。
此外，第一有源接触AC1至第八有源接触AC8可以提供在第一栅电极GE1至第四栅电极GE4的侧面。第一有源接触AC1至第八有源接触AC8可以穿透第一层间绝缘层110的上部，从而连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2，例如可以朝向基板100沿第三方向延伸到第一层间绝缘层110中。第一有源接触AC1至第八有源接触AC8的顶表面可以与第一层间绝缘层110的顶表面共面。第一有源接触AC1至第八有源接触AC8可以包括导电金属氮化物(例如钛氮化物或钽氮化物)或金属材料(例如钛、钽、钨、铜或铝)中的至少一种。
第一栅极接触GC1可以提供在第三栅电极GE3上，第二栅极接触GC2可以提供在第二栅电极GE2上。第一栅极接触GC1和第二栅极接触GC2可以例如沿第三方向D3朝向基板100穿透第一层间绝缘层110的上部、栅极间隔物GS和栅极盖图案GP，从而分别连接到第三栅电极GE3和第二栅电极GE2。第一栅极接触GC1和第二栅极接触GC2的顶表面可以与第一层间绝缘层110的顶表面共面。第一栅极接触GC1和第二栅极接触GC2的底表面可以高于第一有源接触AC1至第八有源接触AC8的底表面，例如，第一有源接触AC1至第八有源接触AC8的底表面可以在相同的水平处，并且可以比第一栅极接触GC1和第二栅极接触GC2的底表面更靠近基板100。
第一栅极接触GC1和第二栅极接触GC2可以包括导电金属氮化物(例如钛氮化物或钽氮化物)或金属材料(例如钛、钽、钨、铜或铝)中的至少一种。第一栅极接触GC1和第二栅极接触GC2可以包括与第一有源接触AC1至第八有源接触AC8相同的材料。换言之，第一栅极接触GC1可以一体地连接到第二有源接触AC2以构成单个导电结构。第二栅极接触GC2可以一体地连接到第五有源接触AC5以构成单个导电结构。
第二层间绝缘层120可以提供在第一层间绝缘层110上。第三层间绝缘层130可以提供在第二层间绝缘层120上。例如，第一至第三层间绝缘层110、120和130的每个可以包括硅氧化物层。
构成第一互连层的第一互连线M1可以设置在第二层间绝缘层120中。第一互连线M1可以包括在第二方向D2上延伸的第一位线BL1和第二位线BL2以及电源线VDD。第一通路V1可以设置在第二层间绝缘层120的下部中。第一通路V1可以将第一位线BL1和第二位线BL2以及电源线VDD电连接到第三有源接触AC3、第四有源接触AC4、第六有源接触AC6和第七有源接触AC7。在一些实施方式中，每个第一通路V1可以一体地连接到第一位线BL1和第二位线BL2以及电源线VDD中的对应一个作为单个单一主体。
构成第二互连层的第二互连线M2可以设置在第三层间绝缘层130中。第二互连线M2可以包括在第一方向D1上延伸的字线WL和地线。第二通路可以设置在第三层间绝缘层130的下部中。
如参照图2描述的，字线WL可以包括主体部分MP和突起PP。突起PP的底表面可以低于地线VSS的底表面，例如可以沿第三方向D3更靠近基板100。突起PP可以沿第三方向D3与第一互连线M1垂直地间隔开且其间插置有第三层间绝缘层130。换言之，突起PP的底表面可以沿第三方向D3高于第一互连线M1的顶表面。
第二通路可以将第二互连线M2电连接到第一互连线M1。在一些实施方式中，每个第二通路可以一体地连接到字线WL和地线VSS中的对应一个以构成单个导电结构。
第一有源图案AP1和第二有源图案AP2以及第一栅电极GE1至第四栅电极GE4可以构成存储晶体管。图4的存储晶体管可以包括以上参照图3描述的第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和第二存取晶体管TA2。
第一栅电极GE1可以对应于第一存取晶体管TA1的栅极。第一栅电极GE1可以电连接到字线WL。第二栅电极GE2可以对应于第一上拉晶体管TU1和第一下拉晶体管TD1的公共栅极。第三栅电极GE3可以对应于第二上拉晶体管TU2和第二下拉晶体管TD2的公共栅极。第四栅电极GE4可以对应于第二存取晶体管TA2的栅极。第四栅电极GE4可以电连接到字线WL。
第一有源接触AC1可以电连接到第一下拉晶体管TD1的第二源极/漏极。第一有源接触AC1可以电连接到地线VSS中的一个。
第二有源接触AC2可以电连接到第一下拉晶体管TD1和第一存取晶体管TA1的公共源极/漏极(即第一源极/漏极)。第二有源接触AC2可以在第一方向D1上延伸，从而电连接到第一上拉晶体管TU1的第一源极/漏极。第二有源接触AC2可以对应于图3的第一节点N1。
第三有源接触AC3可以电连接到第一存取晶体管TA1的第二源极/漏极。第三有源接触AC3可以通过第一通路V1中的一个电连接到第一位线BL1。
第四有源接触AC4可以电连接到第一上拉晶体管TU1的第二源极/漏极。第四有源接触AC4可以通过第一通路V1中的另一个电连接到电源线VDD。
第五有源接触AC5可以电连接到第二上拉晶体管TU2的第一源极/漏极。第五有源接触AC5可以在第一方向D1上延伸，从而电连接到第二下拉晶体管TD2和第二存取晶体管TA2的公共源极/漏极(即第一源极/漏极)。第五有源接触AC5可以对应于图3的第二节点N2。
第六有源接触AC6可以电连接到第二上拉晶体管TU2的第二源极/漏极。第六有源接触AC6可以通过第一通路V1中的又一个电连接到电源线VDD。
第七有源接触AC7可以电连接到第二存取晶体管TA2的第二源极/漏极。第七有源接触AC7可以通过第一通路V1中的再一个电连接到第二位线BL2。
第八有源接触AC8可以电连接到第二下拉晶体管TD2的第二源极/漏极。第八有源接触AC8可以电连接到地线VSS中的另一个。
第一栅极接触GC1可以将第二有源接触AC2电连接到第三栅电极GE3。换言之，第一栅极接触GC1可以将图3的第一节点N1电连接到第二上拉晶体管TU2和第二下拉晶体管TD2的公共栅极。
第二栅极接触GC2可以将第五有源接触AC5电连接到第二栅电极GE2。换言之，第二栅极接触GC2可以将图3的第二节点N2电连接到第一上拉晶体管TU1和第一下拉晶体管TD1的公共栅极。
图6是示出逻辑单元的区域N的放大俯视图。为了图示的容易和方便的目的，与图1、4和5A至5D的实施方式相同的特征将被省略。换言之，在下文中将主要描述本实施方式与图1、4和5A至5D的实施方式之间的差异。
参照图1、6和7A至7C，至少一个逻辑单元可以提供在基板100的第二区域RG2上。器件隔离层ST也可以提供在第二区域RG2的基板100上以限定有源图案AP。沟槽TR可以被限定在有源图案AP之间，并且器件隔离层ST可以填充沟槽TR。沟道CH和源极/漏极图案SD可以提供在每个有源图案AP的上部中。每个沟道CH可以设置在一对源极/漏极图案SD之间。
栅电极GE可以提供在有源图案AP上。栅电极GE可以在第一方向D1上延伸以交叉有源图案AP。一对栅极间隔物GS可以分别设置在每个栅电极GE的两个侧壁上。栅极电介质图案GI可以设置在栅电极GE与有源图案AP之间。栅极盖图案GP可以提供在每个栅电极GE上。栅极间隔物GS、栅极电介质图案GI和栅极盖图案GP的构造的细节可以与以上结合区域M描述的相同。
在一些实施方式中，有源图案AP和栅电极GE可以构成PMOS晶体管或NMOS晶体管。在某些实施方式中，有源图案AP和提供在其上的栅电极GE中的一个可以构成PMOS晶体管，并且有源图案AP和提供在其上的栅电极GE中的另一个可以构成NMOS晶体管。
有源接触AC可以沿第二方向D2提供在每个栅电极GE的两侧并与每个栅电极GE间隔开。有源接触AC可以穿透覆盖第二区域RG2的第一层间绝缘层110，并且可以连接到源极/漏极图案SD。
构成第一互连层的第一互连线M1可以设置在第二层间绝缘层120中。第一互连线M1可以包括第一导电线PM1。在一些实施方式中，第一导电线PM1可以通过第一通路V1电连接到有源接触AC中的一个，第一通路V1从第一导电线PM1的底表面穿过第二层间绝缘层120朝向基板100延伸到有源接触AC的顶表面。
构成第二互连层的第二互连线M2可以设置在第三层间绝缘层130中。第二互连线M2可以包括在第二方向D2上延伸的第二导电线PM2。在一些实施方式中，第二导电线PM2可以通过第二通路V2电连接到第一导电线PM1，第二通路V2沿第三方向D3从第二导电线PM2的底表面穿过第三层间绝缘层130朝向基板100延伸到第一导电线PM1的顶表面。
再次参照图1，第二区域RG2上的第二导电线PM2中的至少一个可以沿第一方向D1邻近于第一区域RG1上的字线WL和地线VSS。
图8是示出根据一些实施方式的用于设计和制造半导体器件的方法的流程图。
参照图8，可以执行用于在硅基板上实现半导体集成电路的布局设计工艺(S110，第一操作)。布局设计工艺可以包括基于预定设计规则对从单元库提供的各种标准单元进行布局布线(例如连接)的工艺。
用于布局设计工艺的单元库还可以包括关于标准单元的操作、速度和功耗的信息。在某些实施方式中，用于表示具有特定门级的电路布局的单元库可以在大多数布局设计工具中定义。布局设计工艺可以定义或描述用于构成将实际形成在硅基板上的晶体管和金属互连线的图案的形状和/或尺寸。例如，布局图案(例如PMOS、NMOS、N阱、栅电极和待设置在其上的金属互连线)可以被适当地布局以实际在硅基板上形成反相器电路。为此，首先，在单元库中预先定义的合适的反相器可以被搜索和选择。
可以对布局后的标准单元执行布线工艺。详细地，可以对布局后的标准单元执行布线工艺，以将它们连接到上部互连线。通过布线工艺，标准单元可以彼此电连接以满足设计。这些工艺可以由布局设计工具自动或手动地执行。在某些实施方式中，对标准单元进行布局布线的工艺可以由额外的布局布线工具自动执行。
在布线工艺之后，可以对布局执行验证工艺以验证是否存在违反设计规则的部分。在一些实施方式中，验证工艺可以包括各种验证项目，诸如设计规则检查(DRC)项目、电规则检查(ERC)项目以及布局与原理图(LVS)项目。可以执行DRC项目以检查布局是否适当地满足设计规则。可以执行ERC项目以检查布局中是否存在电断开的问题。可以执行LVS项目以检查布局是否被准备为与门级网表一致。
可以执行光学邻近校正(OPC)工艺(S120，第二操作)。通过布局设计工艺获得的布局图案可以通过使用光刻工艺在硅基板上实现。可以执行OPC工艺以校正可能在光刻工艺中发生的光学邻近效应。光学邻近效应可以是在光刻工艺中可能发生的无意的光学效应(诸如折射或衍射)。换言之，可能由光学邻近效应引起的布局图案的失真现象可以通过OPC工艺校正。设计的布局图案的形状和位置可以通过OPC工艺稍微修改或偏离。
光掩模可以基于由OPC工艺修改或偏离的布局而生成(S130，第三操作)。通常，通过使用修改或偏离后的布局的数据，光掩模可以通过图案化沉积在玻璃基板上的铬层而生成。
半导体器件可以使用所生成的光掩模来制造(S140，第四操作)。通过布局设计工艺获得的图案的形状可以通过使用所生成的光掩模的光刻工艺而在硅基板上顺序地形成。
在一些实施方式中，参照图1和2描述的第一互连线M1和第二互连线M2可以通过第一操作S110至第四操作S140形成。
图9是示出使用根据一些实施方式制造的光掩模的光刻系统的概念图。参照图9，光刻系统1000可以包括光源1200、光掩模1400、缩小投影单元1600和基板台1800。
光掩模1400可以通过以上参照图8描述的第一至第三操作S110、S120和S130而生成或制造。更详细地，沉积在玻璃基板上的铬层可以被图案化以形成与玻璃基板上的布局图案对应的图案，因而可以生成光掩模1400。此外，光刻系统1000还可以包括额外部件，例如用于测量装载在基板台上的基板100的表面的高度和梯度的传感器等。
光源1200可以发光。从光源1200发射的光可以被照射或提供到光掩模1400。在一些实施方式中，透镜可以提供在光源1200与光掩模1400之间以调节光的焦点。光源1200可以包括紫外光源(例如具有234nm的波长的氪氟化物(KrF)光源或具有193nm的波长的氩氟化物(ArF)光源)。光源1200可以包括单点光源PO。然而，实施方式不限于此。在某些实施方式中，光源1200可以包括多个点光源。
为了将设计布局印刷(实现)到基板100上，光掩模1400可以包括图像图案。图像图案可以包括透明区域和不透明区域。透明区域可以通过在光掩模1400上蚀刻金属层(例如铬层)而形成。透明区域可以使从光源1200发射的光透过。另一方面，不透明区域可以不使光透过而是可以阻挡光。
缩小投影单元1600可以接收透过光掩模1400的透明区域的光。缩小投影单元1600可以将待印刷到基板100上的布局图案与光掩模1400的图像图案进行匹配。基板台1800可以支撑基板100。例如，基板100可以是硅晶片。
缩小投影单元1600可以包括孔。孔可以用于增加从光源1200发射的紫外光的焦点深度。例如，孔可以包括偶极孔或四极孔。缩小投影单元1600还可以包括调节光的焦点的透镜。
光掩模1400的图像图案中包括的透明区域可以使从光源1200发射的光透过。透过光掩模1400的光可以通过缩小投影单元1600照射到基板100。因此，与光掩模1400的图像图案对应的图案可以被印刷到基板100上。
图10是示出根据一些实施方式的半导体器件的限定第二互连线(即第二互连层)的布局的俯视图。
参照图10，限定图1和2的第二互连线M2的第二互连布局M2a可以被设计。第二互连布局M2a可以包括布局图案LP1、LP2、LP3和LP4。布局图案LP1、LP2、LP3和LP4可以包括第一布局图案LP1、第二布局图案LP2、第三布局图案LP3和第四布局图案LP4。
第一光掩模可以基于第一布局图案LP1而被生成或制造；第二光掩模可以基于第二布局图案LP2而被生成或制造；第三光掩模可以基于第三布局图案LP3而被生成或制造；第四光掩模可以基于第四布局图案LP4而被生成或制造。换言之，四个光掩模可以基于图10所示的第二互连布局M2a彼此单独生成。如以上参照图9所述，图案可以通过使用第一至第四光掩模在基板100上彼此独立地限定或实现。
在第一区域RG1上，第一布局图案LP1可以沿第二方向D2彼此间隔开，并且第二布局图案LP2或第三布局图案LP3沿第二方向D2插置在其间，第一至第三布局图案LP1、LP2和LP3沿第一方向延伸并彼此平行。第二区域RG2的至少一个第四布局图案LP4可以邻近于第一区域RG1的第一至第三布局图案LP1、LP2、LP3。特别是，第二区域RG2中的第四布局图案LP4可以沿第一方向比第二区域RG2的第一至第三布局图案LP1、LP2和LP3更靠近第一区域RG1中的布局图案。在第二区域RG2上，第一布局图案LP1、第二布局图案LP2、第三布局图案LP3和第四布局图案LP4可以彼此相邻设置。特别是，第一布局图案LP1和第三布局图案LP3可以沿第二方向D2延伸并沿第二方向D2彼此间隔开，而不是沿第一方向D1间隔开，而第二布局图案LP2和第四布局图案LP4可以沿第二方向D2延伸并沿第一方向D1彼此间隔开且沿第一方向D1与第一布局图案LP1和第三布局图案LP3间隔开。
在第一区域RG1上，第四布局图案LP4可以与第二布局图案LP2和第三布局图案LP3交叠。例如，沿着第一方向D1和第二方向D2，第四布局图案LP4中的一个可以部分地交叠第二布局图案LP2，而第二布局图案LP2可以完全地交叠第四布局图案LP4。换言之，第二布局图案LP2沿第二方向D2的宽度可以大于第四布局图案LP4的宽度，并且第二布局图案LP2沿第一方向D1的长度可以长于第四布局图案LP4的长度。类似地，沿第一方向D1和第二方向D2，第四布局图案LP4中的另一个可以部分地交叠第三布局图案LP3，而第三布局图案LP3可以完全地交叠另一个第四布局图案LP4。换言之，第三布局图案LP3沿第二方向D2的宽度可以大于该另一个第四布局图案LP4的宽度，并且第三布局图案LP3沿第一方向D1的长度可以长于该另一个第四布局图案LP4的长度。第四布局图案LP4可以与第一布局图案LP1间隔开。
第四布局图案LP4可以沿第二方向D2彼此间隔开且其间插置有第一布局图案LP1。在一些实施方式中，彼此相邻且其间插置有第一布局图案LP1的第四布局图案LP4之间的距离可以被定义为第六距离L6。第一区域RG1的第四布局图案LP4可以与第二区域RG2的第四布局图案LP4间隔开。在一些实施方式中，第一区域RG1的第四布局图案LP4与第二区域RG2的第四布局图案LP4之间的距离可以被定义为第五距离L5。在一些实施方式中，第五距离L5可以基本上等于第六距离L6。在某些实施方式中，第五距离L5可以大于第六距离L6。然而，由于仅第五距离L5需要符合该第四布局图案LP4的设计规则，因此第一区域RG1与第二区域RG2之间沿第一方向的间隔可以为距离L2'，距离L2'可以小于单个图案的设计规则，这将导致图1所示的最终半导体器件中的第二距离L2。
随着半导体器件的集成密度增大，图1的第二互连线M2变得彼此非常靠近。由于这种邻近，如果第二互连线M2使用一个光掩模来实现，则与期望的布局图案不同的变形图案可被印刷或限定在基板上。然而，当第二互连线M2如实施方式中所述使用多个光掩模来实现时，设置在每个光掩模上的图像图案之间的距离可以增大。因此，可以防止变形图案被印刷或限定在基板上。
图11是示出根据一比较示例的布局的俯视图。参照图11，在第一区域RG1上，第四布局图案LP4可以不与第二布局图案LP2和第三布局图案LP3交叠。第一至第四布局图案LP1、LP2、LP3和LP4可以在第二方向D2上交替地布置。
第二区域RG2的第四布局图案LP4可以与第一区域RG1的第四布局图案LP4间隔开预定距离(例如第七距离L7)。第七距离L7可以等于或大于由设计规则定义的相同布局图案之间的最小距离。如果第二区域RG2的第四布局图案LP4与第一区域RG1的第四布局图案LP4之间的距离小于第七距离L7，则变形图案会由于邻近而在基板上实现。
在本比较示例中，第一区域RG1的第四布局图案LP4的端部可以设置在第一区域RG1与第二区域RG2之间的边界处。这里，因为第四布局图案LP4包括第一区域RG1中的沿第一方向D1延伸得像第一布局图案LP1至第三布局图案LP3那样远的第四布局图案LP4，所以第一区域RG1与第二区域RG2之间的距离(即第七距离L7)可以大于图10所示的第一区域RG1与第二区域RG2之间的距离L2'。
再次参照图10，根据一些实施方式，因为第一区域RG1与第二区域RG2之间的距离可以是相对小的距离L2'，由于用于第四布局图案LP4的第五距离L5仅被设定用于第一区域RG1中的第四布局图案LP4，第一区域RG1中的第四布局图案LP4沿第一方向D1比第一区域RG1中的第一布局图案LP1至第三布局图案LP3与第二区域RG2更远地间隔开，因此可以减小半导体器件的面积并且可以提高半导体器件的集成密度。
图12是示出根据另一比较示例的布局的俯视图。参照图12，第四布局图案LP4可以在第一区域RG1上被省略。换言之，第四布局图案LP4可以仅设置在第二区域RG2上，而不设置在第一区域RG1中。
整个光掩模中图像图案密度的均匀性可以是参照图9描述的曝光和显影工艺中的重要工艺因素。如果像图12那样图像图案不存在于第四光掩模的第一区域RG1上，则第二区域RG2的图像图案可由于第一区域RG1的空白空间而在基板上变形。
再次参照图10，根据实施方式的第二互连布局M2a可以包括均匀地设置在第一区域RG1和第二区域RG2上的第四布局图案LP4。因此，可以在第四光掩模的第一区域RG1上减少或防止图像图案的空白空间。换言之，根据实施方式，可以提高第四光掩模的图像图案密度的均匀性以抑制或防止图案在基板上变形。
图13、15、17、19、21、23和25是示出根据一些实施方式的制造半导体器件的方法的俯视图。图14A、16A、18A、20A、22A、24A和26A是根据一些实施方式的半导体器件的沿线A-A'截取的剖视图。图14B、16B、18B、20B、22B、24B和26B是根据一些实施方式的半导体器件沿线B-B'截取的剖视图。图14C、16C、18C、20C、22C、24C和26C分别示出沿线C-C'截取的剖视图。图14D、16D、18D、20D、22D、24D和26D分别示出沿线D-D'截取的剖视图。
参照图13和14A至14D，存储晶体管TU1、TD1、TU2、TD2、TA1和TA2可以在基板100的第一区域RG1上形成。第一层间绝缘层110可以被形成以覆盖存储晶体管TU1、TD1、TU2、TD2、TA1和TA2。第一有源接触AC1至第八有源接触AC8可以在第一层间绝缘层110中形成从而连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一栅极接触GC1和第二栅极接触GC2可以在第一层间绝缘层110中形成，从而分别连接到第三栅电极GE3和第二栅电极GE2。
第二层间绝缘层120可以在第一层间绝缘层110上形成。构成第一互连层的第一互连线M1可以在第二层间绝缘层120中形成。第一互连线M1可以通过镶嵌工艺形成，镶嵌工艺包括在第二层间绝缘层120中形成第一互连线孔的工艺和用导电材料填充第一互连线孔的工艺。
第三层间绝缘层130可以在第二层间绝缘层120上形成。硬掩模层HL可以在第三层间绝缘层130上形成。硬掩模层HL可以相对于第三层间绝缘层130具有蚀刻选择性。硬掩模层HL可以包括有机层、无机层、或包括堆叠的有机层和无机层的双层。例如，硬掩模层HL可以包括硅氮化物层。
在下文中，为了图示的容易和方便，在图15、17、19、21、23和25的俯视图中省略了硬掩模层HL下方的部件。参照图15和16A至16D，第一模制层ML1可以在硬掩模层HL上形成。例如，第一模制层ML1可以包括旋涂硬掩模(SOH)层、旋涂碳(SOC)层或非晶碳层。
具有第一开口OP1的第一光致抗蚀剂图案PR1可以在第一模制层ML1上形成。更详细地，第一光致抗蚀剂图案PR1的形成可以包括在第一模制层ML1上形成第一光致抗蚀剂层、以及通过使用参照图10描述的第一光掩模对第一光致抗蚀剂层执行曝光和显影工艺。因此，第一区域RG1的第一开口OP1通过第一区域RG1的第一布局图案LP1实现。
参照图17和18A至18D，第一图案化工艺可以使用第一光致抗蚀剂图案PR1作为蚀刻掩模来执行，以在硬掩模层HL中形成第一开口OP1。更详细地，第一图案化工艺的执行可以包括使用第一光致抗蚀剂图案PR1作为蚀刻掩模图案化第一模制层ML1、以及使用图案化的第一模制层ML1作为蚀刻掩模图案化硬掩模层HL。因此，通过第一图案化工艺形成的第一开口OP1的平面形状可以与图15所示的第一光致抗蚀剂图案PR1的第一开口OP1的平面形状基本相同。在第一图案化工艺之后留下的第一光致抗蚀剂图案PR1和第一模制层ML1可以被去除。
参照图19和20A至20D，第二模制层ML2可以被形成以覆盖硬掩模层HL。第二模制层ML2可以包括与上述第一模制层ML1相同的材料。具有第二开口OP2的第二光致抗蚀剂图案PR2可以在第二模制层ML2上形成。更详细地，第二光致抗蚀剂图案PR2的形成可以包括在第二模制层ML2上形成第二光致抗蚀剂层、以及通过使用参照图10描述的第二光掩模对第二光致抗蚀剂层执行曝光和显影工艺。因此，第一区域RG1的第二开口OP2通过第一区域RG1的第二布局图案LP2实现。
参照图21和22A至22D，第二图案化工艺可以使用第二光致抗蚀剂图案PR2作为蚀刻掩模来执行，以在硬掩模层HL中额外形成第二开口OP2。更详细地，第二图案化工艺的执行可以包括使用第二光致抗蚀剂图案PR2作为蚀刻掩模图案化第二模制层ML2、以及使用图案化的第二模制层ML2作为蚀刻掩模图案化硬掩模层HL。因此，通过第二图案化工艺形成的第二开口OP2的平面形状可以与图19所示的第二光致抗蚀剂图案PR2的第二开口OP2的平面形状基本相同。在第二图案化工艺之后留下的第二光致抗蚀剂图案PR2和第二模制层ML2可以被去除。
参照图23和24A至24D，第三模制层ML3可以被形成以覆盖硬掩模层HL。第三模制层ML3可以包括与上述第一模制层ML1相同的材料。具有第三开口OP3的第三光致抗蚀剂图案PR3可以在第三模制层ML3上形成。更详细地，第三光致抗蚀剂图案PR3的形成可以包括在第三模制层ML3上形成第三光致抗蚀剂层、以及通过使用参照图10描述的第四光掩模对第三光致抗蚀剂层执行曝光和显影工艺。因此，第一区域RG1的第三开口OP3通过第一区域RG1的第四布局图案LP4实现。
如以上参照图10所述，第一区域RG1的第四布局图案LP4可以与第一区域RG1的第二布局图案LP2交叠。因此，第三光致抗蚀剂图案PR3的第三开口OP3可以与硬掩模层HL的第二开口OP2垂直地交叠。
或者，使用参照图10描述的第四光掩模的光刻工艺可以在第三模制层ML3和第三光致抗蚀剂图案PR3的形成之前被执行。因为图1的区域“M”的第二互连线M2不包括由图10的第三布局图案LP3限定的第二互连线M2，所以使用第三光掩模的光刻工艺可以被省略。
参照图25和26A至26D，第三图案化工艺可以使用第三光致抗蚀剂图案PR3作为蚀刻掩模来执行，以在第三层间绝缘层130的上部中形成凹陷区域RS。凹陷区域RS可以在硬掩模层HL的第二开口OP2中形成。
更详细地，在第三图案化工艺中，可以对通过硬掩模层HL的第二开口OP2预先暴露的第三层间绝缘层130执行蚀刻工艺。然而，因为第三层间绝缘层130相对于硬掩模层HL具有蚀刻选择性，所以在第三图案化工艺中，第三层间绝缘层130的暴露区域可轻微或略微被蚀刻。因此，凹陷区域RS可以部分地形成在第三层间绝缘层130的上部中。通过第三图案化工艺形成的凹陷区域RS的平面形状可以与第三光致抗蚀剂图案PR3的第三开口OP3的平面形状基本相同。在第三图案化工艺之后留下的第三光致抗蚀剂图案PR3和第三模制层ML3可以被去除。
再次参照图4和5A至5D，第三层间绝缘层130的具有凹陷区域RS的上部可以使用具有第一开口OP1和第二开口OP2的硬掩模层HL作为蚀刻掩模被蚀刻。因此，第二互连线孔可以在第三层间绝缘层130中形成。通过经由第二开口OP2蚀刻第三层间绝缘层130而形成的第二互连线孔可以具有形成在其底部的凹陷区域RS。第二互连线M2可以通过用导电材料填充第二互连线孔而形成。
字线WL可以通过用导电材料填充经第二开口OP2形成的第二互连线孔而形成。字线WL可以包括主体部分MP和填充凹陷区域RS的突起PP。
根据实施方式的半导体器件及制造其的方法可以减小半导体器件的面积，并且可以提高半导体器件的集成密度。此外，可以抑制或防止图案在基板上变形。实施方式可以提供一种用于制造半导体器件的方法以及由此制造的半导体器件，该方法能够减小或最小化可能在曝光和显影工艺中发生的图案的变形问题。
这里已经公开了示例实施方式，并且虽然采用了特定术语，但是它们仅在一般性的和描述性的意义上被使用和解释，而不是为了限制的目的。在一些情形下，在本申请提交时对本领域普通技术人员将明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用，除非另有明确指示。因此，本领域技术人员将理解，可以进行形式和细节上的各种改变而不背离如所附权利要求中阐明的本发明的精神和范围。
2017年8月22日向韩国知识产权局提交的题为“Semiconductor Device andMethod for manufacturing the Same(半导体器件及制造其的方法)”的韩国专利申请第10-2017-0106194号通过引用全文合并于此。

Claims (18)

1.一种半导体器件，包括：
基板，包括第一区域和第二区域；
在所述第一区域上的存储晶体管；
第一互连层，在所述存储晶体管上并且具有第一互连线；以及
第二互连层，在所述第一互连层上并且具有第二互连线，
其中所述第一区域上的所述第二互连线包括：
第一线，沿第一方向延伸并且沿所述第一方向与所述第二区域间隔开第一距离，以及
第二线，沿所述第一方向延伸，沿交叉所述第一方向的第二方向与所述第一线间隔开，并且具有沿所述第二方向的比所述第一线的宽度小的宽度，
其中所述第一线包括突起，所述突起沿交叉所述第一方向和所述第二方向的第三方向朝向所述基板延伸，
其中所述突起沿所述第一方向与所述第二区域间隔开第二距离，所述第二距离大于所述第一距离。
2.如权利要求1所述的半导体器件，其中：
所述第一线还包括在所述突起上的主体部分，以及
所述第一线的侧壁在所述突起与所述主体部分之间的边界处具有台阶状轮廓。
3.如权利要求1所述的半导体器件，其中所述突起的宽度基本上等于所述第二线的宽度。
4.如权利要求1所述的半导体器件，其中所述突起的底表面的水平高于所述第一互连线的顶表面的水平。
5.如权利要求1所述的半导体器件，其中所述突起的底表面的水平低于所述第二线的底表面的水平。
6.如权利要求1所述的半导体器件，其中所述第二互连线还包括在所述第二区域上的第三线，其中所述第三线邻近于所述第一线的端部并且与所述突起间隔开所述第二距离。
7.如权利要求6所述的半导体器件，其中所述第三线与所述第一线的所述端部之间的距离小于所述第三线与所述突起的端部之间的距离。
8.如权利要求1所述的半导体器件，还包括：
在所述第二区域上的逻辑晶体管。
9.如权利要求1所述的半导体器件，其中所述存储晶体管包括：
第一存取晶体管和第二存取晶体管；
第一上拉晶体管和第二上拉晶体管；以及
第一下拉晶体管和第二下拉晶体管，
其中所述第一互连线包括在所述存储晶体管上的位线和电源线，以及
其中所述第一线是字线并且所述第二线是地线。
10.一种半导体器件，包括：
基板，包括存储单元区域和逻辑单元区域；
在所述存储单元区域上的存储晶体管；
在所述逻辑单元区域上的逻辑晶体管；
互连层，包括在所述存储晶体管和所述逻辑晶体管上的互连线；以及
层间绝缘层，在所述存储晶体管和所述逻辑晶体管上，
其中所述互连线包括：
字线，在所述存储晶体管上并且在所述层间绝缘层的上部中在第一方向上延伸；以及
导电线，在所述逻辑晶体管上并且在所述层间绝缘层的所述上部中在交叉所述第一方向的第二方向上延伸，
其中所述字线包括突起，所述突起沿交叉所述第一方向和所述第二方向的第三方向朝向所述基板延伸，
其中所述导电线与所述字线之间在所述第一方向上的距离小于所述导电线与所述突起之间在所述第一方向上的距离。
11.如权利要求10所述的半导体器件，其中所述突起的底表面的水平低于所述导电线的底表面的水平。
12.如权利要求10所述的半导体器件，其中：
所述字线还包括在所述突起上的主体部分，以及
所述字线的侧壁在所述突起与所述主体部分之间的边界处具有台阶状轮廓。
13.如权利要求10所述的半导体器件，其中所述突起的底表面的水平高于所述层间绝缘层的底表面的水平。
14.如权利要求10所述的半导体器件，其中：
所述互连线还包括在所述第一方向上延伸的在所述存储晶体管上的地线，
所述地线的宽度小于所述字线的宽度，以及
所述突起的底表面的水平低于所述地线的底表面的水平。
15.如权利要求10所述的半导体器件，其中所述存储晶体管和所述逻辑晶体管的每个包括：
有源图案，沿所述第三方向从所述基板上的器件隔离层垂直地突出；以及
交叉所述有源图案的栅电极。
16.一种半导体器件，包括：
在基板上的存储单元；
在所述存储单元上的层间绝缘层；以及
互连层，包括提供在所述层间绝缘层的上部中的互连线，
其中所述存储单元包括：
第一存取晶体管和第二存取晶体管；
第一上拉晶体管和第二上拉晶体管；以及
第一下拉晶体管和第二下拉晶体管，
其中所述互连线包括第一线和第二线，所述第一线和所述第二线沿第一方向延伸并且沿交叉所述第一方向的第二方向间隔开，所述第二线具有沿所述第二方向的比所述第一线的宽度小的宽度，
其中所述第一线包括突起，所述突起沿交叉所述第一方向和所述第二方向的第三方向朝向所述基板延伸，
其中所述突起的底表面的水平低于所述第二线的底表面的水平，以及
其中所述突起的所述底表面的水平高于所述层间绝缘层的底表面的水平。
17.如权利要求16所述的半导体器件，其中：
所述第一线电连接到所述第一存取晶体管和所述第二存取晶体管的栅极，以及
所述第二线电连接到所述第一下拉晶体管和所述第二下拉晶体管的源极/漏极。
18.如权利要求16所述的半导体器件，其中：
所述第一线还包括在所述突起上的主体部分，
所述第一线的侧壁在所述突起与所述主体部分之间的边界处具有台阶状轮廓，以及
所述主体部分在所述第一方向上比所述突起延伸得更远。
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