CN111524888A - 半导体存储器件与其制作方法 - Google Patents

Abstract

本发明公开了一种半导体存储器件与其制作方法。该半导体存储器件包括：一半导体基板；字线结构，位在所述半导体基板中并往第一方向延伸；位线结构，位在所述字线结构之上并往第二方向延伸跨过所述字线结构；间隔物结构，位在所述字线结构正上方并介于所述位线结构之间，其中所述间隔物结构具有一上半部位与一下半部位，所述上半部位的宽度大于所述下半部位，且所述间隔物结构的内部具有空隙；以及接触结构，位于所述位线结构与所述间隔物结构所界定出的空间中并与所述半导体基板连接。

Description

半导体存储器件与其制作方法

技术领域

本发明公开的实施方式涉及一种半导体存储器件，更具体来说，其涉及一种具有存储单元间的间隔物结构的半导体存储器件与其制作方法。

背景技术

由于小尺寸、多功能和/或低制造成本等特性，半导体器件已被广泛地用于电子产业中。半导体器件可以分为存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件、以及具有存储器件和逻辑器件两者的功能的混合式器件。

—些半导体器件可以包括垂直堆叠的层结构图案和将堆叠图案彼此电连接的接触插塞或互连结构。由于半导体器件不断地微缩并提高积集度，这类图案之间的间距和/或图案与接触插塞之间的间距也不断地减少。如此，图案之间和/或图案与接触插塞之间的寄生电容增大，且图案与互连结构之间的接触电阻也增大，导致半导体器件的性能劣化，例如运行速度降低。

发明内容

有鉴于上述半导体器件会遭遇的习知问题，本发明于此提出了一种新颖的半导体存储器件与其制作方法，其特征在于存储单元之间的间隔物结构具有特殊的外型，可以增加存储单元与有源区的接触面积以降低接触电阻，且所述间隔物结构中具有空洞以降低寄生电容。

本发明的面向之一在于提出一种半导体存储器件，包括一半导体基板、字线结构，位在所述半导体基板中并往第一方向延伸、位线结构，位在所述字线结构之上并往第二方向延伸跨过所述字线结构、间隔物结构，位在所述字线结构正上方并介于所述位线结构之间，其中所述间隔物结构具有一上半部位与一下半部位，所述上半部位的宽度大于所述下半部位，且所述间隔物结构的内部具有空隙、以及接触结构，位于所述位线结构与所述间隔物结构所界定出的空间中并与所述半导体基板连接。

本发明的另一面向在于提出一种制作半导体存储器件的方法，包括提供一半导体基板、在所述半导体基板中形成往第一方向延伸的字线结构、在所述字线结构之上形成往第二方向延伸跨过所述字线结构的位线结构、在所述字线结构正上方且介于所述位线结构之间形成间隔物结构，其中所述间隔物结构具有一上半部位与一下半部位，所述上半部位的宽度大于所述下半部位，且所述间隔物结构的内部具有空洞、以及在所述位线结构与所述间隔物结构所界定出的空间中形成与所述半导体基板连接的接触结构。

本发明的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的较佳实施例之细节说明后应可变得更为明了显见。

附图说明

本说明书含有附图并于文中构成了本说明书之一部分，俾使阅者对本发明实施例有进一步的了解。该些图示系描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：

图1A、图2A、图3A、图4A、图5A以及图6A绘示出了根据示例实施方式制造半导体存储器件的方法的平面图；

图1B、图2B、图3B、图4B、图5B以及图6B分别是沿图1A至图6A的线Ⅰ-Ⅰ’截取的截面图；

图1C、图2C、图3C、图4C、图5C以及图6C分别是沿图1A至图6A的线Ⅱ-Ⅱ’截取的截面图；

图7至图11绘示出了根据示例实施方式制作具有特殊截面外型的间隔物结构的步骤流程图；以及

图12至图16绘示出了根据其他示例实施方式具有特殊截面外型的间隔物结构的截面图。

需注意本说明书中的所有图示皆为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。

其中，附图标记说明如下：

1a、第一掺杂区；1b、第二掺杂区；100、半导体基板；101、器件隔离层；103、栅绝缘层；105、栅极硬掩模图案；107、绝缘夹层；109、凹陷区；111、多晶硅图案；113、硅化物图案；115、金属图案；117、硬掩模图案；119、位线接触图案；121、位线接触间隔物；123、间隔壁；125、绝缘层；127、间隔物图案；127a、上半部位；127b、下半部位；127c、第三部位；129、牺牲层；131、复合掩模；133、牺牲图案；133a、上半部牺牲图案；133b、下半部牺牲图案；135、空洞；137、有机电介质层；139、牺牲层；141、接触孔；143、存储节点接触件；145、外层；147、内层；ACT、有源区；D1、第一方向；D2、第二方向；D3、第三方向；W1,W2、宽度；WL、字线。

具体实施方式

现在下文将详细说明本发明的示例性实施例，其会参照附图标出所描述之特征以便阅者理解并实现技术效果。阅者将可理解文中之描述仅透过例示之方式来进行，而非意欲要限制本案。本案的各种实施例和实施例中彼此不冲突的各种特征可以以各种方式来加以组合或重新设置。在不脱离本发明的精神与范畴的情况下，对本案的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨在包含在本案的范围内。

阅者应能容易理解，本案中的「在…上」、「在…之上」和「在…上方」的含义应当以广义的方式被解读，以使得「在…上」不仅表示「直接在」某物「上」而且还包括在某物「上」且其间有居间特征或层的含义，并且「在…之上」或「在…上方」不仅表示「在」某物「之上」或「上方」的含义，而且还可以包括其「在」某物「之上」或「上方」且其间没有居间特征或层(即，直接在某物上)的含义。

此外，诸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空间相关术语在本文中为了描述方便可以用于描述一个组件或特征与另一个或多个组件或特征的关系，如在附图中示出的。

如本文中使用的，术语「基底」是指向其上增加后续材料的材料。可以对基底自身进行图案化。增加在基底的顶部上的材料可以被图案化或可以保持不被图案化。此外，基底可以包括广泛的半导体材料，例如硅、锗、砷化镓、磷化铟等。

如本文中使用的，术语「层」是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。基底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互联机和/或通孔)和一个或多个介电层。

在本说明书图示中，图1A、图2A、图3A、图4A、图5A以及图6A绘示出了根据本案示例实施方式制造半导体存储器件的方法的平面图。图1B、图2B、图3B、图4B、图5B以及图6B分别是沿着图1A至图6A的线Ⅰ-Ⅰ’截取的截面图，其切过了一整个有源区的长轴。图1C、图2C、图3C、图4C、图5C以及图6C分别是沿着图1A至图6A的线Ⅱ-Ⅱ’截取的截面图，其切过了多条字线以及存储单元的预定位置。图7至图11绘示出了根据示例实施方式中制作具有特殊截面外型的间隔物结构的步骤流程图。图12至图14则绘示出了根据其他示例实施方式中具有特殊截面外型的间隔物结构的截面图。

请参照图1A、图1B和图1C。首先，提供一半导体基板100，并在半导体基板100中形成限定有源区ACT的器件隔离层101。半导体基板100可以包括硅基板、锗基板和/或硅锗基板。器件隔离层101可以藉由对半导体基板100进行一光刻工艺形成个别分离的有源区ACT，并在有源区ACT之间的凹槽中填入隔离材料的方式来形成，如氧化硅等材料。在示例中，有源区ACT在平面图中具有条形形状并具有向第三方向D3延伸的长轴。多个有源区ACT在平面上以交错排列的方式均匀地设置。

接着，在半导体基板100中形成多条字线WL，其往第一方向D1延伸。第一方向D1与第三方向D3之间的夹角较佳介于45度至90度之间。在一示例中，有源区ACT和器件隔离层101可以经由光刻工艺图案化，以形成在第一方向D1上延伸的栅极凹陷区102，并且在栅极凹陷区102中分别形成栅绝缘层103。之后，可以在相应的栅极凹陷区102中分别形成位于栅绝缘层103之上的字线WL。字线WL的材料可为金属，例如钨、铝、钛和/或钽等。栅极凹陷区102的底表面可以设定成高于器件隔离层101的底表面。字线WL的顶表面可以设定成低于器件隔离层101的顶表面。在形成字线WL后，之后在字线WL上剩余的栅极凹陷区102中形成栅极硬掩模图案105，如一氮化硅层。

在栅极硬掩模图案105形成后，接着可以分别在字线WL两侧的有源区ACT中形成第一掺杂区1a和第二掺杂区1b，其可以通过离子注入工艺形成并可以包括与有源区ACT的导电类型相反的导电类型的掺杂剂。第一掺杂区1a和第二掺杂区1b的底表面可以定位在自有源区ACT的顶表面往下的预定深度处。第一掺杂区1a位于有源区ACT的中间，其之后会与位线电连接。第二掺杂区1b位于有源区ACT的两端，其之后会与存储节点接触件电连接。此外，半导体基板100的表面上还可以形成一绝缘夹层107，以隔绝下方的有源区ACT与上方的部件。绝缘夹层107可以由单个绝缘层或者多个绝缘层形成，例如硅氮化物层、硅氮化物层和/或硅氮氧化物层等。

根据一示例，半导体基板100和绝缘夹层107可以经由光刻工艺图案化，以形成暴露第一掺杂区1a上的凹陷区109。在一示例中，凹陷区109的形状可为椭圆形。此外，凹陷区109可以在平面上以交错排列的方式均匀地设置。在一些实施例中，凹陷区109可以通过各向异性刻蚀工艺形成。在这种情况下，部分的器件隔离层101以及栅极硬掩模图案105邻近第一掺杂区1a的部分会一起受到刻蚀。凹陷区109的底表面可以高于第一掺杂区1a的底面(如虚线所示)，部分的器件隔离层101和部分的栅极硬掩模图案105可以从凹陷区109中暴露出来。

请参照图2A、2B和2C。在界定出有源区ACT并形成字线WL、绝缘夹层107等结构后，接下来在半导体基板100上形成往第二方向D2延伸的位线结构BLS。第二方向D2与第三方向D3之间的夹角较佳介于0度至45度之间，且第二方向D2与第一方向D1较佳为正交。形成位线结构BLS的步骤可以包括：在半导体基板100上依序形成多晶硅层、硅化物层、金属层以及硬掩模层，其中多晶硅层会填满凹陷区109，接着使用位线掩模图案作为刻蚀掩模依序地刻蚀硬掩模层、金属层、硅化物层以及多晶硅层，如此形成如图2B中所示的位线结构BLS。位线掩模图案可以在刻蚀工艺后去除。在示例中，多晶硅层可为掺杂的多晶硅层，金属层可为钨层、铝层、钛层或钽层等。如此，每个位线结构BLS从下而上可依序包含堆叠的多晶硅图案111、硅化物图案113、金属图案115和硬掩模图案117。其中，一部分的多晶硅图案111会形成在凹陷区109中作为直接接触第一杂质区域1a的位线接触图案119。此外，凹陷区109的最小宽度可以大于每个位线结构BLS的宽度。位线结构BLS的多晶硅图案111的侧壁可以与相应的凹陷区109的侧壁隔开。

请参照图3A、3B和3C。在形成位线结构BLS后，接下来在每个位线结构BLS的侧壁上形成绝缘结构，以防止位线结构BLS与周遭的部件产生电连接。其中，绝缘结构可以包括形成在凹陷区109中的下半部分以及覆盖位线结构BLS的侧壁的上半部分等两部位。更具体来说，在一例示中，形成绝缘结构的步骤可以包括沉积一填充凹陷区109并共形地覆盖位线结构BLS的绝缘叠层。所述绝缘叠层可以包括依序地堆叠的第一氮化物层、氧化物层和第二氮化物层等。当各向异性地刻蚀绝缘叠层时，中间的氧化物层可以作为刻蚀停止层，使得氧化物层和第二氮化物层可以局部地保留在凹陷区109中以形成位线接触间隔物121。位线接触间隔物121可以由相对于绝缘夹层107具有蚀刻选择性的绝缘材料形成。例如，位线接触间隔物121可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。对绝缘结构的上半部分而言，其可在位线结构BLS的侧壁上形成间隔壁123，并在间隔壁123与绝缘夹层107上共形地形成一绝缘层125。间隔壁123可以透过沉积一间隔层并进行各向异性刻蚀来形成，同样地，其材料相对于位于凹陷区109内的绝缘结构而言具有刻蚀选择性，如硅氧化物。绝缘层125的材料则相对于间隔壁123和绝缘夹层107两者具有蚀刻选择性，如硅氮化物层和/或硅氮氧化物层形成。

请参照图4A、4B和4C。在绝缘层125与位线接触间隔物121形成后，接下来进行间隔物结构的制作，以界定出位于位线BLS与字线WL之间的存储单元区域。如图4A所示，在位线BLS与位线BLS之间的空间中形成多个间隔物结构127。在示例中，间隔物结构127会位于字线WL的正上方并同样往第一方向D1延伸，且间隔物结构127会与位线BLS侧壁上的绝缘层125接触，如此间隔物结构127会与位线BLS共同间隔并界定出多个位于绝缘层125上的多个空间，每个所述空间即对应一个存储单元区域，并会位于有源区ACT的第二掺杂区1b之上，空间中预定会形成存储节点接触件。在一示例中，更特别的是，间隔物结构127会具有特殊的截面外型。如图所示，在本发明中，间隔物结构127具有区别性的上半部位127a与下半部位127b，其特点在于，间隔物结构127上半部位127a的宽度会大于下半部位127b的宽度，其宽度从牺牲层129的表面往下至绝缘层125是呈渐缩态样。再者，间隔物结构127的上半部位127a与下半部位127b的截面曲线并非平滑曲线，其在两者的交接处有不连续的态样，故可明显区别出上下两半部位。

如此间隔物结构127的特殊截面外型可以透过调配刻蚀工艺的参数来达成。在一示例中，如图7至图11所示，其绘示出了制作间隔物结构127的步骤：(1)首先，如图7所示，在绝缘层125上形成一牺牲层129，并在牺牲层129上形成具有间隔物结构图案的复合掩模131，其中牺牲层129可以使用旋涂硬掩模(S0H)材料，例如S0H硅氧化物来形成，而复合掩模131从下而上可依序包含一有机电介质层(ODL)、一抗反射层(ARC)、以及一光阻层(PR)，其中的光阻层中已界定有间隔物结构图案；

(2)接着，如图8所示，以复合掩模131和位线结构BLS(图4B)为刻蚀掩模进行第一次刻蚀工艺来刻蚀牺牲层129，以在牺牲层129中形成上半部牺牲图案133a，此上半部牺牲图案133a即前述间隔物结构的上半部位127a的图案；

(3)接着，如图9所示，调整刻蚀参数，例如将刻蚀气体与/或参数调整成具有较强的各向异性性质，如此再进行第二次刻蚀工艺，以在牺牲层129中形成下半部牺牲图案133b，此下半部牺牲图案133b即前述间隔物结构的下半部位127b的图案，上半部牺牲图案133a与下半部牺牲图案133b共同构成了牺牲图案133。由于下半部牺牲图案133b是在形成上半部牺牲图案133a后再以具有较强的各向异性的刻蚀工艺来刻蚀形成的，如此所形成的下半部牺牲图案133b的宽度会小于上半部牺牲图案133a，且两者的交接处会有不连续的态样；

(4)接着，如图10所示，将复合掩模131移除，并在牺牲图案133中填入间隔物材料，如此形成间隔物结构127。此时间隔物结构127的内部可以有空洞135形成，特别是在间隔物结构127的下半部位127b，此空洞135的存在可以增加间隔物结构127的绝缘性，进而降低器件整体的寄生电容。空洞135可以透过采用填洞性质较差的间隔物材料来达成。例如，间隔物结构127可以由相对于牺牲层129具有刻蚀选择性的绝缘材料形成。例如，间隔物结构127可以由硅氮化物形成，牺牲层129可以由硅氧化物或硅氮氧化物形成。之后，再于间隔物材料上形成另一有机电介质层137，以提供后续将要进行的回刻蚀工艺一个平坦的表面；

(5)最后，如图11所示，进行一回刻蚀工艺移除有机电介质层137，以及位于牺牲层129表面上的间隔物材料，如此即能将个别的间隔物结构127分开，完成间隔物结构127的制作。

本案具有特殊截面外型的间隔物结构还可以有其他变体。如图12所示，可以在牺牲层129的表面上形成另一牺牲层139，并在其中形成间隔物结构127最上方的第三部位127c，其中所述第三部位127c的宽度小于下方上半部位127a的宽度。牺牲层139材料的侧向刻蚀率较佳低于牺牲层129材料的侧向刻蚀率，如此，在刻蚀工艺形成牺牲图案的过程中，牺牲层139由于其侧向刻蚀率较低，故其宽度会小于下方所形成的上半部位127a的宽度。

此外，如图13所示，也可以在不形成额外的牺牲层的基础上，直接在同一道刻蚀工艺的不同阶段中透过调整刻蚀气体与/或参数的手段，来形成间隔物结构127具有不同宽度的部位。例如，在工艺一开始使用各向异性较强的刻蚀气体与/或参数设定来形成第三部位127c，之后将刻蚀气体与/或参数调整成具有较强的各向同性性质来形成上半部位127a，如此所述部位会具有较大的宽度，最后将刻蚀气体与/或参数调回原本各向异性较强的设定来形成下半部位127b。

而在其他示例中，如图14所示，间隔物结构127也可制作成其上半部位127a与下半部位127b都具有空洞135存在，其作法同样是透过使用填洞效率较差的间隔物材料。如此，几乎整个间隔物结构127中都具有空洞，其可进一步降低寄生电容。

在其他示例中，如图15所示，间隔物结构127也可以制作成具有双层结构，例如位于间隔物结构127侧壁上的外层145与填满内部的内层147。在一例示中，外层结构可以在图9形成牺牲图案133与移除复合掩模131后在图案表面形成一层共形层并回蚀的方式来形成。此外，如图16所示，外层145也可以选择在图5B阶段形成接触孔141之后与形成存储节点接触件143之前形成，其做法为在接触孔141表面形成共形的外层145，之后再回蚀吃开外层145的底面暴露出主动区(第二掺杂区1b)，如此外层145仅会形成在间隔物结构127的侧壁上。间隔物结构127外层145与内层147的材料可以由相对于牺牲层129具有刻蚀选择性的绝缘材料形成。例如，间隔物结构127外层的材料可以由硅氮氧化物形成，内层147的材料可以由硅氮化物形成，牺牲层129则可以由硅氧化物形成。

接下来请参照图5A、5B和5C。在形成间隔物结构127之后，接着牺牲层129可以利用相对于间隔物结构127和绝缘层125具有刻蚀选择性的刻蚀配方来去除，如此即可界定出位于位线结构BLS与间隔物结构127之间供存储节点着陆的接触区，然而，由于此时接触区下方的有源区(第二掺杂区1b)上还覆盖着绝缘夹层107与绝缘层125，必须将绝缘夹层107与绝缘层125移除才可以使得有源区暴露出来。故此，可利用间隔物结构127与位线结构BLS作为刻蚀掩模进行各向异性刻蚀来移除裸露的绝缘夹层107与绝缘层125，如此形成接触孔141。此各向异性刻蚀也会移除部分的第二杂质区域1b、栅极硬掩模图案105以及器件隔离层101，使得接触孔141的底表面可以低于半导体基板100的顶表面。

从图5B与图5C中可以看到，由于在本发明中，间隔物结构127具有上宽下窄的截面外型，其所间隔出的接触孔141会具有对应的上窄下宽的截面外型，如图中所示的W1大于W2。此特征的优点在于后续形成在接触孔141中的接触件的宽度会较一般以公知技术形成的接触件来的大，可以降低有效降低存储节点与所连接的有源区之间的接触电阻，增进器件的性能。同样地，在图12与图13的变体实施例中，间隔物结构127具有较窄的第三部位127c的特征也能增加与上方的部件，如电容器的接触面积，进而降低其接触电阻并增进器件的性能。

请参照图6A、6B和6C。在接触孔141形成后，接下来分别在接触孔141中形成存储节点接触件143。在一示例中，存储节点接触件143的顶表面可以低于位线结构BLS的硬掩模图案117的顶表面。存储节点接触件143可以透过下列工艺来形成：沉积一导电层以填充接触孔141、进行一平坦化工艺移除位于位线结构BLS与间隔物结构127顶面上方的导电层、以及进行一回刻蚀工艺使导电层的顶表面凹进，如此形成存储节点接触件143。存储节点接触件143可以包括例如掺杂的半导体材料(例如掺杂的硅)、金属(例如钨、铝、钛和/或钽)、导电的金属氮化物(例如钛氮化物、钽氮化物和/或钨氮化物)和/或金属-半导体合金(例如金属硅化物)。

在一些其他的实施例中，存储节点接触件143从下而上可依序包含一多晶硅层、金属硅化物层、以及一着陆焊盘，其上还会与个别对应的电容器连接，作为一个存储节点。由于上述该些部位并非本发明的重点，为了避免模糊发明焦点之故，文中将省略该些部位的细节说明。

根据上述实施例说明，本发明于此提出了一种新颖的半导体存储器件，其包括一半导体基板、字线结构，位在所述半导体基板中并往第一方向延伸、位线结构，位在所述字线结构之上并往第二方向延伸跨过所述字线结构、间隔物结构，位在所述字线结构正上方并介于所述位线结构之间。此半导体存储器件的特征在于，其中所述的间隔物结构具有一上半部位与一下半部位，所述上半部位的宽度大于所述下半部位，且所述间隔物结构的内部具有空隙、以及接触结构，位于所述位线结构与所述间隔物结构所界定出的空间中并与所述半导体基板连接。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种半导体存储器件，包括：

一半导体基板；

字线结构，位在所述半导体基板中并往第一方向延伸；

位线结构，位在所述字线结构之上并往第二方向延伸跨过所述字线结构；

间隔物结构，位在所述字线结构正上方并介于所述位线结构之间，其中所述间隔物结构具有一上半部位与一下半部位，所述上半部位的宽度大于所述下半部位，且所述间隔物结构的内部具有空洞；以及

存储节点接触件，位于所述位线结构与所述间隔物结构所界定出的空间中并与所述半导体基板连接。

2.如权利要求1所述的半导体存储器件，其中所述间隔物结构的宽度从上而下渐缩。

3.如权利要求1所述的半导体存储器件，其中所述间隔物结构的所述上半部位与所述下半部位的截面为不连续的。

4.如权利要求1所述的半导体存储器件，其中所述间隔物结构的所述上半部位与所述下半部位中都具有所述空洞。

5.如权利要求1所述的半导体存储器件，其中所述间隔物结构更包含一位于所述上半部位上的第三部位，所述第三部位的宽度小于所述上半部位的宽度。

6.如权利要求1所述的半导体存储器件，其中所述间隔物结构与所述位线结构之间还具有一绝缘层。

7.如权利要求6所述的半导体存储器件，其中所述间隔物结构与所述字线之间还具有一栅极硬屏蔽层与所述绝缘层。

8.如权利要求1所述的半导体存储器件，其中所述间隔物结构具有一外层与一内层，所述外层的材料为硅氮氧化物，所述内层的材料为硅氮化物。

9.一种制作半导体存储器件的方法，包括：

提供一半导体基板；

在所述半导体基板中形成往第一方向延伸的字线结构；

在所述字线结构之上形成往第二方向延伸跨过所述字线结构的位线结构；

在所述字线结构正上方且介于所述位线结构之间形成间隔物结构，其中所述间隔物结构具有一上半部位与一下半部位，所述上半部位的宽度大于所述下半部位，且所述间隔物结构的内部具有空洞；以及

在所述位线结构与所述间隔物结构所界定出的空间中形成与所述半导体基板连接的存储节点接触件。

10.如权利要求9所述的制作半导体存储器件的方法，其中形成所述间隔物结构的步骤包含：

在所述半导体基板上且所述位线结构之间形成一牺牲层；

进行一光刻工艺在所述牺牲层中界定出所述间隔物结构的图案；以及

在所述间隔物结构的图案中填入间隔材料而形成所述间隔物结构。

11.如权利要求10所述的制作半导体存储器件的方法，其中所述光刻工艺更包含先进行一第一刻蚀步骤在所述牺牲层中形成所述间隔物结构的所述上半部位的图案，之后再进行一第二刻蚀步骤在所述牺牲层中形成所述间隔物结构的所述下半部位的图案，其中所述第二刻蚀步骤的各向异性大于所述第一刻蚀步骤的各向异性。

12.如权利要求10所述的制作半导体存储器件的方法，更包含在所述牺牲层上形成一第二牺牲层，所述光刻工艺刻蚀所述第二牺牲层形成所述间隔物结构的第三部位，其中所述第二牺牲层的侧向刻蚀速率小于所述牺牲层的侧向刻蚀，使得所述间隔物结构的所述第三部位的宽度小于所述上半部位。

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