CN114203669A - 包括包含内保护层和外保护层的下电极的半导体装置 - Google Patents

包括包含内保护层和外保护层的下电极的半导体装置 Download PDF

Info

Publication number
CN114203669A
CN114203669A CN202110723495.0A CN202110723495A CN114203669A CN 114203669 A CN114203669 A CN 114203669A CN 202110723495 A CN202110723495 A CN 202110723495A CN 114203669 A CN114203669 A CN 114203669A
Authority
CN
China
Prior art keywords
layer
protective layer
outer protective
conductive layer
lower electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110723495.0A
Other languages
English (en)
Inventor
赵哲珍
朴正敏
林汉镇
崔在亨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN114203669A publication Critical patent/CN114203669A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供了一种半导体装置。所述半导体装置包括：接合垫，在基底上；下电极，在接合垫上，下电极包括外保护层、在外保护层的相对侧壁之间的导电层和在导电层的相对侧壁之间的内保护层；第一支撑图案，在下电极的侧表面上，第一支撑图案包括支撑孔；介电层，在下电极和第一支撑图案中的每个的表面上；以及上电极，在介电层上。外保护层包括氧化钛，导电层包括氮化钛，并且内保护层包括氮化钛硅。在水平剖视图中，外保护层具有在介电层与导电层之间延伸的弧形形状。

Description

包括包含内保护层和外保护层的下电极的半导体装置
本申请要求于2020年9月17日在韩国知识产权局提交的第10-2020-0119546号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用被完全包含于此。
技术领域
本公开涉及包括下电极的半导体装置。
背景技术
随着对高集成度且小型化的半导体装置的需求增大，每个半导体装置的电容器的尺寸可以逐渐小型化。因此，可以使用具有高长宽比(aspect ratio，纵横比)的下电极，使得以精细图案设置的电容器确保一定的电容。然而，具有高长宽比的下电极在制造工艺期间会有塌陷(塌缩)的风险。
发明内容
公开的示例实施例提供了一种包括包含内保护层和外保护层的下电极的半导体装置。
根据公开的实施例的半导体装置可以包括：接合垫，在基底上；下电极，在接合垫上，下电极包括外保护层、在外保护层的相对侧壁之间的导电层和在导电层的相对侧壁之间的内保护层；第一支撑图案，在下电极的侧表面上，第一支撑图案包括支撑孔；介电层，在下电极和第一支撑图案中的每个的表面上；以及上电极，在介电层上。外保护层可以包括氧化钛，导电层可以包括氮化钛，并且内保护层可以包括氮化钛硅。在水平剖视图中，外保护层可以具有在介电层与导电层之间延伸的弧形形状。
根据公开的实施例的半导体装置可以包括：接合垫，在基底上；下电极结构，包括在接合垫上的第一下电极和在第一下电极上的第二下电极；掩埋层，在第一下电极与第二下电极之间；第一支撑图案，在下电极结构的侧表面上，第一支撑图案包括支撑孔；介电层，在下电极结构和第一支撑图案中的每个的表面上；以及上电极，在介电层上。第一下电极可以包括第一外保护层、在第一外保护层的相对侧壁之间的第一导电层和在第一导电层的相对侧壁之间的第一内保护层。第二下电极可以包括第二外保护层、在第二外保护层的相对侧壁之间的第二导电层和在第二导电层的相对侧壁之间的第二内保护层。第一外保护层和第二外保护层中的每个可以包括氧化钛，第一导电层和第二导电层中的每个可以包括氮化钛，并且第一内保护层和第二内保护层中的每个可以包括氮化钛硅。
根据公开的实施例的半导体装置可以包括：接合垫，在基底上；下电极，在接合垫上，下电极包括外保护层、在外保护层的相对侧壁之间的具有U形剖面的导电层和在U形剖面的导电层的相对侧壁之间的内保护层；第一支撑图案，在下电极的侧表面上，第一支撑图案包括支撑孔；第一金属层，在导电层与第一支撑图案之间，第一金属层在竖直方向上与外保护层叠置并且包括在比第一支撑图案的上表面低的水平处的上表面；介电层，在下电极和第一支撑图案中的每个的表面上；以及上电极，在介电层上。外保护层可以包括氧化钛，导电层可以包括氮化钛，并且内保护层可以包括氮化钛硅。在水平剖视图中，外保护层和第一金属层可以均具有弧形形状，并且可以一起围绕导电层。
附图说明
图1是根据发明构思的示例实施例的半导体装置的布局。
图2是沿着图1中所示的半导体装置的线I-I′截取的竖直(垂直)剖视图。
图3是沿着图2中所示的半导体装置的线II-II′截取的水平剖视图。
图4至图10是按工艺顺序示出制造根据发明构思的示例实施例的半导体装置的方法的剖视图。
图11是根据发明构思的示例实施例的半导体装置的放大图。
图12是根据发明构思的示例实施例的半导体装置的竖直剖视图。
图13是沿着图12中所示的半导体装置的线II-II′截取的水平剖视图。
图14是根据发明构思的示例实施例的半导体装置的竖直剖视图。
图15是沿着图14中所示的半导体装置的线II-II′截取的水平剖视图。
图16是根据发明构思的示例实施例的半导体装置的放大图。
图17是沿着图16中所示的半导体装置的线III-III′截取的水平剖视图。
图18是根据发明构思的示例实施例的半导体装置的竖直剖视图。
图19是沿着图18中所示的半导体装置的线II-II′截取的水平剖视图。
图20至图22是按工艺顺序示出制造图18中所示的半导体装置的方法的剖视图。
图23是根据发明构思的示例实施例的半导体装置的放大图。
图24是沿着图23中所示的半导体装置的线III-III′截取的水平剖视图。
图25是根据发明构思的示例实施例的半导体装置的竖直剖视图。
图26是沿着图25中所示的半导体装置的线II-IF截取的水平剖视图。
图27和图28是按工艺顺序示出制造图25中所示的半导体装置的方法的剖视图。
图29是根据发明构思的示例实施例的半导体装置的一部分的放大图。
图30是沿着图29中所示的半导体装置的线III-III′截取的水平剖视图。
图31是根据发明构思的示例实施例的半导体装置的竖直剖视图。
图32至图36是按工序顺序示出制造图31中所示的半导体装置的方法的剖视图。
图37是根据发明构思的示例实施例的半导体装置的竖直剖视图。
具体实施方式
图1是根据发明构思的示例实施例的半导体装置100的布局。图2是沿着图1中所示的半导体装置的线I-I′截取的竖直剖视图。
参照图1和图2，半导体装置100可以包括接合垫(pad，又被称为“焊盘”)102、垫绝缘层104、蚀刻停止层110、第一支撑图案131、第二支撑图案133、第三支撑图案135、下电极LE、介电层170和上电极TE。
多个接合垫102可以埋入垫绝缘层104中。多个接合垫102的上表面可以设置在与垫绝缘层104的上表面相同的水平处(即，可以与垫绝缘层104的上表面共面)。然而，公开不限于此，并且在实施例中，多个接合垫102的上表面可以设置在比垫绝缘层104的上表面低的水平处。接合垫102可以电连接到下电极LE。垫绝缘层104可以使多个接合垫102彼此电绝缘。多个接合垫102可以包括导电材料，而垫绝缘层104可以包括绝缘材料。如下面描述的，多个接合垫102和垫绝缘层104可以设置在基底(例如，基底10(图37))上。
蚀停止层110可以设置在垫绝缘层104上。蚀刻停止层110可以在湿法蚀刻工艺中阻止/防止蚀刻剂相对于下电极LE向下流动，从而保护垫绝缘层104/防止垫绝缘层104被蚀刻。
第一支撑图案131、第二支撑图案133和第三支撑图案135可以设置在多个下电极LE之间。第一支撑图案131、第二支撑图案133和第三支撑图案135可以在竖直方向上彼此间隔开。第一支撑图案131可以设置在第二支撑图案133上，第二支撑图案133可以设置在第三支撑图案135上。第一支撑图案131的上表面可以与下电极LE的上表面共面。第一支撑图案131、第二支撑图案133和第三支撑图案135可以连接并支撑多个下电极LE。
如图1中所示，第一支撑图案131可以包括以一定间隔(间距)布置的多个支撑孔SH。第二支撑图案133和第三支撑图案135可以包括与第一支撑图案131的多个支撑孔SH对应的多个开口。例如，第二支撑图案133和第三支撑图案135的开口可以在与第一支撑图案131的支撑孔SH垂直的方向上对准(对齐)。
多个下电极LE可以分别设置在多个接合垫102上，并且可以电连接到多个接合垫102。参照图1，在从上方观看的平面图中，多个下电极LE可以以一定间隔水平地布置。在实施例中，多个下电极LE可以具有蜂窝结构(honeycomb structure)，其中，多个下电极LE设置在六边形的中心和顶点处。在实施例中，多个下电极LE中的每个可以具有柱形状，但是不限于此。
进一步参照图2，下电极LE可以包括外保护层142、导电层150和内保护层160。外保护层142可以沿着下电极LE的外周(外围)设置，并且导电层150可以沿着外保护层142的内壁设置在外保护层142中(例如，设置在外保护层142的相对侧壁之间)。导电层150可以包括具有U形的剖面(cross-sectional surface，也被称为“横截面”)。内保护层160可以在导电层150内部(例如，填充到导电层150的相对侧壁中或者导电层150的相对侧壁之间)。内保护层160的底表面可以设置在比导电层150的底表面高的水平处。
在实施例中，外保护层142可以包括氧化钛，并且导电层150可以包括钛(Ti)或氮化钛(TiN)。外保护层142可以防止并且/或者减少导电层150的氧化或不均匀氧化。在实施例中，内保护层160可以包括氮化钛硅(TiSiN)。内保护层160可以支撑导电层150。根据公开的下电极LE可以包括从导电层150分别向外和向内设置的外保护层142和内保护层160，因此，可以防止并且/或者减少下电极LE的弯曲或塌陷。
下电极LE还可以包括部分地覆盖导电层150的侧表面和底表面的第一金属层143、第二金属层144、第三金属层145和下金属层146。下金属层146至少可以与导电层150的底表面一样宽。第一金属层143、第二金属层144和第三金属层145可以设置在外保护层142的相邻部分之间。例如，第一金属层143、第二金属层144和第三金属层145可以在竖直方向上与外保护层142叠置。详细地，第一金属层143可以设置在第一支撑图案131与导电层150之间，第二金属层144可以设置在第二支撑图案133与导电层150之间，第三金属层145可以设置在第三支撑图案135与导电层150之间。
在实施例中，第一金属层143的竖直长度可以比第一支撑图案131的竖直长度小。例如，第一金属层143的底表面可以与第一支撑图案131的底表面共面，并且第一金属层143的上表面可以设置在比第一支撑图案131的上表面低的水平处。外保护层142可以设置在第一金属层143上(例如，设置在第一金属层143的顶表面和底表面上)。在实施例中，第二金属层144的竖直长度和第三金属层145的竖直长度可以分别与第二支撑图案133的竖直长度和第三支撑图案135的竖直长度相同。然而，公开不限于此。
下金属层146可以设置在接合垫102与导电层150之间。在实施例中，下金属层146的水平宽度可以比导电层150的水平宽度大。下金属层146的上表面可以接触导电层150和外保护层142。
介电层170可以设置在下电极LE与上电极TE之间。例如，介电层170可以共形地设置在蚀刻停止层110、下电极LE、第一支撑图案131、第二支撑图案133和第三支撑图案135中的每个的表面上。
上电极TE可以设置在介电层170上。上电极TE可以包括金属(诸如Ti、钨(W)、镍(Ni)或钴(Co))或金属氮化物(诸如氮化钛(TiN)、TiSiN、氮化钛铝(TiAlN)、氮化钽(TaN)、氮化钽硅(TaSiN)或氮化钨(WN))。在实施例中，上电极TE可以包括TiN。
图3是沿着图2中所示的半导体装置的线II-II′截取的水平剖视图。参照图3，在水平剖视图中，下电极LE可以被第一支撑图案131和上电极TE围绕。第一金属层143可以设置在导电层150与第一支撑图案131之间，外保护层142可以设置在导电层150与上电极TE之间。换言之，外保护层142和第一金属层143可以均具有沿圆周方向(circumferentialdirection)延伸的弧形形状，并且可以一起(即，共同地)围绕导电层150。导电层150的外表面可以接触外保护层142的内表面和第一金属层143的内表面。外保护层142的圆周方向剖面可以接触第一金属层143的圆周方向剖面。介电层170可以设置在外保护层142与上电极TE之间以及第一支撑图案131与上电极TE之间。在图3中，示出了外保护层142的直径方向(diameter-direction)厚度与第一金属层143的直径方向厚度相同，但是公开不限于此。在实施例中，外保护层142的直径方向厚度可以比第一金属层143的直径方向厚度大。
图4至图10是按工艺顺序示出制造根据发明构思的示例实施例的半导体装置的方法的剖视图。
参照图4，可以设置接合垫102、垫绝缘层104和蚀刻停止层110。垫绝缘层104可以设置在多个接合垫102之间。蚀刻停止层110可以形成在多个接合垫102和垫绝缘层104上。接合垫102可以包括导电材料。例如，接合垫102可以包括掺杂半导体材料(诸如掺杂多晶硅)、金属半导体化合物(诸如硅化钨(WSi2))、金属氮化物(诸如TiN或TaN)或金属(诸如Ti、W或Ta)。垫绝缘层104可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。蚀刻停止层110可以包括相对于第一模制层(mold layer)120、第二模制层122和第三模制层124具有蚀刻选择性的材料。在实施例中，蚀刻停止层110可以包括氮化硅、氮氧化硅或它们的组合。
可以在蚀刻停止层110上形成掩模层M、第一支撑层130、第一模制层120、第二支撑层132、第二模制层122、第三支撑层134和第三模制层124。例如，第一支撑层130可以设置在第二支撑层132上，并且第二支撑层132可以设置在第三支撑层134上。第一模制层120、第二模制层122和第三模制层124可以分别设置在第一支撑层130、第二支撑层132和第三支撑层134下方。
第一模制层120、第二模制层122和第三模制层124可以包括相对于第一支撑层130、第二支撑层132和第三支撑层134具有蚀刻选择性的材料。例如，第一模制层120、第二模制层122和第三模制层124可以包括氧化硅，而第一支撑层130、第二支撑层132和第三支撑层134可以包括氮化硅、氮氧化硅或它们的组合。
掩模层M可以暴露第一支撑层130的一部分。掩模层M可以限定下电极LE设置的区域。掩模层M可以包括非晶碳或多晶硅。
参照图5，可以形成通孔TH，以竖直穿过蚀刻停止层110、第一模制层120、第一支撑层130、第二模制层122、第二支撑层132、第三模制层124和第三支撑层134。
通孔TH可以具有一定的水平宽度，并且在另一实施例中，通孔TH可以具有锥形形状，其中，通孔TH的水平宽度沿从其上部到其下部的方向变窄。可以通过使用掩模层M作为蚀刻掩模的干法蚀刻工艺来形成通孔TH。例如，可以顺序地对第一支撑层130、第一模制层120、第二支撑层132、第二模制层122、第三支撑层134和第三模制层124进行各向异性蚀刻，然后可以去除蚀刻停止层110的一部分，以暴露接合垫102。
参照图6，可以在通孔TH中形成下电极LE。可以通过在通孔TH的内部上顺序地沉积初步保护层140、导电层150和内保护层160来形成下电极LE。例如，可以通过诸如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺或等离子体增强ALD(PEALD)工艺的工艺来形成初步保护层140、导电层150和内保护层160。初步保护层140可以沿着通孔TH的内壁形成，并且可以接触接合垫102。导电层150可以沿着初步保护层140的内壁形成，并且可以包括U形剖面。内保护层160可以填充到导电层150中。在实施例中，可以在内保护层160中形成在竖直方向上延伸的缝隙。
在实施例中，初步保护层140可以包括Ti，导电层150可以包括TiN，内保护层160可以包括TiSiN。在形成下电极LE之后，可以执行平坦化工艺。在平坦化工艺之后，下电极LE的上表面可以与第一支撑层130共面，并且可以去除掩模层M。
参照图7，可以通过各向异性蚀刻工艺对第一支撑层130进行部分地蚀刻，因此，可以形成第一支撑图案131。第一支撑图案131可以包括支撑孔SH。在蚀刻工艺中，相对于第一支撑图案131具有蚀刻选择性的下电极LE可以不被蚀刻。然而，公开不限于此，并且在另一实施例中，可以对下电极LE的一部分进行蚀刻。第一模制层120可以通过支撑孔SH部分地暴露。
参照图8，可以去除第一模制层120。可以通过各向同性蚀刻工艺(诸如湿法蚀刻工艺)去除第一模制层120。例如，当第一模制层120包括氧化硅时，可以通过使用包括HF、NH4F等的溶液来执行蚀刻工艺。可以去除第一模制层120，因此可以暴露第二支撑层132。在蚀刻工艺中，相对于第一模制层120均具有蚀刻选择性的第一支撑图案131和第二支撑层132可以不被去除。可以在第一模制层120被去除的位置处形成空空间S，并且可以使下电极LE的侧表面部分地暴露。
参照图9，可以对第二支撑层132和第三支撑层134进行部分地蚀刻，因此，可以分别形成第二支撑图案133和第三支撑图案135。此外，可以去除第二模制层122和第三模制层124。可以按照与图7和图8的描述相同或类似的工艺来执行对第二模制层122、第三模制层124、第二支撑层132和第三支撑层134执行的蚀刻工艺。第二支撑图案133和第三支撑图案135可以具有与第一支撑图案131相同或相似的图案。第一支撑图案131、第二支撑图案133和第三支撑图案135可以支撑下电极LE，以不塌陷。空空间S可以暴露第一支撑图案131、第二支撑图案133和第三支撑图案135的上表面和/或底表面。
参照图10，可以形成外保护层142和介电层170。在实施例中，可以通过在形成介电层170的工艺中使初步保护层140氧化来形成外保护层142。外保护层142可以包括氧化钛。在另一实施例中，可以在介电层170形成之前单独执行使初步保护层140氧化的工艺。例如，使初步保护层140氧化的工艺可以使用诸如O2、O3、H2O、醇材料(alcoholic material)、异戊二烯醇材料(isoprene alcoholic material)或H2O2的材料。
初步保护层140的未暴露部分可以不被氧化。例如，初步保护层140的与第一支撑图案131、第二支撑图案133、第三支撑图案135和/或接合垫102接触的部分可以不被氧化。初步保护层140的未被氧化且保留的部分可以被称为第一金属层143、第二金属层144、第三金属层145和下金属层146。第一金属层143可以设置在第一支撑图案131与导电层150之间，第二金属层144可以设置在第二支撑图案133与导电层150之间，第三金属层145可以设置在第三支撑图案135与导电层150之间，下金属层146可以设置在接合垫102与导电层150之间。
可以沿着蚀刻停止层110、下电极LE、第一支撑图案131、第二支撑图案133和第三支撑图案135中的每个的表面共形地形成介电层170。介电层170可以包括金属氧化物(诸如氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钽(Ta2O3)或氧化钛(TiO2))、具有钙钛矿结构的介电材料(诸如钛酸锶(SrTiO3(STO))、钛酸钡(BaTiO3)、钛酸铅锆(PZT)或镧改性的钛酸铅锆(PLZT))或它们的组合。介电层170可以通过诸如CVD工艺或ALD工艺的工艺来形成。
再次参照图2，可以在介电层170上形成上电极TE，并且上电极TE可以在下电极LE、第一支撑图案131、第二支撑图案133和第三支撑图案135上(例如，可以覆盖下电极LE、第一支撑图案131、第二支撑图案133和第三支撑图案135)。上电极TE可以在多个下电极LE之间的空间以及第一支撑图案131、第二支撑图案133和第三支撑图案135之间的空间中(例如，可以填充多个下电极LE之间的空间以及第一支撑图案131、第二支撑图案133和第三支撑图案135之间的空间)。下电极LE、介电层170和上电极TE可以用作电容器。上电极TE可以包括TiN。上电极TE可以通过诸如CVD工艺或ALD工艺的工艺形成。
图11是根据发明构思的示例实施例的半导体装置的放大图。
参照图11，半导体装置100a可以包括外保护层142和介电层170。外保护层142可以从导电层150向外设置，并且如上所述，外保护层142可以通过使初步保护层140氧化来形成。在实施例中，基于氧化工艺，外保护层142可以包括在竖直方向上突出的突起142a。突起142a的上端可以设置在比导电层150和内保护层160中的每个的上表面高的水平处。
介电层170可以沿着下电极LE和第一支撑图案131中的每个的表面设置。在实施例中，介电层170可以包括与外保护层142的突起142a对应的突起170a。例如，突起170a可以覆盖突起142a。
图12是根据发明构思的示例实施例的半导体装置的竖直剖视图。图13是沿着图12中所示的半导体装置的线II-II′截取的水平剖视图。
参照图12，半导体装置100b的下电极LE可以包括部分地覆盖导电层150的侧表面和底表面的外保护层142b、第一金属层143b、第二金属层144b、第三金属层145b和下金属层146b。在实施例中，第一金属层143b、第二金属层144b和第三金属层145b中的每个的竖直长度可以比第一支撑图案131、第二支撑图案133和第三支撑图案135中的每个的竖直长度小。例如，第一金属层143b的底表面可以设置在比第一支撑图案131的底表面高的水平处。第二金属层144b的上表面可以设置在比第二支撑图案133的上表面低的水平处，第二金属层144b的底表面可以设置在比第二支撑图案133的底表面高的水平处。第三金属层145b的上表面可以设置在比第三支撑图案135的上表面低的水平处，第三金属层145b的底表面可以设置在比第三支撑图案135的底表面高的水平处。
在实施例中，下金属层146b的水平宽度可以比下电极LE的水平宽度小。例如，下金属层146b的水平宽度可以等于导电层150的底表面的水平宽度。下金属层146b的侧表面可以接触外保护层142b的侧表面。
参照图13，在水平剖视图中，外保护层142b和第一金属层143b可以一起围绕导电层150。在实施例中，外保护层142b的一部分可以设置在导电层150与第一支撑图案131之间。例如，外保护层142b与第一金属层143b之间的边界表面可以设置在第一支撑图案131中，并且外保护层142b的至少一部分可以接触第一支撑图案131。
图14是根据发明构思的示例实施例的半导体装置的竖直剖视图。图15是沿着图14中所示的半导体装置的线II-II′截取的水平剖视图。
参照图14，半导体装置100c的下电极LE可以包括第一外保护层140c、第二外保护层142c、第一金属层143c、第二金属层144c、第三金属层1445c和下金属层146c。参照图10，在使初步保护层140氧化的工艺中，初步保护层140的部分可以不被氧化。图14中所示的第一外保护层140c可以是初步保护层140的未被氧化且保留的部分。在实施例中，第一外保护层140c可以覆盖导电层150的侧表面和底表面。第二外保护层142c可以覆盖第一外保护层140c的侧表面。第二外保护层142c的上表面可以覆盖第一外保护层140c的上表面。第二外保护层142c的上表面可以设置在比第一外保护层140c的上表面高的水平处。例如，第二外保护层142c可以覆盖第一外保护层140c的上表面，并且第二外保护层142c的上表面可以与导电层150的上表面共面。
第一金属层143c可以设置在第一支撑图案131与第一外保护层140c之间，第二金属层144c可以设置在第二支撑图案133与第一外保护层140c之间，第三金属层145c可以设置在第三支撑图案135与第一外保护层140c之间。第一金属层143c、第二金属层144c和第三金属层145c的上表面和/或底表面可以接触第一外保护层140c。下金属层146c可以设置在接合垫102与导电层150之间，并且下金属层146c的上表面可以接触第一外保护层140c。第一金属层143c、第二金属层144c和第三金属层145c可以与第一外保护层140c实质地连接(或材料连接)。例如，第一金属层143c、第二金属层144c和第三金属层145c可以在水平方向上从第一外保护层140c的侧表面突出，以分别接触第一支撑图案131、第二支撑图案133和第三支撑图案135。
参照图15，在水平剖视图中，第一外保护层140c和第一金属层143c可以一起围绕导电层150。在实施例中，第一金属层143c可以设置在导电层150与第一支撑图案131之间，并且第一外保护层140c可以设置在导电层150与上电极TE之间。第一外保护层140c的直径方向厚度可以比第一金属层143c的直径方向厚度小。第二外保护层142c可以具有弧形形状，并且可以设置在第一外保护层140c与上电极TE之间。
图16是根据发明构思的示例实施例的半导体装置的放大图。图17是沿着图16中所示的半导体装置的线III-III′截取的水平剖视图。
参照图16和图17，半导体装置100d的下电极LE可以包括多个导电层和多个内保护层。在实施例中，下电极LE可以从下电极LE的外部到下电极LE的内部顺序地包括第一导电层150d1、第一内保护层160d1、第二导电层150d2、第二内保护层160d2、第三导电层150d3和第三内保护层160d3。在水平剖视图中，第一导电层150d1、第一内保护层160d1、第二导电层150d2、第二内保护层160d2和第三导电层150d3可以具有环形形状，第三内保护层160d3可以具有圆形形状。外保护层142和第一金属层143可以均具有弧形形状，并且可以一起围绕第一导电层150d1。
图18是根据发明构思的示例实施例的半导体装置的竖直剖视图。图19是沿着图18中所示的半导体装置的线II-II′截取的水平剖视图。
参照图18，半导体装置100e的下电极LE可以包括外保护层142e、导电层150和内保护层160。在实施例中，外保护层142e可以围绕导电层150的侧表面和上表面中的每个的至少一部分。例如，外保护层142e的上表面可以设置在与第一支撑图案131的上表面和内保护层160的上表面相同的水平处，而导电层150的上表面可以设置在比第一支撑图案131的上表面和内保护层160的上表面低的水平处。
在实施例中，导电层150可以包括第一突起150e1、第二突起150e2、第三突起150e3和下突起150e4。第一突起150e1、第二突起150e2和第三突起150e3可以在水平方向上从导电层150的侧表面突出，以分别接触第一支撑图案131、第二支撑图案133和第三支撑图案135。第一突起150e1、第二突起150e2和第三突起150e3的上表面和底表面可以接触外保护层142e。下突起150e4可以设置在导电层150下方，并且可以在水平方向上从导电层150的侧表面突出。下突起150e4的上表面可以接触外保护层142e的下表面。
参照图19，在水平剖视图中，导电层150可以具有包括台阶部分的圆形形状。例如，导电层150的第一突起150e1可以在直径方向上突出，并且可以接触第一支撑图案131。外保护层142e可以具有在圆周方向上延伸的弧形形状，并且可以设置在导电层150与上电极TE之间。外保护层142e可以接触第一突起150e1。例如，在圆周方向上，外保护层142e的端部表面142es可以接触第一突起150e1。
图20至图22是按工艺顺序示出制造图18中所示的半导体装置的方法的剖视图。
参照图20，下电极LE可以包括具有U形剖面的导电层150和在导电层150内部(例如，填充到导电层150的相对侧壁中或者在导电层150的相对侧壁之间)的内保护层160。下电极LE的侧表面以及第一支撑图案131、第二支撑图案133和第三支撑图案135的上表面和/或底表面可以在空空间S处暴露。
参照图21，可以在导电层150的表面上形成初步保护层140e。形成初步保护层140e的工艺可以包括将包括TiN的导电层150的一部分还原成Ti的工艺。例如，可以通过利用H1或H2等离子体处理TiN来形成Ti。
在图20中，可以沿着导电层150的暴露的表面形成初步保护层140e。例如，初步保护层140e可以覆盖导电层150的侧表面和上表面。初步保护层140e的上表面可以设置在与第一支撑图案131的上表面和内保护层160的上表面相同的水平处。
在实施例中，可以不将导电层150的侧表面的至少一部分还原。例如，导电层150可以包括第一突起150e1、第二突起150e2和第三突起150e3，第一突起150e1、第二突起150e2和第三突起150e3在水平方向上从导电层150的侧表面突出，以分别接触第一支撑图案131、第二支撑图案133和第三支撑图案135。下突起150e4可以设置在初步保护层140e下方，并且可以在水平方向上从导电层150的侧表面突出。
参照图22，可以形成外保护层142e和介电层170。在实施例中，可以通过在形成介电层170的工艺中使初步保护层140e氧化来形成外保护层142e。外保护层142e可以包括氧化钛。在另一实施例中，可以在介电层170形成之前单独执行使初步保护层140e氧化的工艺。
再次参照图18，可以在介电层170上形成上电极TE，并且上电极TE可以在下电极LE、第一支撑图案131、第二支撑图案133和第三支撑图案135上(例如，可以覆盖下电极LE、第一支撑图案131、第二支撑图案133和第三支撑图案135)。
图23是根据发明构思的示例实施例的半导体装置的放大图。图24是沿着图23中所示的半导体装置的线III-III′截取的水平剖视图。
参照图23和图24，半导体装置100f的下电极LE可以包括多个导电层和多个内保护层。在实施例中，下电极LE可以从下电极LE的外部到下电极LE的内部顺序地包括第一导电层150f1、第一内保护层160f1、第二导电层150f2、第二内保护层160f2、第三导电层150f3和第三内保护层160f3。在水平剖视图中，第一内保护层160f1、第二导电层150f2、第二内保护层160f2和第三导电层150f3可以具有环形形状，第三内保护层160f3可以具有圆形形状。外保护层142f和第一导电层150f1可以均具有弧形形状，并且可以一起围绕第一内保护层160f1。外保护层142f可以设置在第一内保护层160f1与上电极TE之间，第一导电层150f1可以接触第一支撑图案131。如上面参照图21和图22描述的，可以通过对第一导电层150f1执行还原工艺和氧化工艺来形成外保护层142f。
图25是根据发明构思的示例实施例的半导体装置的竖直剖视图。图26是沿着图25中所示的半导体装置的线II-II′截取的水平剖视图。
参照图25，半导体装置100g可以包括下电极LE和外保护层142g，下电极LE包括导电层150和内保护层160。导电层150可以包括U形剖面，并且内保护层160可以在导电层150内部(例如，填充到导电层150的相对侧壁中或者在导电层150的相对侧壁之间)。在实施例中，导电层150的底表面可以接触接合垫102，并且导电层150的底表面的水平宽度可以与接合垫102的上表面的水平宽度基本相同。外保护层142g可以沿着第一支撑图案131、第二支撑图案133、第三支撑图案135和下电极LE中的每个的表面共形地设置。
参照图26，在水平剖视图中，导电层150可以具有环形形状，内保护层160可以具有圆形形状。导电层150可以接触第一支撑图案131。外保护层142g可以沿着导电层150的表面和第一支撑图案131的表面设置，并且介电层170可以设置在外保护层142g与上电极TE之间。
图27和图28是按工艺顺序示出制造图25中所示的半导体装置的方法的剖视图。
参照图27，下电极LE可以包括具有U形剖面的导电层150和在导电层150内部(例如，填充到导电层150的相对侧壁中或者在导电层150的相对侧壁之间)的内保护层160。可以暴露下电极LE、第一支撑图案131、第二支撑图案133和第三支撑图案135，然后可以在它们上沉积外保护层142g。可以沿着下电极LE、第一支撑图案131、第二支撑图案133和第三支撑图案135中的每个的表面共形地形成外保护层142g。
参照图28，可以在图27的所得材料/结构上形成介电层170。例如，可以在外保护层142g上共形地形成介电层170。
再次参照图25，可以在介电层170上形成上电极TE。
图29是根据发明构思的示例实施例的半导体装置的一部分的放大图。图30是沿着图29中所示的半导体装置的线III-III′截取的水平剖视图。
参照图29和图30，半导体装置100h的下电极LE可以包括多个导电层和多个内保护层。在实施例中，下电极LE可以从下电极LE的外部到下电极LE的内部顺序地包括第一导电层150h1、第一内保护层160h1、第二导电层150h2、第二内保护层160h2、第三导电层150h3和第三内保护层160h3。在水平剖视图中，第一导电层150h1、第一内保护层160h1、第二导电层150h2、第二内保护层160h2和第三导电层150h3可以具有环形形状，第三内保护层160h3可以具有圆形形状。外保护层142h可以沿着第一导电层150h1和第一支撑图案131中的每个的表面设置，介电层170可以设置在外保护层142h与上电极TE之间。
图31是根据发明构思的示例实施例的半导体装置的竖直剖视图。
参照图31，半导体装置100i可以包括下电极结构LS，下电极结构LS包括第一下电极LE1和第二下电极LE2。第一下电极LE1可以设置在接合垫102上，并且可以包括第一外保护层142i1、第一导电层150i1和第一内保护层160i1。第二下电极LE2可以设置在第一下电极LE1上，并且可以包括第二外保护层142i2、第二导电层150i2和第二内保护层160i2。第一外保护层142i1和第二外保护层142i2可以彼此实质地连接。
半导体装置100i还可以包括第一金属层143、第二金属层144、第三金属层145、下金属层146和掩埋层147。第一金属层143可以设置在第一支撑图案131与第二导电层150i2之间，第二金属层144可以设置在第二支撑图案133与第二导电层150i2之间。第三金属层145可以设置在第三支撑图案135与第一导电层150i1之间。下金属层146可以设置在接合垫102与第一导电层150i1之间。掩埋层147可以设置在第一下电极LE1与第二下电极LE2之间。例如，掩埋层147的底表面可以接触第一导电层150i1的上表面和第一内保护层160i1的上表面，并且掩埋层147的上表面可以接触第二导电层150i2的底表面。此外，掩埋层147的侧表面可以接触第一外保护层142i1。
图32至图36是按工序顺序示出制造图31中所示的半导体装置的方法的剖视图。
参照图32，可以在接合垫102上形成穿过第三模制层124和第三支撑层134的第一下电极LE1。第一下电极LE1可以包括第一初步保护层140i1、在第一初步保护层140i1中(例如，在第一初步保护层140i1的相对侧壁之间)的第一导电层150i1以及在第一导电层150i1内部(例如，填充到第一导电层150i1中或者在第一导电层150i1的相对侧壁之间)的第一内保护层160i1。形成第一下电极LE1的工艺可以包括平坦化工艺，并且第一下电极LE1的上表面可以设置在与第三支撑层134的上表面相同的水平处。
参照图33，可以在图32的所得材料/结构上形成第二模制层122、第二支撑层132、第一模制层120和第一支撑层130。
参照图34，可以形成穿过第二模制层122、第二支撑层132、第一模制层120和第一支撑层130的第二下电极LE2。第二下电极LE2可以包括第二初步保护层140i2、在第二初步保护层140i2中(例如，在第二初步保护层140i2的相对侧壁之间)的第二导电层150i2和在第二导电层150i2内部(例如，填充到第二导电层150i2中或者在第二导电层150i2的相对侧壁之间)的第二内保护层160i2。第二下电极LE2可以在与第一下电极LE1垂直的方向上与第一下电极LE1对准。第一下电极LE1和第二下电极LE2可以共同提供下电极结构LS。
参照图35，可以去除第一模制层120、第二模制层122和第三模制层124。可以通过分别对第一支撑层130、第二支撑层132和第三支撑层134进行图案化来形成第一支撑图案131、第二支撑图案133和第三支撑图案135。
参照图36，可以形成第一外保护层142i1、第二外保护层142i2和介电层170。在实施例中，可以通过在形成介电层170的工艺中使第一初步保护层140i1和第二初步保护层140i2分别氧化来形成第一外保护层142i1和第二外保护层142i2。在另一实施例中，可以在介电层170形成之前单独执行使第一初步保护层140i1和第二初步保护层140i2氧化的工艺。第一外保护层142i1可以与第二外保护层142i2包括相同的材料，并且第一外保护层142i1可以与第二外保护层142i2实质地连接。
第一初步保护层140i1和第二初步保护层140i2中的每个的未暴露部分可以不被氧化。如上面参照图10描述的，第一金属层143、第二金属层144、第三金属层145和下金属层146可以设置为与第一导电层150i1和第二导电层150i2相邻。掩埋层147可以设置在第一下电极LE1与第二下电极LE2之间。
再次参照图31，可以在介电层170上形成上电极TE。
图37是根据发明构思的示例实施例的半导体装置的竖直剖视图。可以省略与图1和图2的元件相同或相似的元件的详细描述。半导体装置可以包括存储器单元。存储器单元可以包括基底10、层间绝缘层20、位线结构30、凹部填充件40、存储接触件51、接触缓冲层55、位线间隔件60、接合垫阻挡层70和垫绝缘层104。
基底10可以包括隔离区15、源区S和漏区D。基底10可以包括半导体材料。例如，基底10可以是硅基底、锗基底、硅锗基底或绝缘体上硅(SOI)基底。在实施例中，基底10可以包括IV族半导体、III-VI族化合物半导体或II-VI族化合物半导体。隔离区15可以具有浅沟槽隔离(shallow trench isolation，STI)结构，并且可以包括绝缘材料。例如，隔离区15可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。源区S和漏区D可以包括N型杂质。
层间绝缘层20可以设置在基底10的上表面上。在实施例中，层间绝缘层20可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。
位线结构30可以设置在基底10上。例如，位线结构30可以设置在层间绝缘层20的上表面上，或者可以设置为穿过基底10的上部的一部分。位线结构30可以包括顺序地堆叠的位线接触件31、位线阻挡层33、位线35和位线覆盖层37。
位线接触件31可以接触源区S，位线35可以通过位线接触件31和位线阻挡层33电连接到源区S。位线接触件31可以包括诸如掺杂多晶硅的导体。位线阻挡层33可以包括诸如氮化钛(TiN)的阻挡金属。位线35可以包括诸如钨(W)的金属。位线覆盖层37可以包括氮化硅和/或氮氧化硅。
凹部填充件40可以在形成在基底10的上表面中的接触凹部R内部(例如，填充到接触凹部R中)。凹部填充件40可以与位线结构30相邻设置。例如，凹部填充件40可以设置在位线接触件31的相对侧中的每个处。凹部填充件40的上表面可以与层间绝缘层20的上表面共面。内间隔件41可以共形地形成，以围绕凹部填充件40的底表面和位线结构30的侧表面。在实施例中，凹部填充件40可以包括氧化硅、氮化硅、氮氧化硅它们的其组合。内间隔件41可以包括氮化硅。
存储接触件51可以与位线结构30相邻设置，并且可以部分地穿过基底10的上部。存储接触件51可以接触漏区D。接触缓冲层55可以设置在存储接触件51上。存储接触件51可以包括诸如掺杂多晶硅的导电材料。接触缓冲层55可以包括硅化钨(W-Si)、硅化钛(Ti-Si)、硅化钽(Ta-Si)、硅化镍(Ni-Si)、硅化钴(Co-Si)和各种其它金属硅化物中的一种。在实施例中，接触缓冲层55可以包括诸如TiN的阻挡层。
位线间隔件60可以设置在位线结构30的侧表面上。位线间隔件60可以包括内间隔件61、外间隔件63和覆盖间隔件65。内间隔件61可以部分地围绕位线结构30的侧表面，外间隔件63可以从内间隔件61向外设置，覆盖间隔件65可以设置在内间隔件61和外间隔件63上。
接合垫阻挡层70可以沿着位线结构30的上表面、覆盖间隔件65的侧表面和接触缓冲层55的上表面共形地形成。接合垫102可以设置在接合垫阻挡层70上，并且可以连接到多个下电极LE。接合垫阻挡层70可以包括阻挡金属，诸如TiN、Ti/TiN、TiSiN、TaN或WN。
垫绝缘层104可以设置在相邻的接合垫102之间，并且可以使多个接合垫102彼此电绝缘。垫绝缘层104可以在接合垫102之间朝向位线间隔件60向下突出。垫绝缘层104的上表面可以与接合垫102的上表面共面。在实施例中，垫绝缘层104可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。
根据公开的示例实施例，因为下电极包括内保护层和外保护层，所以可以防止并且/或者减少下电极的弯曲或塌陷。
在上文中，已经参照附图描述了公开的示例实施例，但是本领域技术人员将理解的是，在不脱离发明的范围的情况下，可以以另一详细形式实施实施例。上述实施例在全部方面仅是示例，并且发明的范围不限于这些示例。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
接合垫，在基底上；
下电极，在接合垫上，下电极包括外保护层、在外保护层的相对侧壁之间的导电层和在导电层的相对侧壁之间的内保护层；
第一支撑图案，在下电极的侧表面上，第一支撑图案包括支撑孔；
介电层，在下电极和第一支撑图案中的每个的表面上；以及
上电极，在介电层上，
其中，外保护层包括氧化钛，导电层包括氮化钛，并且内保护层包括氮化钛硅，并且
其中，在水平剖视图中，外保护层具有在介电层与导电层之间延伸的弧形形状。
2.根据权利要求1所述的半导体装置，
其中，下电极还包括在接合垫与导电层之间的下金属层，并且
其中，下金属层至少与导电层的底表面一样宽。
3.根据权利要求1所述的半导体装置，其中，外保护层包括在竖直方向上突出的突起，并且突起的上端在比导电层的上表面高的水平处。
4.根据权利要求1所述的半导体装置，其中，在水平剖视图中，外保护层的至少一部分接触第一支撑图案。
5.根据权利要求1所述的半导体装置，所述半导体装置还包括：第一金属层，在导电层与第一支撑图案之间，
其中，第一金属层在竖直方向上与外保护层叠置。
6.根据权利要求5所述的半导体装置，其中，第一金属层的上表面比第一支撑图案的上表面低。
7.根据权利要求5所述的半导体装置，其中，第一金属层包括钛。
8.根据权利要求5所述的半导体装置，
其中，在水平剖视图中，第一金属层具有弧形形状，并且
其中，在水平剖视图中，外保护层和第一金属层一起围绕导电层。
9.根据权利要求5所述的半导体装置，其中，第一金属层的底表面在比第一支撑图案的底表面高的水平处。
10.根据权利要求1所述的半导体装置，其中，外保护层包括：
第一外保护层，在导电层的侧表面和底表面上；以及
第二外保护层，在第一外保护层的侧表面上。
11.根据权利要求10所述的半导体装置，其中，第二外保护层在第一外保护层的上表面上。
12.根据权利要求10所述的半导体装置，
其中，下电极还包括在导电层与第一支撑图案之间的金属层，并且
其中，金属层在水平方向上从第一外保护层的侧表面突出，并且接触第一支撑图案。
13.根据权利要求1至12中任一项所述的半导体装置，
其中，导电层包括第一导电层和在第一导电层的相对侧壁之间的第二导电层，并且
其中，内保护层包括：
第一内保护层，在第一导电层与第二导电层之间；以及
第二内保护层，在第二导电层的相对侧壁之间。
14.根据权利要求1所述的半导体装置，其中，外保护层在导电层的侧表面和上表面上。
15.根据权利要求14所述的半导体装置，其中，导电层包括在水平方向上从导电层的侧表面突出以接触第一支撑图案的突起。
16.根据权利要求15所述的半导体装置，其中，在水平剖视图中，外保护层的端部表面接触突起。
17.一种半导体装置，所述半导体装置包括：
接合垫，在基底上；
下电极结构，包括在接合垫上的第一下电极和在第一下电极上的第二下电极；
掩埋层，在第一下电极与第二下电极之间；
第一支撑图案，在下电极结构的侧表面上，第一支撑图案包括支撑孔；
介电层，在下电极结构和第一支撑图案中的每个的表面上；以及
上电极，在介电层上，
其中，第一下电极包括第一外保护层、在第一外保护层的相对侧壁之间的第一导电层和在第一导电层的相对侧壁之间的第一内保护层，
其中，第二下电极包括第二外保护层、在第二外保护层的相对侧壁之间的第二导电层和在第二导电层的相对侧壁之间的第二内保护层，并且
其中，第一外保护层和第二外保护层中的每个包括氧化钛，第一导电层和第二导电层中的每个包括氮化钛，并且第一内保护层和第二内保护层中的每个包括氮化钛硅。
18.根据权利要求17所述的半导体装置，
其中，掩埋层的底表面接触第一导电层和第一内保护层中的每个的上表面，并且
其中，掩埋层的上表面接触第二导电层的底表面。
19.根据权利要求17所述的半导体装置，其中，掩埋层包括钛。
20.一种半导体装置，所述半导体装置包括：
接合垫，在基底上；
下电极，在接合垫上，下电极包括外保护层、在外保护层的相对侧壁之间的具有U形剖面的导电层和在U形剖面的导电层的相对侧壁之间的内保护层；
第一支撑图案，在下电极的侧表面上，第一支撑图案包括支撑孔；
第一金属层，在导电层与第一支撑图案之间，第一金属层在竖直方向上与外保护层叠置并且包括在比第一支撑图案的上表面低的水平处的上表面；
介电层，在下电极和第一支撑图案中的每个的表面上；以及
上电极，在介电层上，
其中，外保护层包括氧化钛，导电层包括氮化钛，并且内保护层包括氮化钛硅，并且
其中，在水平剖视图中，外保护层和第一金属层均具有弧形形状，并且一起围绕导电层。
CN202110723495.0A 2020-09-17 2021-06-28 包括包含内保护层和外保护层的下电极的半导体装置 Pending CN114203669A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0119546 2020-09-17
KR1020200119546A KR20220037053A (ko) 2020-09-17 2020-09-17 내부 보호층 및 외부 보호층을 포함하는 하부 전극을 갖는 반도체 소자

Publications (1)

Publication Number Publication Date
CN114203669A true CN114203669A (zh) 2022-03-18

Family

ID=80627953

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110723495.0A Pending CN114203669A (zh) 2020-09-17 2021-06-28 包括包含内保护层和外保护层的下电极的半导体装置

Country Status (3)

Country Link
US (2) US11901291B2 (zh)
KR (1) KR20220037053A (zh)
CN (1) CN114203669A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11974424B2 (en) * 2021-11-30 2024-04-30 Winbond Electronics Corp. Memory device and method of forming the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476936B1 (ko) * 2002-10-30 2005-03-17 삼성전자주식회사 엠아이엠 구조의 커패시터를 갖는 반도체소자 및 그형성방법
KR100951557B1 (ko) 2003-06-14 2010-04-09 주식회사 하이닉스반도체 ＴｉＮ 하부 전극을 갖는 반도체 메모리 소자 및 그제조방법
KR100673895B1 (ko) 2004-06-30 2007-01-26 주식회사 하이닉스반도체 캐패시터의 제조 방법
KR100614803B1 (ko) * 2004-10-26 2006-08-22 삼성전자주식회사 커패시터 제조 방법
KR100712502B1 (ko) 2004-11-30 2007-05-02 삼성전자주식회사 금속-유전막-금속 캐패시터 및 그 제조방법
KR20080055215A (ko) 2006-12-14 2008-06-19 주식회사 하이닉스반도체 캐패시터의 실린더형 하부전극 형성방법
US8889507B2 (en) 2007-06-20 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitors with improved reliability
KR20090028030A (ko) 2007-09-13 2009-03-18 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US7915135B2 (en) 2009-04-30 2011-03-29 United Microelectronics Corp. Method of making multi-layer structure for metal-insulator-metal capacitor
KR101626954B1 (ko) 2010-03-29 2016-06-03 삼성전자주식회사 반도체 장치의 캐패시터 제조 방법 및 이에 따라 제조된 반도체 장치의 캐패시터
US8865544B2 (en) * 2012-07-11 2014-10-21 Micron Technology, Inc. Methods of forming capacitors
KR102368099B1 (ko) 2015-06-25 2022-02-25 삼성전자주식회사 커패시터 및 이를 포함하는 반도체 장치
JP6576235B2 (ja) 2015-12-21 2019-09-18 東京エレクトロン株式会社 Ｄｒａｍキャパシタの下部電極およびその製造方法
KR20180007543A (ko) * 2016-07-13 2018-01-23 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
US20240136286A1 (en) 2024-04-25
KR20220037053A (ko) 2022-03-24
US20220084943A1 (en) 2022-03-17
US11901291B2 (en) 2024-02-13

Similar Documents

Publication Publication Date Title
TWI762156B (zh) 半導體記憶體元件以及其製造方法
US11569344B2 (en) Integrated circuit devices and methods of manufacturing the same
KR101767107B1 (ko) 반도체 장치의 캐패시터
KR102397893B1 (ko) 반도체장치 및 그 제조 방법
TWI543241B (zh) 電容器及其製造方法
CN110676255B (zh) 半导体存储器件
CN110752202A (zh) 半导体器件
CN113345835A (zh) 半导体器件及其制造方法
US20240136286A1 (en) Semiconductor devices including lower electrodes including inner protective layer and outer protective layer
CN111009491B (zh) 半导体装置及其制造方法
US11244787B2 (en) Semiconductor device and method for fabricating the same
KR20120042054A (ko) 반도체 장치의 캐패시터 및 캐패시터 제조 방법
US8716833B2 (en) Semiconductor devices and methods of manufacturing the same
US11424202B2 (en) Semiconductor devices having landing pads
US20230354589A1 (en) Semiconductor devices
US20070007656A1 (en) Semiconductor device and methods thereof
KR20150005817A (ko) 반도체 소자 및 그 제조 방법
CN114512164A (zh) 半导体存储器装置
US20220344341A1 (en) Semiconductor devices having air gaps
US20230178634A1 (en) Semiconductor devices having spacer structures
US11770926B2 (en) Semiconductor devices including an edge insulating layer
KR20080108697A (ko) 커패시터의 형성 방법 및 반도체 소자의 제조방법
US20240186369A1 (en) Integrated circuit devices and methods of manufacturing the same
US20240008260A1 (en) Semiconductor devices having contact plugs
CN116156879A (zh) 半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination