CN116782632A - 半导体存储器结构及其形成方法 - Google Patents
半导体存储器结构及其形成方法 Download PDFInfo
- Publication number
- CN116782632A CN116782632A CN202210222244.9A CN202210222244A CN116782632A CN 116782632 A CN116782632 A CN 116782632A CN 202210222244 A CN202210222244 A CN 202210222244A CN 116782632 A CN116782632 A CN 116782632A
- Authority
- CN
- China
- Prior art keywords
- bit line
- layer
- semiconductor memory
- memory structure
- seam
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 49
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 34
- 229920005591 polysilicon Polymers 0.000 claims abstract description 34
- 238000002955 isolation Methods 0.000 claims abstract description 33
- 238000005530 etching Methods 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims description 49
- 230000004888 barrier function Effects 0.000 claims description 32
- 239000003990 capacitor Substances 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 7
- 230000000903 blocking effect Effects 0.000 abstract description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 238000000059 patterning Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910019311 (Ba,Sr)TiO Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910017121 AlSiO Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- -1 SiN Chemical class 0.000 description 2
- 229910002367 SrTiO Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本申请提供一种半导体存储器结构及其形成方法；其中，所述半导体存储器结构包括：隔离区，包围主动区，位于基板之上；两字线，位于主动区之中；位线接点，位于两字线之间；第一位线，位于位线接点之上，位线接点包括多晶硅，并具有下凹的顶表面。本发明实施例借由刻蚀工艺扩大位线接点的接缝，再于接缝中填入位线的阻挡层，可降低位线接点电阻。此外，较短的位线接点以及较低的位线位置均可降低寄生电容。
Description
技术领域
本发明实施例有关于一种半导体存储器结构，且特别有关于一种位线及其形成方法。
背景技术
随着集成电路尺寸缩小，动态随机存取存储器(Dynamic Random Access Memory，DRAM)密度增加，缝隙填充工艺越来越困难。可能在形成位线接点时产生接缝，进而造成高阻值的位线接点。
发明内容
本发明一些实施例提供一种半导体存储器结构，包括：隔离区，包围主动区，位于基板之上；两字线，位于主动区之中；位线接点，位于两字线之间；第一位线，位于位线接点之上，位线接点包括多晶硅，并具有下凹的顶表面。
本发明实施例亦提供一种半导体存储器结构，包括：位线接点，位于两字线之间的主动区上；第一位线，包括第一阻挡层及第一导电层，位于位线接点之上，第二位线，包括第二阻挡层及第二导电层，位于隔离区上，第一阻挡层比第二阻挡层厚。
本发明实施例又提供一种半导体存储器结构的形成方法，包括：形成隔离结构包围主动区于基板之中；形成两字线于主动区之中；形成开口于两字线之间；沉积多晶硅层具有接缝于开口之中；刻蚀多晶硅层以扩大接缝；以及沉积位线材料于接缝之中。
本发明实施例借由刻蚀工艺扩大位线接点的接缝，再于接缝中填入位线的阻挡层，可降低位线接点电阻。此外，较短的位线接点以及较低的位线位置均可降低寄生电容。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是，各种特征部件并未按照比例绘制且仅用以说明例示。事实上，元件的尺寸可能经放大或缩小，以清楚地表现出本发明实施例的技术特征。
图1是根据一些实施例绘示出半导体存储器结构的俯视图。
图2A-图2E、图2F-1、图2F-2、图2G是根据一些实施例绘示出形成半导体存储器结构的各阶段剖面图。
图3A-图3C、图3D-1、图3D-2是根据另一些实施例绘示出形成半导体存储器结构的各阶段剖面图。
附图标记
100,200:半导体存储器结构
102:基板
104:隔离区
105:盖层
106:主动区
108:字线
108a:栅极介电层
108b:阻挡层
108c:导电层
114:顶层
116:半导体材料层
118:硬罩幕层
120:开口
122:多晶硅层
124:接缝
126:位线材料
126a:第一位线
126b:第二位线
128:阻挡层
128e:延伸部分
130:导电层
132:硬罩幕层
134:凹槽
136:隔离层
140:电容接点
142:硅化物
144:电容
1-1,2-2:线
H:高度差
具体实施方式
图1是根据一些实施例绘示出半导体存储器结构100的俯视图。图2A-图2E、图2F-1、图2F-2、图2G是根据一些实施例绘示出形成半导体存储器结构100的各阶段剖面图。图2A-图2E、图2F-1绘示出图1中沿线1-1而得的半导体存储器结构100的剖面图。图2F-2、图2G绘示出图1中沿线2-2而得的半导体存储器结构100的剖面图。
如图1所绘示，半导体存储器结构100包括隔离区104包围主动区106。位线接点122形成于两字线108之间，位线126形成于位线接点122之上，并在俯视图中与字线108垂直。如图2A所绘示，提供基板102。基板102可为半导体基板，其可包括元素半导体或合金半导体。此外，基板102也可以是绝缘层上覆半导体(semiconductor on insulator，SOI)。基板102可为N型或P型的导电类型。接着，形成一顶层114于基板102之上，并形成垫层于顶层114之上(未绘示)。顶层114可作为基板102及垫层之间的缓冲层，垫层可为隔离层，且可做为后续刻蚀的停止层。顶层114为氧化物例如氧化硅。垫层可为SiN、SiCN、SiOC、SiOCN、其他可用的材料，或上述之组合。
接着，以图案化工艺例如光刻及刻蚀工艺形成沟槽以定义主动区106(未绘示)。在一些实施例中，沟槽包围主动区106。
接着，在沟槽的侧壁及底表面顺应性地形成衬层118。衬层118可用以保护主动区106，使其在后续工艺中(例如退火或刻蚀工艺中)不受损害。在一些实施例中，衬层118以氧化物例如氧化硅制成。
接着，在沟槽中形成隔离结构104。隔离结构104可以氮化硅、氧化硅、其他介电材料、或上述之组合制成。之后，平坦化隔离结构104以露出垫层的顶表面(未绘示)。接着，移除垫层露出顶层114的上表面(未绘示)。在一些实施例中，以湿刻蚀工艺或干刻蚀工艺移除垫层，湿刻蚀工艺可包括使用磷酸(H3PO4)溶液。
接着，进行图案化工艺例如光刻及刻蚀工艺在主动区106中以及隔离结构104中形成沟槽(未绘示)。由于刻蚀工艺在主动区106以及隔离结构104中的刻蚀速率不同，因此在主动区106中以及隔离结构104所形成的沟槽深度不同。在一些实施例中，隔离结构104中的沟槽比主动区106中的沟槽深。
接着，在主动区106中以及隔离结构104的沟槽中形成字线108。字线108包括栅极介电层108a、阻挡层108b、及导电层108c。其中，栅极介电层108a形成于主动区106中沟槽的侧壁及底表面上。可于主动区106中沟槽以及隔离结构104中沟槽的侧壁及底表面形成阻挡层108b，以防止后续形成的导电材料扩散。接着，以导电层108c填充主动区106以及隔离结构104中沟槽内阻挡层108b之间的空间。
在一些实施例中，栅极介电层108a可包括氧化硅、氮化硅、或氮氧化硅、高介电常数(high-k)(亦即介电常数大于3.9)的介电材料例如HfO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3、BaTiO3、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、(Ba、Sr)TiO3、Al2O3、或上述之组合。在一些实施例中，栅极介电层108a以热氧化工艺例如快速热工艺(rapid thermal processing，RTP)原位蒸气产生(in-situ steam generation，ISSG)形成于主动区106内的沟槽中。
在一些实施例中，阻挡层108b以金属材料制成。阻挡层108b的材料可为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、或上述之组合。导电层108c包括金属材料(例如钨、铝、或铜)、金属合金、或上述之组合。
接着，进行刻蚀工艺回蚀主动区106中以及隔离结构104中的导电层108c及阻挡层108b至想要的高度以形成字线108。
接着，以盖层105填充字线108上方的沟槽，并覆盖基板102。在一些实施例中，盖层105及隔离结构104包括氮化物例如SiN、SiCN、SiOC、SiOCN。
接着，在盖层105上方沉积半导体材料层116，并在半导体材料层116上方沉积硬罩幕层118。半导体材料层116可包括多晶硅(polysilicon)。硬罩幕层118可包括氧化物例如氧化硅。接着，以图案化工艺例如光刻及刻蚀工艺形成开口120于字线108之间的主动区106上。在一些实施例中，开口120穿过硬罩幕层118、半导体材料层116、盖层105及主动区106。接着，如图2B中所绘示，顺应性地沉积多晶硅层122于开口120的侧壁及底表面上，且覆盖硬罩幕层118的上表面。接缝124形成于开口120中的多晶硅层122之中。
接着，如图2C中所绘示，刻蚀多晶硅层122以扩大接缝124。在一些实施例中，刻蚀工艺去除了硬罩幕层118上表面及侧壁上的多晶硅层122，并露出硬罩幕层118上表面及侧壁。余留在开口120中的多晶硅层122在字线108之间的主动区106上形成位线接点122。在一些实施例中，在刻蚀多晶硅层122后，多晶硅层122的最高点与半导体材料层116的上表面大抵上齐平。此外，在刻蚀多晶硅层122后，多晶硅层122具有弯曲且下凹的顶表面。在一些实施例中，刻蚀多晶硅层122的工艺可包括干刻蚀工艺(例如反应离子刻蚀、非等向性等离子体刻蚀、或上述之组合)。在一些实施例中，干刻蚀的刻蚀流量为10sccm至20sccm。
接着，如图2D中所绘示，以刻蚀工艺移除硬罩幕层118以露出半导体材料层116的上表面。刻蚀工艺可包括干刻蚀工艺(例如反应离子刻蚀、非等向性等离子体刻蚀)、湿刻蚀工艺、或上述之组合。
接着，如图2E中所绘示，形成位线材料126于扩大的接缝124及开口120之中，并覆盖多晶硅层122的上方。位线材料126包括阻挡层128及导电层130。在形成导电层130之前，可于接缝124的侧壁及底部形成阻挡层128。阻挡层128的材料可为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)、其他合适的材料、或上述之组合。导电层130包括金属材料(例如钨、铝、或铜)、金属合金、或上述之组合。根据一些实施例，可以原子层沉积工艺沉积位线材料126的阻挡层128及导电层130。
在一些实施例中，阻挡层128具有延伸部分128e形成于扩大的接缝124之中。在一些实施例中，延伸部分128e延伸于位线接点122之中。在一些实施例中，由于扩大了接缝124，阻挡层128的延伸部分128e的上表面比下表面宽。并且，阻挡层128的延伸部分128e比位线接点122窄。
在一些实施例中，由于位线126材料的阻挡层128及导电层130是顺应性地形成于位线接点122之上，位线126材料的导电层130在位线接点122上方具有下凹的上表面。
接着，如图2F-1中所绘示，形成硬罩幕层132于位线材料126之上。硬罩幕层132可包括氮化物例如SiN、SiCN、SiOC、SiOCN。硬罩幕层132可为多层结构，每一层硬罩幕层132的材料可相同或不同。接着，如图2F-2中所绘示，以图案化工艺例如光刻及刻蚀工艺形成第一位线126a及第二位线126b。第一位线126a位于位线接点122之上，且第二位线126b位于第一位线126a旁的隔离结构104之上。
根据一些实施例，在形成第一位线126a的过程中，移除了第一位线126a两侧的位线接点材料122，而在第一位线126a两侧的基板102中形成凹槽134。在一些实施例中，为了将位线接点材料122彻底移除，凹槽134的底表面低于位线接点122的底表面。
由于在位线接点122上方的第一位线126a的阻挡层128具有延伸部分128e，第一位线126a的阻挡层128比第二位线126b的阻挡层128厚。此外，由于位线126材料的导电层130在位线接点122上方具有下凹的上表面，第一位线126a的顶表面低于第二位线126b的顶表面，第一位线126a与第二位线126b的高度差为H。在一些实施例中，第一位线126a的导电层130与第二位线126b的导电层130的厚度大抵相同。
接着，如图2G中所绘示，在位线126a及126b之间及之上顺应性地沉积间隔物结构136。间隔物结构136可提供位线126侧壁的隔离。间隔物结构136可为多层结构。间隔物结构136可包括氧化物、氮化物、其他可用的材料、或上述之组合。在一些实施例中，间隔物结构136填充凹槽134以形成隔离结构136。在一些实施例中，隔离结构136的底表面低于位线接点122的底表面。
接着，以图案化工艺例如光刻及刻蚀工艺在位线126a及126b之间形成沟槽(未绘示)。先在沟槽中形成电容接点140。电容接点140可包括多晶硅材料。接着，在电容接点140上形成硅化物142。硅化物142可降低电容接点140与后续形成的电容之间的阻值。接着，在硅化物142上形成电容144。
电容144可包括底电极、顶电极、及夹于其中的介电质(未绘示)。底电极及顶电极可包括TiN、TaN、TiAlN、TiW、WN、Ti、Au、Ta、Ag、Cu、AlCu、Pt、W、Ru、Al、Ni、金属氮化物、或上述之组合。介电质可包括高介电常数介电材料例如HfO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3、BaTiO3、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、(Ba、Sr)TiO3、Al2O3、或上述之组合。
如上所述，借由扩大位线接点材料122的接缝124，并将位线126的阻挡层128填入扩大的接缝124之中，可降低位线接点122电阻。此外，位线接点122上的位线126的位置较低，位线接点122亦较短，可降低位线126至电容接点140之间的寄生电容。
图3A-图3C、图3D-1、图3D-2是根据一些实施例绘示出形成半导体存储器结构200的各阶段剖面图。其中与前述实施例相同或相似的工艺或元件将沿用相同的元件符号，其详细内容将不再赘述。与前述实施例的差别在于，如图3A所示，在刻蚀位线接点材料122，扩大接缝124之后，接缝124两侧的位线材料122具有平坦的上表面。
如图3A中所绘示，刻蚀多晶硅层122以扩大接缝124且露出硬罩幕层118的上表面及侧壁。在一些实施例中，在刻蚀多晶硅层122后，多晶硅层122的上表面与半导体材料层116的上表面大抵上齐平。与图2C所示的实施例相较之下，图3A所示的实施例的刻蚀量较少，因此在接缝124两侧的多晶硅层122产生平坦的顶表面。在一些实施例中，干刻蚀的刻蚀流量为20sccm至30sccm。
接着，如图3B中所绘示，以刻蚀工艺移除硬罩幕层118以露出半导体材料层116的上表面。
接着，如图3C中所绘示，形成位线材料126于接缝124及开口120之中，并覆盖基板102的上方。位线材料126包括阻挡层128及导电层130。在形成导电层130之前，可于接缝124的中形成阻挡层128。形成图3C中位线材料126的工艺及材料可与形成图2E中位线材料126的工艺及材料相同或相似，于此不重述。
在一些实施例中，由于接缝124两侧的多晶硅层122具有平坦的顶表面，而位线126材料的阻挡层128及导电层130是顺应性地形成于位线接点122之上，位线126材料的导电层130在位线接点122上方亦具有平坦的上表面。
接着，如图3D-1中所绘示，形成硬罩幕层132于位线材料126之上。形成图3D-1中硬罩幕层132的工艺及材料可与形成图2F-1中硬罩幕层132的工艺及材料相同或相似，于此不重述。
接着，如图3D-2中所绘示，以图案化工艺例如光刻及刻蚀工艺形成第一位线126a及第二位线126b。第一位线126a位于位线接点122之上，且第二位线126b位于第一位线126a旁的隔离结构104之上。形成图3D-2中第一位线126a及第二位线126b的工艺及材料可与形成图2F-2中第一位线126a及第二位线126b的工艺及材料相同或相似，于此不重述。
在一些实施例中，第一位线126a的导电层130的底表面与第二位线126b的导电层130的底表面大抵齐平。第一位线126a的阻挡层128比第二位线126b的阻挡层128厚。因此，可借以降低电阻。
如上所述，借由扩大位线接点材料122的接缝124，并将位线126的阻挡层128填入扩大的接缝124之中，可降低电阻。借由控制刻蚀位线接点材料122的工艺参数，位线接点材料122上位线126的导电层130可与隔离区104上位线126的导电层130大抵齐平。
综上所述，借由刻蚀工艺扩大位线接点的接缝，再于接缝中填入位线的阻挡层，可降低位线接点电阻。此外，较短的位线接点以及较低的位线位置均可降低寄生电容。
Claims (12)
1.一种半导体存储器结构，其特征在于，包括：
一隔离区，包围一主动区，位于一基板中；
两字线，位于该主动区之中；
一位线接点，位于两字线之间；
一第一位线，位于该位线接点之上；
其中该位线接点包括多晶硅，并具有一下凹的顶表面。
2.如权利要求1所述的半导体存储器结构，其特征在于，更包括：
一第二位线，位于该第一位线旁的该隔离区上；
其中该第一位线的一顶表面低于该第二位线的一顶表面。
3.如权利要求2所述的半导体存储器结构，其特征在于，该第一位线及该第二位线分别包括一阻挡层及一导电层，其中该第一位线的该阻挡层比该第二位线的该阻挡层厚。
4.如权利要求3所述的半导体存储器结构，其特征在于，该第二位线的该导电层的一底表面与该第一位线的该导电层的一底表面齐平。
5.如权利要求1所述的半导体存储器结构，其特征在于，该第一位线包括一第一阻挡层，其中该第一阻挡层具有一延伸部分延伸于该位线接点之中，其中该延伸部分比该位线接点窄。
6.如权利要求5所述的半导体存储器结构，其特征在于，该延伸部分的一上表面比该延伸部分的一下表面宽。
7.如权利要求2所述的半导体存储器结构，其特征在于，更包括：
一电容接点，位于该第一位线及该第二位线之间；
一电容，位于该电容接点之上；以及
一隔离结构，位于该位线接点及该电容接点之间；
其中该隔离结构的一底表面低于该位线接点的一底表面。
8.一种半导体存储器结构的形成方法，其特征在于，包括：
形成一隔离结构包围一主动区于一基板之中；
形成两字线于该主动区之中；
形成一开口于两字线之间；
沉积一多晶硅层具有一接缝于该开口之中；
刻蚀该多晶硅层以扩大该接缝；以及
沉积一位线材料于该接缝之中。
9.如权利要求8所述的半导体存储器结构的形成方法，其特征在于，在刻蚀该多晶硅层之后，该多晶硅层具有一弯曲的顶表面。
10.如权利要求8所述的半导体存储器结构的形成方法，其特征在于，更包括：
沉积一第一硬罩幕层于该基板之上；
形成该开口于该第一硬罩幕层之中；
顺应性地沉积该多晶硅层于该开口之中及该第一硬罩幕层之上；以及
在扩大该接缝之后，移除该第一硬罩幕层；
其中在刻蚀该多晶硅层之后，露出该第一硬罩幕层的一上表面及一侧壁。
11.如权利要求8所述的半导体存储器结构的形成方法，其特征在于，更包括：
沉积一隔离层于该主动区上；
沉积一半导体材料层于该隔离层上；
在扩大该接缝之后，该多晶硅层的一最高点与该半导体材料层的一顶表面齐平。
12.如权利要求8所述的半导体存储器结构的形成方法，其特征在于，在刻蚀该多晶硅层之后，该接缝两侧的该多晶硅层具有平坦的一上表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210222244.9A CN116782632A (zh) | 2022-03-07 | 2022-03-07 | 半导体存储器结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210222244.9A CN116782632A (zh) | 2022-03-07 | 2022-03-07 | 半导体存储器结构及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116782632A true CN116782632A (zh) | 2023-09-19 |
Family
ID=87984630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210222244.9A Pending CN116782632A (zh) | 2022-03-07 | 2022-03-07 | 半导体存储器结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116782632A (zh) |
-
2022
- 2022-03-07 CN CN202210222244.9A patent/CN116782632A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI601243B (zh) | 於ｃｍｏｓ集成期間利用密閉磊晶生長技術形成源極／汲極接點之方法 | |
| US9412665B2 (en) | Semiconductor device and method of fabricating the same | |
| TWI625826B (zh) | 半導體裝置結構及其製造方法 | |
| US11521975B2 (en) | Semiconductor memory structure and method for forming the same | |
| US8723244B2 (en) | Semiconductor device having storage electrode and manufacturing method thereof | |
| CN108155147B (zh) | 半导体存储器件及其制造方法 | |
| US10923479B2 (en) | Method for fabricating a memory device | |
| US11133248B2 (en) | Semiconductor structure and method for fabricating the same | |
| TW202339206A (zh) | 半導體裝置 | |
| TWI803180B (zh) | 半導體記憶體結構及其形成方法 | |
| US11805639B2 (en) | Semiconductor devices | |
| CN116782632A (zh) | 半导体存储器结构及其形成方法 | |
| JP2023066390A (ja) | ビア／埋め込み電源レール間コンタクト構造またはビア／裏側電源レール間コンタクト構造を含む構造 | |
| US20230345703A1 (en) | Semiconductor memory structure and method for forming the same | |
| TWI578447B (zh) | 記憶體裝置及其製造方法 | |
| KR20220037053A (ko) | 내부 보호층 및 외부 보호층을 포함하는 하부 전극을 갖는 반도체 소자 | |
| KR20220116637A (ko) | 반도체 메모리 장치 | |
| TWI833382B (zh) | 動態隨機存取記憶體及其形成方法 | |
| US11943913B2 (en) | Method of manufacturing semiconductor structure having multi-work function gate electrode | |
| US20230113319A1 (en) | Semiconductor device including contact plug | |
| US20220344341A1 (en) | Semiconductor devices having air gaps | |
| US20220293595A1 (en) | Integrated circuit devices | |
| CN118076096A (zh) | 动态随机存取存储器及其形成方法 | |
| CN110391230B (zh) | 存储器装置及其制造方法 | |
| US20220328637A1 (en) | Process and Structure for Source/Drain Contacts |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |