KR20000046947A - 아날로그 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체기판의 트랜지스터영역에 이온을 주입하여 활성영역 형성하고, 필드산화막이 형성될 부위에 트렌치를 형성하는 단계와; 상기 결과물 상에 버퍼산화막을 적층한 후 연속하여 필드산화막 및 하부폴리실리콘층을 적층하는 단계와; 상기 단계 후에 트랜지스터영역 및 커패시터영역의 버퍼산화막, 필드산화막, 하부폴리실리콘층을 평탄화하도록 연마하여 트랜지스터영역의 반도체기판을 노출시키는 단계와; 상기 커패시터영역의 트렌치에 몰입되는 하부폴리실리콘층의 일부를 개방하도록 제2감광막을 적층한 후 노출된 하부폴리실리콘층에 도펀트를 주입하여 도핑영역을 형성하는 단계와; 상기 단계 후에 산화막, 상부폴리실리콘층, 텅스텐실리사이드층 및 반사방지막을 순차적으로 적층하는 단계와; 상기 단계 후에 반사방지막 상에 제3감광막을 적층한 후 식각하여 게이트 및 커패시터의 상부전극을 형성하는 단계를 포함한 아날로그 반도체소자의 제조방법인 바, 필드산화막에 일정 깊이 함몰된 트렌치를 형성한 후, 그 트렌치 내에 커패시터의 하부전극을 몰입 형성하므로 공정을 단순화하고, 커패시터의 높이를 줄여주어 소자의 신뢰성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.
Description
본 발명은 아날로그 반도체소자에 관한 것으로서, 특히, 필드산화막에 일정깊이 함몰된 트렌치를 형성하고, 그 패턴부위에 커패시터의 하부전극을 몰입 형성하고, 그 후속 공정으로 트랜지스터의 게이트전극 및 커패시터의 상부전극을 동시에 형성하므로 공정을 단순화하고, 커패시터의 높이를 줄여주어 소자의 신뢰성을 향상시키도록 하는 아날로그 반도체소자의 제조방법에 관한 것이다.
일반적으로, 반도체장치의 종류에는 여러 가지가 있으며, 이 반도체장치 내에 형성되는 트랜지스터 및 커패시터등을 구성시키는 방법에는 다양한 제조기술이 사용되고 있으며, 최근에는 반도체기판 상에 산화막을 입혀 전계효과를 내도록 하는 모스형 전계효과트랜지스터(MOSFET; metal oxide semiconductor field effect transistor)를 점차적으로 많이 사용하고 있는 실정에 있다.
상기한 모스형 전계효과트랜지스터는 반도체 기판상에 형성된 게이트가 반도체층에서 얇은 산화 실리콘막에 의해 격리되어 있는 전계효과 트랜지스터로 접합형과 같이 임피던스가 저하되는 일이 없으며, 확산 공정이 1회로 간단하고, 소자간의 분리가 필요 없는 장점을 지니고 있어서, 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 장치이다.
이러한 반도체 장치에는 모스형 전계효과트랜지스터에서 아날로그 신호를 디지털 신호로 변화시켜야 하는 옵션프로세스가 적용되는 경우에 트랜지스터(Transistor) 영역을 형성하면서 동시에 아날로그(Analogue) 회로용으로 사용되는 커패시터(Capacitor) 영역이 형성된 아날로그형 반도체소자를 제조하여 사용하고 있으며, 본 발명은 아날로그 회로용으로 사용되는 커패시터의 특성을 개선시킨 새로운 발명을 제안하고 있다.
도 1은 종래의 아날로그 반도체장치의 공정 단면을 개략적으로 예시하여 보인 도면으로서, 종래의 공정은 반도체기판(1) 상에 필드산화막(2) 및 게이트산화막(4')을 형성하고, 이 필드산화막(2) 및 게이트산화막(4')상에 트랜지스터 영역의 게이트전극인 동시에 커패시터 영역의 하부전극으로 사용되는 제1폴리실리콘층(4) 및 텅스텐실리사이드층(5)을 연속적으로 도포하여 형성한다.
그리고, 계속하여 상기 텅스텐실리사이드층(4) 상에 커패시터 영역의 하부전극의 절연을 방지하면서 텅스텐실리사이드층(4)상에 적층되는 산화막이 두껍게 형성되는 것을 방지하는 버퍼산화막(6)을 적층하고서 그 위에 커패시터산화막(7) 및 커패시터 영역에서 상부전극으로 사용되는 제2폴리실리콘층(7)을 연속하여 도포한다.
그 이후에 제1마스킹 공정을 통하여 커패시터 영역의 제2폴리실리콘층(7)을 식각하게 되면, 트랜지스터 영역에 있던 제2폴리실리콘층(7) 역시 식각되어 제거되며, 그 후에 제2마스킹 공정을 통하여 트랜지스터 및 커패시터 영역의 텅스텐실리사이드막(5) 및 폴리실리콘막(4) 역시 동시에 식각해 내고 트랜지스터 영역의 게이트전극과 커패시터 영역의 커패시터 전극을 형성하게 되는 것이다.
그런데, 상기한 바와 같이, 종래의 필드산화막(2)은 LOCOS(Local Oxidation Of Silicon)공정 혹은 PBL(Poly Buffered LOCOS)공정에 의하여 형성되므로 반도체기판으로 부터 필드산화막 두께의 55%정도가 상부로 돌출되어지고, 그 필드산화막(2) 상에 커패시터가 형성되므로 결과적으로 높은 위상차를 갖는 상태에서 커패시터의 상층부위에 메탈이 형성되는 공정을 진행하게 되면, 빽엔드(Back-End)공정중에서 특히, 마스크 공정진행시에 마스크의 균일도가 나빠져서 마스크의 형성상태가 불량하여질 뿐만 아니라 연이어서 진행되는 식각공정시 커패시터의 상부전극이 높은 위상차로 인하여 공격(Attack)을 받아서 커패시터가 파손되는 문제를 지니고 있었다.
특히, 상기 위상차는 후속공정이 진행됨에 따라 금속 접촉창인 경우에는 금속의 층덮힘 현상(Step Coverage)이 유발되어 금속배선의 단선 불량을 유발하여 소자의 신뢰성과 수율을 저하시키는 문제점을 지니고 있었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 필드산화막에 일정 깊이 함몰된 트렌치를 형성하고, 그 패턴부위에 커패시터의 하부전극을 몰입 형성하고, 그 후속공정으로 트랜지스터의 게이트전극 및 커패시터의 상부전극을 동시에 형성하므로 공정을 단순화하고, 커패시터의 높이를 줄여주어 소자의 신뢰성을 향상시키도록 하는 것이 목적이다.
도 1은 종래의 아날로그 반도체장치의 트랜지스터 및 커패시터의 구성을 개략적으로 예시하여 보인 단면도이고,
도 2 내지 도 8은 본 발명에 따른 아날로그 반도체장치에서 트랜지스터 및 커패시터를 형성하는 공정을 순차적으로 보인 도면이다.
-도면의 주요부분에 대한 부호의 설명-
15 : 반도체기판 20 : 활성영역
25 : 제1감광막 30 : 트렌치
35 : 버퍼산화막 40 : 필드산화층
50 : 하부폴리실리콘층 60 : 제2감광막
70 : 도펀트 80 : 산화막
90 : 상부폴리실리콘층 100 : 텅스텐실리사이드층
110 : 반사방지막 120 : 제3감광막
130 : 스페이서막 A : 평탄화라인
B : 게이트 C : 커패시터
이러한 목적은 반도체기판의 트랜지스터영역에 이온을 주입하여 활성영역을 형성하는 단계와; 상기 단계 후에 제1감광막을 적층 및 패터닝하여 필드산화막이 형성될 부위에 식각을 하여 트렌치를 형성하는 단계와; 상기 결과물 상에 버퍼산화막을 적층한 후 연속하여 필드산화막 및 하부폴리실리콘층을 적층하는 단계와; 상기 단계 후에 트랜지스터영역 및 커패시터영역의 버퍼산화막, 필드산화막, 하부폴리실리콘층을 평탄화하도록 연마하여 트랜지스터영역의 반도체기판을 노출시키는 단계와; 상기 커패시터영역의 트렌치에 몰입되는 하부폴리실리콘층의 일부를 개방하도록 제2감광막을 적층한 후 노출된 하부폴리실리콘층에 도펀트를 주입하여 도핑영역을 형성하는 단계와; 상기 단계 후에 산화막, 상부폴리실리콘층, 텅스텐실리사이드층 및 반사방지막을 순차적으로 적층하는 단계와; 상기 단계 후에 반사방지막 상에 제3감광막을 적층한 후 식각하여 게이트 및 커패시터의 상부전극을 형성한 후 측면부위에 스페이서막을 적층하는 단계를 포함하여 이루어진 아날로그 반도체소자의 제조방법을 제공하므로써 달성된다.
그리고, 상기 버퍼산화막, 필드산화막, 하부폴리실리콘층을 평탄화할 때 화학기계적연마공정(Chemical Mechanical Polishing)을 이용하도록 한다.
이하, 첨부한 도면에 의거하여 본 발명에 따른 일실시예에 의하여 상세히 설명한다.
도 2 내지 도 8은 본 발명에 따른 아날로그 반도체소자에서 트랜지스터 및 커패시터를 형성하는 공정을 순차적으로 보인 도면이다.
우선, 도 2는 트랜지스터영역과 커패시터영역으로 구분되는 아날로그 반도체소자에서, 반도체기판(15)의 트랜지스터영역에 고농도 불순물인 이온을 주입하여 활성영역(20)을 형성하는 상태를 도시하고 있다.
그리고, 도 3은 상기 단계 후에 트랜지스터영역(20)에 제1감광막(25)을 적층하여 필드산화막이 형성될 부위에 트렌치(30)를 형성하는 상태를 도시하고 있다.
도 4 및 도 5는 상기 제1감광막(25)을 제거한 후에 결과물 상에 버퍼산화막(35)을 적층한 후 연속하여 필드산화막(40) 및 하부폴리실리콘층(50)을 적층하는 상태를 도시하고 있다.
도 6은 상기 단계 후에 트랜지스터영역 및 커패시터영역의 버퍼산화막(35), 필드산화막(40), 하부폴리실리콘층(50)을 화학기계적연마법(Chemical Mechanical Polishing)으로 평탄화하도록 연마하여 트랜지스터영역의 반도체기판(15)을 노출시키는 상태를 도시하고 있다.
그리고, 연속하여 상기 커패시터영역의 필드패턴홈부(30)에 몰입되는 하부폴리실리콘층(50)의 일부를 개방하도록 제2감광막(60)을 적층한 후에 노출된 하부폴리실리콘층(50)에 도펀트(70)를 주입하여 도핑영역(75)을 형성하는 상태를 도시하고 있다.
또한, 도 7은 상기 단계 후에 산화막(80), 상부폴리실리콘층(90), 텅스텐실리사이드층(100) 및 반사방지막(120)을 순차적으로 적층한 후 게이트전극과 커패시터가 형성될 부위에 상기 반사방지막(110) 상에 제3감광막(120)을 적층한 상태를 도시하고 있다.
도 8은 상기 제3감광막(120)을 이용하여 게이트(B) 및 커패시터(C)의 상부전극을 형성한 후 측면부위에 스페이서막(130)을 적층하는 상태를 도시하고 있다.
따라서, 상기한 바와 같이 본 발명에 따른 아날로그 반도체장치의 커패시터형성방법을 사용하게 되면, 필드산화막에 일정 깊이 함몰된 트렌치를 형성하고, 그 패턴부위에 커패시터의 하부전극을 몰입 형성하고, 그 후속공정으로 트랜지스터의 게이트전극 및 커패시터의 상부전극을 동시에 형성하므로 공정을 단순화하고, 커패시터의 높이를 줄여주어 소자의 신뢰성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.
즉, 트랜지스터영역과 커패시터영역의 단차가 줄어 들고, 후속공정에서 평탄화의 어려움이 해소되므로 금속간의 접촉창의 층덮힘 특성이 향상되고 금속배선 식각시에 사진공정과 식각공정에서 노칭(Notching)등의 문제점을 해결할 수 있으며, 종래의 버퍼층을 도포할 필요성이 없으므로 트랜지스터의 게이트산화막과 커패시터산화막을 한 층으로 충족시킬 수 있으므로 소자의 제조공정이 단순화 되도록 하는 장점을 지닌다.
Claims (3)
- 트랜지스터영역과 커패시터영역을 공유하는 아날로그 반도체소자에 있어서,반도체기판의 트랜지스터영역에 이온을 주입하여 활성영역을 형성하는 단계와;상기 단계 후에 제1감광막을 적층 및 패터닝하여 필드산화막이 형성될 부위를 식각하여 트렌치를 형성하는 단계와;상기 결과물 상에 버퍼산화막을 적층한 후 연속하여 필드산화막 및 하부폴리실리콘층을 적층하는 단계와;상기 단계 후에 트랜지스터영역 및 커패시터영역의 버퍼산화막, 필드산화막, 하부폴리실리콘층을 평탄화하도록 연마하여 트랜지스터영역의 반도체기판을 노출시키는 단계와;상기 커패시터영역의 트렌치부에 몰입되는 하부폴리실리콘층의 일부를 개방하도록 제2감광막을 적층한 후, 노출된 하부폴리실리콘층에 도펀트를 주입하여 도핑영역을 형성하는 단계와;상기 단계 후에 산화막, 상부폴리실리콘층, 텅스텐실리사이드층 및 반사방지막을 순차적으로 적층하는 단계와;상기 단계 후에 반사방지막 상에 제3감광막을 적층한 후 식각하여 게이트 및 커패시터의 상부전극을 형성한 후 측면부위에 스페이서막을 적층하는 단계를 포함하여 이루어진 것을 특징으로 하는 아날로그 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 버퍼산화막, 필드산화막, 하부폴리실리콘층을 평탄화할 때, 화학기계적연마공정을 이용하는 것을 특징으로 하는 아날로그 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 활성영역에 도핑되는 이온은 고농도 불순물 이온인 것을 특징으로 하는 아날로그 반도체소자의 제조방법.
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| KR100855283B1 (ko) * | 2002-06-03 | 2008-09-01 | 매그나칩 반도체 유한회사 | 캐패시터 형성 방법 |
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1998
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