KR20020012017A - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 캐패시터를 요철(凹凸)을 갖는 구조로 형성하여 절연막의 표면적을 증가시키어 정전용량을 향상시키도록 한 반도체 소자의 캐패시터 제조방법에 관한 것으로서, 반도체 기판에 소정깊이를 갖는 복수개의 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 반도체 기판의 전면에 제 1 전도층, 절연막, 제 2 전도층을 차례로 형성하는 단계와, 상기 제 2 전도층을 선택적으로 제거하여 상부전극을 형성하는 단계와, 상기 절연막 및 제 2 전도층을 선택적으로 제거하여 하부전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 캐패시터 제조방법{method for manufacturing capacitor of semiconductor device}

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 정전용량을 향상시키도록 한 반도체 소자의 캐패시터 제조방법에 관한 것이다.

아날로그(Analog) 반도체 소자에서 캐패시터(Capacitor)는 필수적으로 요구되는데, 현재 적용하고 있는 구조로는 PIP(Poly Insulator Poly), MIM(Metal Insulator Metal)의 평판 구조가 있다.

소자의 고집적화와 다양한 특성을 필요로 하는 소자의 출현으로 작은 크기의 큰 정전용량(Capacitance)을 가지는 캐패시터가 요구되고 있다.

이러한 정전용량을 증가시키는 방법으로는 유전상수(Dielectric Constant)가 큰 물질을 사용하는 방법과 절연층 두께를 감소시키는 방법, 표면적을 증가시키는 방법이 있으나 현재까지는 고유전율의 재료 개발과 막특성을 유지하면서 두께를 감소시키는 방형으로만 소자 개발이 이루어져왔다.

따라서 새로운 물질의 적용이나 막특성의 개발만이 정전용량이 큰 작은 크기의 캐패시터 개발의 방법이었다.

그러나 종래에는 캐패시터를 평판구조로 형성함으로서 새로운 물질의 적용이나 막특성의 개발만이 정전용량을 향상시키고 있어 정전용량을 향상 및 집적화에 한계가 있었다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 캐패시터를 요철(凹凸)을 갖는 구조로 형성하여 절연막의 표면적을 증가시키어 정전용량을 향상시키도록 한 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1f는 본 발명에 의한 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도

도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 트랜치

23 : 제 1 폴리 실리콘층 24 : 절연막

25 : 제 2 폴리 실리콘층 26 : 층간 절연막

27 : 도전성 플러그 28 : 금속배선

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 캐패시터 제조방법은 반도체 기판에 소정깊이를 갖는 복수개의 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 반도체 기판의 전면에 제 1 전도층, 절연막, 제 2 전도층을차례로 형성하는 단계와, 상기 제 2 전도층을 선택적으로 제거하여 상부전극을 형성하는 단계와, 상기 절연막 및 제 2 전도층을 선택적으로 제거하여 하부전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 캐패시터 제조방법을 상세히 설명하면 다음과 같다.

도 1a 내지 도 1f는 종래의 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와 같이, 트랜지스터(도시되지 않음)가 형성된 반도체 기판(21)위에 포토레지스트(도시되지 않음)를 도포한 후, 이후에 형성될 상부전극 보다 작은 크기를 갖는 포토 마스크(정사각형)(100)를 마스크로 이용하여 노광 및 현상공정으로 포토레지스트를 패터닝한다.

여기서 상기 포토 마스크(100)의 개구부는 약 1㎛ 폭을 갖는다.

도 1b에 도시한 바와 같이, 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 반도체 기판(21)을 선택적으로 제거하여 소정깊이를 갖는 복수개의 트랜치(22)를 형성한다.

이때 상기 트랜치(22)의 깊이는 하부전극 두께의 50%이고, 상기 트랜치(22)의 폭은 1㎛이다.

이어, 상기 포토레지스트를 제거하고, 상기 트랜치(22)를 포함한 반도체 기판(21)의 전면에 하부전극용 제 1 폴리 실리콘층(23)을 2500 ~ 3500Å 두께로 형성한다.

한편, 상기 제 1 폴리 실리콘층(23) 대신에 금속(Metal)막을 사용할 경우에는 4500 ~ 5500Å 두께로 형성한다.

도 1c에 도시한 바와 같이, 상기 제 1 폴리 실리콘층(23)상에 산화막 또는 질화막으로 이루어진 절연막(24)을 형성하고, 상기 절연막(24)상에 상부전극용 제 2 폴리 실리콘층(25)을 500 ~ 1500Å 두께로 형성한다.

여기서 상기 절연막(24)으로 산화막을 사용할 경우에는 200 ~ 1000Å 두께로 형성하고, 질화막을 사용할 경우에는 200 ~ 1200Å 두께로 형성하며, 상기 제 2 폴리 실리콘층(25) 대신에 금속막을 사용할 경우에는 1000 ~ 2500Å 두께로 형성한다.

도 1d에 도시한 바와 같이, 포토리소그래피 및 식각공정을 통해 상기 제 2 폴리 실리콘층(25)을 선택적으로 제거하여 상부전극(25a)을 형성한다.

도 1e에 도시한 바와 같이, 포토리소그패피 및 식각공정을 통해 상기 절연막(24)과 제 1 폴리 실리콘층(23)을 선택적으로 제거하여 하부전극(23a)을 형성한다.

이때 상기 하부전극(23a)은 상부전극(25a)보다 넓게 형성된다.

도 1f에 도시한 바와 같이, 상기 상부전극(25a)과 절연막(24) 그리고 하부전극(23a)으로 이루어진 캐패시터를 포함한 전면에 층간 절연막(26)을 형성한 후 평탄화한다.

이어, 상기 상부전극(25a) 및 하부전극(23a)의 표면이 소정부분 노출되도록 포토 및 식각공정을 통해 상기 층간 절연막(26)을 선택적으로 제거하여 콘택홀을형성한다.

그리고 상기 콘택홀내에 도전성 플러그(27)를 형성하고, 상기 도전성 플러그(27)를 통해 상부전극(25a) 및 하부전극(23a)에 전기적으로 연결되도록 도전성 플러그(27) 및 그에 인접한 층간 절연막(26)상에 금속배선(28)을 형성한다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 캐패시터 제조방법은 다음과 같은 효과가 있다.

첫째, 정전용량을 높이기 위하여 종래와 같이 고유전율 물질의 적용, 얇은 절연막의 사용에 따른 재료의 개발과 공정의 개발에 드는 비용을 절감할 수 있다.

둘째, 일반적인 식각공정을 통해 캐패시터의 표면적을 넓힘으로서 정전용량을 향상할 수 있다.

Claims (2)

1. 반도체 기판에 소정깊이를 갖는 복수개의 트랜치를 형성하는 단계;

   상기 트랜치를 포함한 반도체 기판의 전면에 제 1 전도층, 절연막, 제 2 전도층을 차례로 형성하는 단계;

   상기 제 2 전도층을 선택적으로 제거하여 상부전극을 형성하는 단계;

   상기 절연막 및 제 2 전도층을 선택적으로 제거하여 하부전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
2. 제 1 항에 있어서, 상기 트랜치의 깊이는 하부전극 두께의 50%, 폭은 1㎛로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.