KR101046758B1 - 반도체 소자 제조 방법 - Google Patents

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KR101046758B1 KR1020070111110A KR20070111110A KR101046758B1 KR 101046758 B1 KR101046758 B1 KR 101046758B1 KR 1020070111110 A KR1020070111110 A KR 1020070111110A KR 20070111110 A KR20070111110 A KR 20070111110A KR 101046758 B1 KR101046758 B1 KR 101046758B1
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Abstract

본 발명은 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위해 기판 상에 제1층간절연막을 형성하는 단계, 상기 제1층간절연막 상에 복수의 비트라인을 형성하는 단계, 상기 비트라인의 상부 및 측벽일부를 노출시키는 제2층간절연막을 형성하는 단계, 노출된 비트라인의 상부 및 측벽을 덮는 보호막을 형성하는 단계 및 상기 보호막을 식각장벽으로 잔류하는 제2층간절연막과 그 하부의 제1층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함하여 이루어지므로써, 비트라인을 보호하는 박막들의 손실을 방지할 수 있어서, 후속 플러그와의 쇼트를 방지할 수 있다.
콘택홀, 비트라인, 층간절연막, 쇼트, 플러그

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 비트라인을 보호하는 박막의 손실을 방지하기 위한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자를 대표하는 DRAM(Dynamic Random Access Memory) 소자, 특히 60nm이하급의 DRAM 소자는 하나의 트랜지스터(transistor)와 하나의 캐패시터(capacitor)를 포함하는 복수의 단위메모리셀(memory cell)을 갖는다.
그리고, 캐패시터는 전기적신호를 전달하기 위해 스토리지노드콘택플러그(storage node cotact plug)와 접촉하게 된다.
스토리지노드콘택플러그는 캐패시터의 제1전극 - 스토리지노드 또는 하부전극을 의미함 - 과의 중첩마진(overlay margin)을 향상시키기 위해 도 1과 같은 제2플러그(13)를 더 포함한다. 이 제2플러그(13)는 'SNC2'라 일컫는다. 여기서, '12'는 제1플러그(12)이고, '11'을 층간절연막(11)이다. 그리고, 제1플러그(12) 및 제2플러그(13)을 스토리지노드콘택플러그라 일컫는다.
위와 같은 구조를 갖는 스토리지노드콘택플러그를 형성하기 위해서는 홀 형(hole type)의 스토리지노드콘택홀을 형성해야 하는데, 이 스토리지노드콘택홀은 불화아르곤(ArF) 노광공정으로 형성된 포토레지스트패턴을 이용하기 때문에 제조 비용이 높아진다. 또한, 제2플러그(13)를 형성하기 위한 공정을 추가로 진행해야 하기 때문에 더욱 높은 비용이 소비된다.
이와 같은 문제를 개선하기 위해 라인형(line type) 마스크로 스토리지노드콘택홀을 형성하는 방법이 제안되었다.
도 2는 종래기술에 따른 라인형의 스토리지노드콘택홀의 제조 방법을 나타낸 공정단면도이다.
도 2를 참조하면, 복수의 비트라인(22)을 포함한 기판(23) 상에 절연막을 형성하고, 절연막 상에 라인형의 마스크패턴(21)을 형성한다.
이어서, 마스크패턴(21)을 식각장벽으로 절연막을 식각하여 기판(23)을 노출시키는 스토리지노드콘택홀(24)을 형성한다. 여기서, 절연막의 식각은 자기정렬콘택(Self Aligned Contact: SAC) 식각에 해당한다.
자기정렬콘택 식각은 질화막과 산화막의 식각선택비를 이용하는 식각공정으로, 질화막은 비트라인(22)에 포함된 비트라인하드마스크막(27) 및 비트라인스페이서(28)에 해당하고, 산화막은 절연막에 해당한다.
이와 같은 라인형 마스크패턴(21)을 사용하는 경우, 크립톤아르곤(KrF) 노광공정으로 형성할 수 있어서 비용을 절감할 수 있다.
그러나, 라인형 마스크패턴(21)을 사용하여 스토리지노드콘택홀(24)을 형성하면 비트라인(22)이 외부에 노출되는데, 이 때문에 비트라인하드마스크막(27) 및 비트라인스페이서(28)가 SAC 식각공정에서 과도하게 손실(loss)되는 문제점이 발생한다. 이하, 위의 문제점을 'SAC페일(fail)'이라 약칭표기한다.
따라서, 라인형 마스크패턴(21)을 사용하여 스토리지노드콘택홀(24)을 형성하는 공정에서 SAC페일 현상을 방지할 수 있는 기술의 필요성이 제기되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 라인형 마스크패턴을 이용하여 SAC공정에서 비트라인을 보호하는 박막들의 손실을 방지하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판 상에 제1층간절연막을 형성하는 단계, 상기 제1층간절연막 상에 복수의 비트라인을 형성하는 단계, 상기 비트라인의 상부 및 측벽일부를 노출시키는 제2층간절연막을 형성하는 단계, 노출된 비트라인의 상부 및 측벽을 덮는 보호막을 형성하는 단계 및 상기 보호막을 식각장벽으로 잔류하는 제2층간절연막과 그 하부의 제1층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 라인형의 마스크패턴을 이용하는 SAC식각공정에서 비트라인을 보호하는 박막들의 손실을 방지할 수 있어서, 후속 플러그와의 쇼트를 방지할 수 있다.
그리고, 본 발명은 라인형의 마스크패턴을 불화아르곤(ArF) 노광공정이 아닌 크립톤아르곤(KrF) 노광공정으로 형성하기 때문에 비용 절감효과를 볼 수 있다. 또 한, SNC2 형성공정을 생략할 수 있어서 공정의 단순화 및 비용 절감효과를 얻을 수 있다.
따라서, 본 발명은 반도체 소자의 안정성 및 신뢰성을 향상시킬 수 있을 뿐만 아니라, 수율을 향상시킬 수 있는 효과를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 3a 내지 3e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 3a에 도시된 바와 같이, 소정의 하부층이 형성된 기판(30)상에 층간절연막(31)을 형성한다. 제1층간절연막(31)은 산화막으로 형성한다.
이어서, 제1층간절연막(31) 상에 베리어메탈(32), 금속막(33), 듀얼하드마스크막(34, dual hardmask)을 순차적으로 형성한 후에 패터닝(patterning)하여 복수의 비트라인패턴을 형성한다.
베리어메탈(32)은 티타늄막(Ti)과 티타늄질화막(TiN)이 순차적으로 적층된 구조로 형성하고, 금속막(33)은 텅스텐막으로 형성한다.
듀얼하드마스크막(34)은 적어도 2층 이상의 박막이 적층된 구조를 갖는데, 실시예에서는 제1하드마스크막(34A)과 제2하드마스크막(34B)이 적층된 구조로 형성 한다. 제1하드마스크막(34A)은 절연막, 특히 실리콘질화막(Si3N4)으로 형성하고, 제2하드마스크막(34B)은 텅스텐막(W), 텅스텐질화막(WN), 티타늄질화막(TiN), 알루미늄막(Al) 및 폴리실리콘막(poly-silicon)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나의 박막으로 형성한다. 예를 들면, 텅스텐막(W)과 텅스텐질화막(WN)의 적층구조일 수 있다.
이어서, 비트라인패턴의 측벽에 비트라인스페이서(35)를 형성한다.
비트라인스페이서(35)는 비트라인패턴의 측벽을 보호함과 동시에 금속막(33)이 후속 열처리 공정에서 산화되는 것을 방지한다.
그리고, 비트라인스페이서(35)을 형성하기 위해서는 기판(30) 전면에 절연막을 형성하고 비등방 식각하는데, 절연막은 질화막, 특히 실리콘질화막으로 형성한다. 그리고, 비트라인스페이서(35)는 비트라인패턴의 선폭이 과도하게 증가되어 개방마진(open margin)이 불량해 지는 것을 방지하기 위해 적어도 수십Å 이하의 두께로 형성한다.
도 3b에 도시된 바와 같이, 비트라인패턴 사이가 채워지도록 제2층간절연막(36)을 형성한다.
이어서, 제2층간절연막(36) 상에 라인형의 마스크패턴(37)을 형성한 후, 이를 이용하여 비트라인패턴의 일부가 노출되도록 제2층간절연막(36)을 부분식각(partial etch)한다.
제2층간절연막(36A)의 식각은 비트라인패턴의 듀얼하드마스크막(34)과 비트 라인스페이서(35)과 식각선택비를 갖는 식각가스로 진행한다. 예를 들면, CxFy(x, y는 0을 제외한 자연수)계의 주식각가스에 산소(O2)를 첨가하여 진행한다. 여기서, CxFy계의 가스는 CF4 또는 C4F8 가스일 수 있다.
라인형의 마스크패턴(37)은 불화아르곤(ArF) 또는 크립톤아르곤(KrF) 노광공정으로 형성된 포토레지스트패턴이다.
이어서, 습식식각공정을 진행하는데, 우측도면을 참조하면 습식식각의 등방성식각특성에 의해 라인형의 마스크패턴(37) 아래의 제2층간절연막(36A)의 일부가 식각된 것을 볼 수 있다. 즉, 점선으로 표현된 부분이 라인형의 마스크패턴(37) 아래의 제2층간절연막(36A)이 식각된 것을 도시한 것이다.
더욱 자세하게는 도 3b의 Ⅰ-Ⅰ'의 절단면을 나타낸 도 4를 참조하면, 라인형의 마스크패턴(37) 아래의 제2층간절연막(36A)이 습식식각에 의해 확장된 것을 볼 수 있다. 이는 이후 형성될 캐패시터의 제1전극 - 스토리지노드 또는 하부전극 - 과 스토리지노드콘택플러그간의 중첩마진(overlay margin)을 확보하여 접촉면적을 증가시키기 위한 것이다.
습식식각공정은 딥아웃(dip out)방식의 습식스테이션(wet station)을 이용하되, 습식식각 균일도(wet etch uniformity)를 개선하기 위해 회전(spin)방식 또는 분사(spray) 방식의 습식스테이션에서도 진행할 수 있다. 그리고, 케미컬(chemical)은 불소(fluorine)를 함유한 케미컬로 진행하는데, 예를 들면, BOE(Bufferd Oxide Etchant) 또는 불화수소(HF) 용액일 수 있다.
그리고, 습식식각공정 후, 잔류하는 제2층간절연막(36A)의 높이는 수평적으로 비트라인패턴 중 금속막(33) 보다 높은 것이 바람직하다. 이는 소자의 안정성을 높이기 위한 것으로 금속막(33)이 노출될 가능성을 더욱 낮추기 위함이다.
도 3c에 도시된 바와 같이, 노출된 비트라인패턴의 상부 및 측벽에 보호막(38)을 형성한다.
보호막(38)은 카본(carbon)계 폴리머(polymer)로 형성하는데, 비트라인패턴의 상부에 형성된 보호막(38)의 두께(D1)가 비트라인패턴의 측벽에 형성된 보호막패턴(38)의 두께(D2)보다 두껍게 형성한다. 비율적으로 D1:D2는 3:1의 비율을 갖는다. 이를 위해 카본계 폴리머의 형성은 고압, 예컨대 100~200mTorr의 챔버압력에서 진행한다.
보호막(38)을 형성하는 방법으로는 카본계 폴리머의 형성 및 식각공정을 순차적으로 반복 진행하여 형성할 수 있다. 이를 나타낸 도면으로 도 5를 참조하면, 먼저 카본계 폴리머(38A)를 형성한다. 이 과정에서 스텝커버리지(step coverage)가 불량한 박막의 특성 때문에 복수의 비트라인패턴 상부에 형성된 카본계 폴리머(38A)가 서로 연결될 수 있다.
그래서 카본계 폴리머(38A)에 대한 식각공정을 진행하여 보호막(38)을 형성한다.
이러한 카본계 폴리머(38A)의 형성 및 식각공정은 목표하는 두께의 보호막(38)이 형성될 때까지 반복 진행한다.
카본계 폴리머의 형성은 100~200mTorr의 챔버압력에서 C2H4, CH3F 및 CH4 가스로 이루어진 그룹 중에서 선택된 적어도 어느 하나 가스로 생성된 플라즈마(plasma)를 이용한다. 예를 들면, C2H4, CH3F의 혼합가스일 수 있다. 또한, C2H4, CH3F 및 CH4 가스로 이루어진 그룹 중에서 선택된 적어도 어느 하나 가스와 Ar 및 N2 가스를 혼합할 수 있다.
카본계 폴리머의 식각은 에치백(etch back)으로 진행하는데, CF4 및 CHF3 가스로 생성된 플라즈마를 이용한다.
그리고, 카본계 폴리머의 형성 및 식각은 제2층간절연막(36A)을 일부식각한 식각챔버(etch chamber)에서 인시츄(in-situ)로 진행한다.
또한, 비트라인패턴의 상부 및 측벽에만 보호막(38)을 형성하기 위해서는 제2층간절연막(36) 상부에 형성된 카본계 폴러머를 식각해야 한다.
이 식각공정은 위에서 설명한 카본계 폴리머의 형성 및 식각공정에서 진행될 수 있으며, 카본계 폴리머의 증착이 완료된 후에 별도의 식각공정으로 진행할 수 있다.
도 3d에 도시된 바와 같이, 보호막(38)을 식각장벽으로 제1층간절연막(31)을 식각하여 콘택홀(39)을 형성한다.
제1층간절연막(31)의 식각은 불소계 식각가스로 진행하는데, 불소계 식각가스는 C4F6 및 C4F8 가스일 수 있다.
도 3e에 도시된 바와 같이, 보호막(38)을 제거한 후에 콘택홀(39)을 확장한다.
보호막(38)의 제거는 O2 가스로 생성된 플라즈마를 이용하며, 콘택홀(39)의 확장은 습식식각(wet etch)으로 진행한다.
이와같은 습식식각공정은 비트라인패턴의 측벽에 형성된 보호막(38)으로 인해 잔류하던 제2층간절연막(36A)을 제거할 수 있고, 제1층간절연막(31A)을 식각하여 콘택홀(39) 바닥면의 선폭을 증가시킬 수 있다. 이로써 콘택홀(39)은 확장되는 것이다.
이어서, 콘택홀(39)에 전도막을 매립하여 콘택플러그를 형성한다. 이 콘택플러그가 스토리지노드콘택플러그에 해당한다. 추가적으로 콘택플러그를 형성하기 전에 비트라인과 스토리지노드콘택플러그간 쇼트(short) 방지를 위해 콘택홀(39)의 측벽에 스페이서를 형성할 수 있다.
위와 같은 공정으로 통해 형성된 스토리지노드콘택플러그는 안정적으로 형성된 콘택홀(39)로 인해 비트라인패턴간 쇼트가 발생하지 않는다.
전술한 바와 같은 본 발명의 실시예는 라인형의 마스크패턴(39)을 사용하여 콘택홀(39)을 형성한다.
이때, 비트라인패턴이 전면에 노출되어 SAC페일이 발생될 수 있는데, 이를 방지하고자 비트라인패턴에 오버행(overhang)구조로 보호막(38)을 형성한다. 오버행 구조란, 성냥의 유황모양과 같이 수직구조물의 상부 및 측벽일부를 덮는 형태를 말한다. 따라서, SAC페일은 발생하지 않는다.
또한, 라인형의 마스크패턴(39) 하부의 제2층간절연막(36A)을 습식식각으로 확장시켜 캐패시터의 제1전극과 스토리지노드콘택플러그간의 접촉면적을 증가시킨다.
또한, 콘택홀(39)을 형성하고, 이를 확장시켜 콘택홀(39)의 선폭, 특히 콘택홀(39)의 바닥부의 선폭을 증가시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 스토리지노드콘택플러그를 나타낸 구조단면도.
도 2는 종래기술에 따른 라인형의 스토리지노드콘택홀의 제조 방법을 나타낸 공정단면도.
도 3a 내지 3e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도.
도 4는 도 3b의 Ⅰ-Ⅰ'의 절단면을 나타낸 단면도.
도 5는 보호막의 형성 방법을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 기판 31A : 제1층간절연막
32 : 베리어메탈 33 : 금속막
34 : 듀얼하드마스크막 34A : 제1하드마스크막
34B : 제2하드마스크막 35 : 비트라인스페이서
39 : 콘택홀

Claims (15)

  1. 기판 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 복수의 비트라인을 형성하는 단계;
    상기 비트라인을 덮는 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 선택적으로 습식식각하여 상기 비트라인의 상부 및 측벽 일부를 노출시키는 단계;
    노출된 상기 비트라인의 상부 및 측벽을 덮는 보호막을 형성하는 단계;
    상기 보호막을 식각장벽으로 잔류하는 제2층간절연막과 그 하부의 제1층간절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 내부를 확장시키는 단계; 및
    확장된 상기 콘택홀에 플러그를 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 보호막은 상기 비트라인 상부에서 오버행 구조로 형성하는 반도체 소자 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 보호막은 카본계 폴리머로 형성하는 반도체 소자 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 보호막을 형성하는 단계는,
    복수의 비트라인의 단차를 따라 오버행 구조로 카본계 폴리머를 형성하는 단계; 및
    에치백공정으로 상기 카본계 폴리머을 식각하는 단계
    를 포함하는 반도체 소자 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제3항 또는 제4항에 있어서,
    상기 카본계 폴리머은 C2H4, CH3F 및 CH4 가스로 이루어진 그룹 중에서 선택된 적어도 어느 하나 가스를 이용하여 형성하는 반도체 소자 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제3항 또는 제4항에 있어서,
    상기 카본계 폴리머은 C2H4, CH3F 및 CH4 가스로 이루어진 그룹 중에서 선택된 적어도 어느 하나 가스와 Ar 및 N2 가스를 혼합한 가스를 이용하여 형성하는 반도체 소자 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제3항 또는 제4항에 있어서,
    상기 카본계 폴리머는 100~200mTorr의 챔버압력으로 진행하는 반도체 소자 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 카본계 폴리머의 형성 및 식각공정을 반복진행하여 상기 보호막을 형성하는 반도체 소자 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 카본계 폴리머의 식각은 CF4 및 CHF3 가스로 생성된 플라즈마로 진행하는 반도체 소자 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 카본계 폴리머의 형성 및 식각공정은 상기 제2층간절연막을 형성하기 위한 챔버내에서 인시츄로 진행하는 반도체 소자 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2층간절연막을 형성한 이후에,
    상기 제2층간절연막 상에 라인형 마스크패턴을 형성하는 단계; 및
    상기 라인형 마스크패턴을 식각장벽으로 상기 비트라인 일부가 노출되도록 부분식각을 실시하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 비트라인은 베리어메탈, 금속막 및 듀얼하드마스크막을 포함하는 반도체 소자 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 듀얼하드마스크막은 적어도 2층 이상의 박막을 포함하는 반도체 소자 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 듀얼하드마스크막은 절연막과 텅스텐막(W), 텅스텐질화막(WN), 티타늄질화막(TiN), 알루미늄막(Al) 및 폴리실리콘막(poly-silicon)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나의 박막을 적층시켜 형성하는 반도체 소자 제조 방 법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 콘택홀 내부를 확장시킨 이후에
    확장된 상기 콘택홀의 측벽면에 스페이서를 형성하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
KR1020070111110A 2007-11-01 2007-11-01 반도체 소자 제조 방법 KR101046758B1 (ko)

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KR20050116421A (ko) * 2004-06-07 2005-12-12 삼성전자주식회사 반도체메모리소자의 자기정렬컨택 형성방법 및 이를이용한 반도체메모리소자의 제조방법
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