KR100414228B1 - 백금/텅스텐 플러그를 사용한 반도체 메모리 소자 및 제조 방법 - Google Patents

백금/텅스텐 플러그를 사용한 반도체 메모리 소자 및 제조 방법 Download PDF

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Abstract

본 발명은 고온 산화 분위기에서 유전막을 형성함에 따른 확산방지막 또는 플러그의 산화에 의한 접촉저항의 증가 또는 전기적인 단선을 효과적으로 방지할 수 있는 반도체 메모리 소자 및 제조 방법을 제공하고자 하는 것으로, 이를 위한 본 발명은 접합영역이 형성된 기판 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막을 선택적 제거하여 상기 접합영역을 노출시키는 제1 콘택홀을 형성시키는 단계; 상기 제1 콘택홀 내에 텅스텐을 매립하여 텅스텐 플러그를 형성하는 단계; 상기 텅스텐 플러그가 형성된 전체구조 상부에 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막을 선택적 식각하여 상기 텅스텐 플러그를 노출시키는 제2 콘택홀을 형성시키는 단계; 상기 제2 콘택홀 내에 백금을 매립하여 백금 플러그를 형성하는 단계; 및 상기 백금 플러그에 콘택되는 금속 커패시터 전극을 포함하는 반도체 소자의 제조 방법을 제공한다.

Description

백금/텅스텐 플러그를 사용한 반도체 메모리 소자 및 제조 방법{Memory device with pt/w plug and method for fabricating the same}
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로 특히, 고온 산화 분위기에서 형성되는 유전막을 커패시터의 축전물질로 구비하는 반도체 메모리 소자에 있어서, 플러그 산화를 효과적으로 방지할 수 있는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
FRAM 또는 DRAM 등과 같은 반도체 메모리 소자의 커패시터는 상부전극, 전하 저장을 위한 유전막 및 하부전극의 적층구조로 구성되고, 도핑된 폴리실리콘 플러그(doped polysilicon plug) 또는 텅스텐 플러그(W-plug)를 통하여 트랜지스터의 액티브 영역과 전기적으로 연결된다. 커패시터에 저장되었던 전하는 트랜지스터의 채널을 통과하여 반대편 액티브 영역을 지나서 비트라인으로 빠져나간다.
첨부된 도면 도1a은 BST((Ba,Sr)TiO3)와 같은 고유전체를 커패시터의 축전 물질로 사용하는 고집적 DRAM 소자 및 PZT(Pb(Zr,Ti)O3)또는 SBT(SrBi2Ta2O9)와 같은 강유전체를 커패시터에 사용하는 FRAM 소자의 개략적인 메모리 셀 단면도이다.
도1a에 보이는 바와 같이, 종래 기술에 따른 반도체 메모리 소자의 제조 과정은, 소자분리막(11)과 게이트 절연막(12), 게이트 전극(13) 및 액티브 영역(14)등의 트랜지스터 형성이 완료된 기판(10)을 덮는 층간절연막(15,18) 내에 상기 트랜지스터의 액티브(14)를 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 폴리실리콘 플러그 또는 텅스텐 플러그로 스토리지 노드 콘택 플러그(16) 및 비트라인 콘택플러그(17)를 형성한 다음, 확산방지막(19)을 형성하고, 하부전극(20), 유전막(21) 및 상부전극(22)을 형성하고 최종적으로 제1 메탈(24), 제3 층간절연막(25) 및 제2 메탈(26)을 형성하는 과정으로 이루어진다.
도1a에서 유전막(21)으로 사용하는 BST, ST(SiTiO3)와 같은 고유전체 또는 PZT, SBT 및 BLT(Bi,La)TiO3와 같은 강유전체는 박막의 제조공정 온도가 매우 높고 일반적으로 산소분위기에서 공정이 진행된다.
고온, 산소분위기에서 유전체를 증착하거나 후속 열처리로 진행하면 산소가 커패시터 박막 배후로 침투하게 되고, 침투한 산소는 폴리실리콘 플러그(16)의 표면을 산화시켜 SiO2절연막이 형성되어 전기적 연결이 끊어지는 문제가 생기고, 하부전극으로 사용하는 Pt과 Si이 직접 접촉하게 될 경우, 250℃ 이상의 온도에서 Pt와 Si이 반응하여 PtSi가 쉽게 형성됨으로 저항을 크게 증가시키는 문제가 있다.
상기 문제를 해결하기 위하여 통상 TiN, (Ti,Al)N 및 (Ti, Si)N등과 같은 Ti 질화막으로 확산방지막(19)을 형성한다.
그러나 질화막은 여전히 산소분위기, 550℃ 이상의 온도 조건에서 쉽게 산화되는 특성을 보인다. 즉, 커패시터 형성 중에 하부전극을 통과한 산소가 TiN, TiAiN 또는 TiSiN등과 같은 Ti 질화막 또는 폴리실리콘 플러그와 반응하면 이들 박막의 표면에 TiO2, AL2O3또는 SiO2와 같은 절연막을 형성한다.
따라서, 하부전극(18)을 형성할 시에는, 하부전극(18)을 통해 확산방지막으로 산소가 통과하는 것을 최대한 억제시키려는 구조로 하부전극(18)을 형성한다.
종래 기술에서 하부 전극으로 널리 사용되고 있는 백금(Pt)은 일반적으로 스퍼터링(Sputter deposition)이나 유기금속 화학기상 증착법(Metal organic Chemical Vapor Deposition; MOCVD)으로 형성하는데, 이렇게 형성된 Pt 박막은 주상 형태(Columnar type)의 다결정체이며 두께는 보통 500Å이다.
따라서, 종래 캐래시터 형성 공정 중에 산소는 주상 형태의 결정립으로 이루어진 두께 3000Å 이하의 Pt 하부전극을 쉽게 통과하여 확산방지막에 도달함으로서 확산방지막(19) 또는 하부의 플러그(여기서 16) 산화를 초래한다. 이를 억제하기 위해 종래의 기술에서는 Pt/IrO2/Ir과 같은 3층으로 이루어진 복잡한 구조(도1a의 20)의 하부전극을 사용한다.
여기서 IrO2는 산소의 확산억제를 위해서, Ir은 하부전극의 IrO2와 확산방지막이 직접 맞닿는 구조에서 생기는 접촉저항의 증가를 방지하기 위해서 삽입하게 된다. 그러나 이들 복합 전극도 아직까지 650 ℃ 이상의 온도에서는 산소의 확산 침투를 완벽하게 방지하지 못하는 문제가 있다.
즉, 이와같이 복잡한 하부전극 구조를 갖더라도 도1b에 도시한 바와 같이 산소의 확산경로 ① 및 ②를 통한 확산방지막 또는 하부의 플러그 산화를 방지하기는 어렵다.
또한, 커패시터 형성 후에도 전기적 특성을 향상시키기 위해 고온의 산소분위기에서 후속 열처리 공정을 실시하여야 하는데, BST, ST, PZT, BLT의 경우는 보통 600 ℃ 내지 750 ℃, SBT의 경우는 보통 650 ℃ 내지 850 ℃ 온도에서 열처리 공정을 진행한다. 그런데 이와 같은 고온, 산소분위기에서 유전체를 증착하거나 후속 열처리를 진행하면 산소가 유전체 커패시터 내부로 침투하게 된다.
침투한 산소는 도1b에 도시한 바와 같이 하부전극(20)을 통해서(① 경로) 또는 하부전극(20)과 층간절연막(18) 간의 계면(② 경로)을 따라 확산 침투하여 확산방지막(19) 또는 스토리지 노드 플러그(16)의 표면을 산화시킨다. 이들 표면(19 또는 16)에 얇은 산화막이 형성되면 전하 저장 커패시터와 트랜지스터의 액티브 영역 간의 전기 저항을 크게 증가시키거나 심할 경우 전기적 연결이 끊어지는 문제가 생긴다.
따라서 종래의 기술에서는 유전체 공정의 온도를 가능한 낮추고 열공정 시간을 짧게함으로서 이를 해결하고 있으나, 이는 유전체의 전기적 특성이 열화되는 문제가 있다.
본 발명은 고온의 산화 분위기에서 유전막을 형성함에 따른 확산방지막 또는 플러그의 산화에 의한 접촉저항의 증가 또는 전기적인 단선을 효과적으로 방지할수 있는 반도체 메모리 소자 및 제조 방법을 제공하는데 목적이 있다.
도1a은 종래 기술에 의한 반도체 메모리 소자 단면도,
도1b는 종래 기술에 의한 반도체 메모리 소자 단면도에서 확산방지막 및 플러그 쪽으로 산소의 확산 경로를 보여주는 도면,
도2a 내지 도2k은 본 발명의 실시예에 따른 반도체 메모리 소자 제조 공정 단면도,
도3는 본 발명의 제2실시에 따른 반도체 메모리 소자 제조 공정 단면도.
*도면의 주요부분에 대한 부호의 설명
30 : 기판 31 : 액티브
32 : 제1 층간절연막 33 : 비트라인 콘택 플러그
34 : 비트라인 35 : 스토리지 노드 콘택 플러그
36 : 제2 층간절연막 37 : 스토리지 노드 콘택홀
38 : 씨앗층 39 : SiO2
40 : 포토레지스트 41 : IrO2
42 : 하부전극 43 : 유전체
44 : 상부전극
상기와 같은 목적을 달성하기 위한, 본 발명은 접합영역이 형성된 기판 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막을 선택적 제거하여 상기 접합영역을 노출시키는 제1 콘택홀을 형성시키는 단계; 상기 제1 콘택홀 내에 텅스텐을 매립하여 텅스텐 플러그를 형성하는 단계; 상기 텅스텐 플러그가 형성된 전체구조 상부에 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막을 선택적 식각하여 상기 텅스텐 플러그를 노출시키는 제2 콘택홀을 형성시키는 단계; 상기 제2 콘택홀 내에 백금을 매립하여 백금 플러그를 형성하는 단계; 및 상기 백금 플러그에 콘택되는 금속 커패시터 전극를 포함하는 반도체 소자의 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한, 본 발명의 반도체 소자는 기판상에 형성된 액티브영역; 상기 액티브영역과 연결되는 텅스텐/Pt 플러그; 및 상기 텅스텐/Pt 플러그 상에 형성된 하부전극, 유전막 및 상부전극으로 이루어진 커패시터를 포함하여 이루어진다.
본 발명은, 종래 BST, ST, PZT, SBT 및 BLT와 같이 고온 산소 분위기 조건을 요구하는 유전막 형성 공정 중 일어나는 확산방지막 및 스토리지 노드 콘택 플러그의 산화 문제를 해결하기 위해서, 스토리지 노드 콘택홀을 텅스텐 및 고온 내산화 특성 및 전기 전도성이 우수한 Pt로 매립한 Pt/W 플러그를 형성하는데 그 특징이있다. 또한, 산소 확산방지 특성이 우수한 IrO2및 Pt를 적층하여 커패시터 하부전극을 형성하는데 또 다른 특징이 있다.
TiN, TiSiN, TiAlN, TaN, 또는 TaSiN 와 같은 확산 장벽 및 도핑된 폴리 실리콘 또는 텅스텐으로 이루어진 스토리지 노드 콘택 플러그가 산화되는 것을 방지하려면 산소가 확산 장벽층에 도달하기 어렵게 만들어 주면 된다.
종래기술의 문제점을 해결하기 위해 본 발명에서는 하부전극과 스토리지 노드 콘택이 부분에 위치해 있던 확산방지막 위치를 제2 층간절연막에 형성되는 스토리지 노드 콘택홀의 바닥에 위치하게 하고 메모리 커패시터의 하부전극과 연결되는 스토리지 노드 콘택홀을 내산화 특성과 전기 전도성이 우수한 Pt로 매립함으로서 도1b의 경로① 및 ②를 통하여 확산 침투하는 산소에 의한 확산방지막의 산화를 억제하는데 특징이 있다. 또한 본 발명에서는, 제2 층간절연막 상에 형성되는 스토리지 노드 콘택홀 내부를 Pt로 완전 매립하기 위해서 매립 특성이 매우 뛰어난 전기화학증착법(ElectroChemical Deposition: 이하 ECD)을 사용한다.
또한 스토리지 노드 콘택홀을 ECD Pt로 매립함으로서 얻게 되는 또 하나의 장점은 Pt 결정립의 형태를 입상점(granular grain)으로 조절 할 수 있다는 점이다. ECD Pt 매립공정 후, Pt의 비저항을 낮추기 위해 보통 350 ~ 500 ℃ 온도에서 열처리를 하는데 이 때 Pt 결정립은 입상정으로 재결정화 된다. Pt 결정립은 입상정이 되면, Pt의 결정립계를 통한 산소의 유효 확산거리는 더욱 증가하기 때문에 산소가 Pt 막을 통과하여 확산방지막을 산화시키기가 어렵게 된다.(즉, 산소의 유효 확산경로는 ECD Pt 막의 두께보다 훨씬 길게 된다.)
또한, 본 발명에서는 제2 층간절연막에 형성된 Pt 플러그와 하부전극이 서로 맞닿는 구조이기 때문에 종래기술처럼 스토리지 노드 콘택 플러그의 최상단에 위치한 확산방지막(TiN 등)과 하부전극의 IrO2가 직접 맞닿는 구조에서 생기는 접촉저항의 증가를 방지하기 위해 추가로 삽입해야 하는 Ir 층이 불필요하게 되는 장점이 있다.
즉, 종래기술에선 하부전극 구조가 Pt/IrO2/Ir의 3층으로 이루어져 있으나 본 발명에서는 Pt/IrO2 의 2층으로 단순화된다. ECD-Pt 매립 공정 및 Pt 비저항을 낮추기 위한 (더불어 결정립의 형태를 입상정으로 바꾸기 위한) 열공정을 완료한 다음, 제2 층간절연막과 접착력이 양호하고 또한 산소에 대한 확산방지막 특성이 우수한 IrO2층을 증착하고, 이 위에 Pt 막을 증착하여 IrO2층과 Pt막의 2층으로 이루어지는 하부전극을 형성한다. 이후 유전체, 상부전극을 증착하고 포토리도그래피(Photolithograhpy) 및 식각 공정을 거쳐 소정의 크기와 모양을 갖는 메모리 커패시터를 제작한다.
이하, 첨부된 도면 도2a 내지 도2h를 참조하여 본 발명의 실시예에 따른 반도체 메모리 소자 제조 방법을 상세하게 설명한다.
먼저 도2a에 보이는 바와 같이, 통상의 메모리 반도체 공정에 의해 소오스/드레인의 액티브 영역(31)을 포함하는 트랜지스터가 형성된 기판 상에 제1 층간절연막(32)을 형성하고, 상기 제1 층간절연막(32) 상에 스토리지 노드 콘택홀 및 비트라인 콘택홀을 형성한 후에, 상기 콘택홀 안에 확산방지막(Ti/TiN)(도시안됨)을 증착하고, 상기 스토리지 노드 콘택 플러그(35)과 비트라인 콘택플러그(33)를 텅스텐으로 형성한다. 이어 비트라인(34)을 형성하고 텅스텐 비트라인 콘택 플러그(33)와 전기적으로 연결되는 비트라인(34)이 형성되는 부분을 제외한 나머지 부분의 텅스텐을 제거하기 위한 텅스텐 에치백(etch-back)공정을 실시한다.
다음으로 도2b에 보이는 바와 같이, 제2 층간절연막(36)을 증착한다.
다음으로 도2c에 보이는 바와 같이, 제2 층간절연막(36) 안에 텅스텐 스토리지 노드 콘택 플러그(35)와 전기적으로 연결되도록 스토리지 노드 콘택홀(37)의 형성하고, Pt가 제2 층간절연막(36)과 잘 붙어 있도록 접착층 TiN의 증착(도시안됨) 및 씨앗층(38)의 역활을 하는 Pt 증착 공정(여기서 Pt씨앗층은 스퍼터링법으로 증착하며 뒤에 설명할 ECD-Pt가 잘 도금될 수 있도록 하는 전극층의 역활을 한다.)을 한다.
다음으로 도2d에 보이는 바와 같이, SiO2(39)막을 약 500Å정도로 증착을 한다. 여기서 SiO2막의 역활은 뒤에 설명하겠지만 ECD-Pt가 스토리지 노드 콘택홀(37) 안쪽에만 도금되고 그 외 SiO2가 있는 부분은 도금되지 않도록 하는 옥사이드 마스크 레이어(Oxide Mask layer)로서 역활을 한다.
다음으로 도2e에 보이는 바와 같이, 포토 레지스트(40)를 스토리지 노드 콘택홀(37)의 위치에 콘택홀의 직경보다 약간 큰 홀이 생기도록 형성한다.
다음으로 도2f에 보이는 바와 같이, 스토리지 노드 콘택홀(37) 부분에 포토레지스트 마스크(PR Mask)로 가려지지 않아 노출되어 있는 SiO2막(39)을 선택적으로 식각하여 제거한다.
다음으로 도2g에 보이는 바와 같이, 포토레지스트 마스트(40)를 제거한다.
다음으로 도2h에 보이는 바와 같이, 제2 층간절연막(36)에 형성된 스토리지 노드 콘택홀(37)을 ECD-Pt로 매립한다. ECD-Pt는 스토리지 노드 콘택홀(37)의 Pt 씨앗층(38)이 있는 부분만 도금되고 그외 SiO2((39)로 덮힌 부분에선 도금이 되지 않는다. 즉 선택적인 도금이 가능하다.
다음으로 도2i에 보이는 바와 같이, 제2 층간절연막(36) 안에 형성된 스토리지 노드 Pt 플러그(37)만 남기고 나머지 SiO2(39) 및 ECD-Pt(38)를 RIE(reactive ion etching) 에치백(etch-back) 방법 등으로 선택적으로 제거한다.
다음으로 도2j에 보이는 바와 같이, 산소확산 방지를 위한 IrO2(41)및 하부전극용 Pt막(42)를 순차적으로 증착하고, 유전체(43) 및 상부전극(44)을 순차적으로 증착한다.
다음으로 도2k에 보이는 바와 같이, 포토리소그라피 및 에칭 공정을 통하여 하부전극용 Pt막(42)과 IrO2막(41)및 유전체(43)와 상부전극(44)을 패터닝하여 소정의 면적과 모양을 갖는 커패시터를 제작한다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 축전 용량을 갖도록 많은 연구가 진행되어 왔고, 축전 용량을 증가시키기 위해서는 커패시터를 적층(stacked) 또는 실린더(trench), 콘캐이브(concave)등의 3차원 구조로 형성하여 유전체의 표면적을 증가시켰다.
도3에 보이는 바와 같이, 커패시터의 구조가 콘캐이브 형태를 이용하는 경우에도 본 발명의 W/Pt 플러그 및 IrO2/Pt의 하부전극을 형성함으로써, 종래 확산방지막층 및 스토리지 노드 콘택 플러그가 산화됨에 따른 플러그 저항의 증가 또는 전기적 단선을 방지하고, 하부전극 구조를 단순화시킴으로서 고집적 메모리 소자를 용이하게 제조할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 반도체 메모리 소자 제조 분야에 관한 것으로 W/Pt 플러그 및 IrO2/Pt의 하부전극을 형성함으로써, 종래 확산방지막 및 스토리지 노드 콘택 플러그가 산화됨에 따른 플러그 저항의 증가 또는 전기적 단선을 방지하고, 하부전극 구조를 단순화시킴으로서 고집적 메모리 소자를 용이하게 제조할 수 있다.

Claims (7)

  1. 접합영역이 형성된 기판 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 선택적 제거하여 상기 접합영역을 노출시키는 제1 콘택홀을 형성시키는 단계;
    상기 제1 콘택홀 내에 텅스텐을 매립하여 텅스텐 플러그를 형성하는 단계;
    상기 텅스텐 플러그가 형성된 전체구조 상부에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막을 선택적 식각하여 상기 텅스텐 플러그를 노출시키는 제2 콘택홀을 형성시키는 단계;
    상기 제2 콘택홀 내에 백금을 매립하여 백금 플러그를 형성하는 단계; 및
    상기 백금 플러그에 콘택되는 금속 커패시터 전극
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 백금 플러그를 형성하는 단계는,
    상기 제2 콘택홀이 형성된 전체구조 표면에 백금 씨앗층을 형성하는 단계;
    상기 씨앗층상에 절연막을 형성하는 단계;
    적어도 상기 제2 콘택홀을 포함하는 영역의 상기 절연막을 선택적으로 식각하는 단계;
    노출된 상기 백금 씨앗층상에 백금박을 전기화학증착법을 이용하여 형성하는 단계;
    상기 제2 층간절연막의 주표면상부의 상기 백금막, 상기 백금 씨앗층, 상기 절연막을 제거하는 단계
    를 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 텅스텐 플러그는 Ti/TiN상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 백금 플러그는 TiN 상에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 기판상에 형성된 불순물영역;
    상기 불순물 영역상에 형성된 텅스텐/Pt 플러그; 및
    상기 텅스텐/Pt 플러그상에 형성된 하부전극, 유전막 및 상부전극으로 이루어진 커패시터
    를 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 텅스텐/Pt 플러그는 텅스텐과 Pt 사이에 TiN이 더 구비 된 것을 특징으로 하는 반도체 소자
  7. 제 5 항에 있어서,
    상기 텅스텐/Pt 플러그는 Ti/TiN 상에 형성된 것을 특징으로 하는 반도체 소자.
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