JP4825373B2 - 強誘電体薄膜の製造方法およびこれを用いた強誘電体メモリの製造方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims description 76
- 230000015654 memory Effects 0.000 title description 26
- 238000004519 manufacturing process Methods 0.000 title description 16
- 239000000843 powder Substances 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 36
- 238000002425 crystallisation Methods 0.000 claims description 26
- 230000008025 crystallization Effects 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 16
- 238000000137 annealing Methods 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 239000002245 particle Substances 0.000 claims description 10
- 239000000470 constituent Substances 0.000 claims description 9
- 239000011259 mixed solution Substances 0.000 claims description 9
- 239000000243 solution Substances 0.000 claims description 9
- 239000004094 surface-active agent Substances 0.000 claims description 8
- 238000002156 mixing Methods 0.000 claims description 4
- 238000010304 firing Methods 0.000 claims description 3
- 238000001035 drying Methods 0.000 claims description 2
- 238000009740 moulding (composite fabrication) Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 50
- 239000010408 film Substances 0.000 description 46
- 239000010936 titanium Substances 0.000 description 33
- 239000013078 crystal Substances 0.000 description 16
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 15
- 238000010586 diagram Methods 0.000 description 11
- 229910052741 iridium Inorganic materials 0.000 description 11
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 11
- 229910052719 titanium Inorganic materials 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 10
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 9
- 229910000457 iridium oxide Inorganic materials 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000007788 liquid Substances 0.000 description 4
- 238000003980 solgel method Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- YXFVVABEGXRONW-UHFFFAOYSA-N Toluene Chemical compound CC1=CC=CC=C1 YXFVVABEGXRONW-UHFFFAOYSA-N 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000002349 favourable effect Effects 0.000 description 3
- 238000009501 film coating Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000007858 starting material Substances 0.000 description 3
- LRHPLDYGYMQRHN-UHFFFAOYSA-N N-Butanol Chemical compound CCCCO LRHPLDYGYMQRHN-UHFFFAOYSA-N 0.000 description 2
- 229910020684 PbZr Inorganic materials 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000003960 organic solvent Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- XNWFRZJHXBZDAG-UHFFFAOYSA-N 2-METHOXYETHANOL Chemical compound COCCO XNWFRZJHXBZDAG-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- CTQNGGLPUBDAKN-UHFFFAOYSA-N O-Xylene Chemical compound CC1=CC=CC=C1C CTQNGGLPUBDAKN-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- NKZSPGSOXYXWQA-UHFFFAOYSA-N dioxido(oxo)titanium;lead(2+) Chemical compound [Pb+2].[O-][Ti]([O-])=O NKZSPGSOXYXWQA-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 239000011882 ultra-fine particle Substances 0.000 description 1
- 239000008096 xylene Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
- H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
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- H—ELECTRICITY
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- Engineering & Computer Science (AREA)
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- Non-Volatile Memory (AREA)
- Physical Vapour Deposition (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は強誘電体薄膜の形成方法および強誘電体メモリの製造方法に係り、特に強誘電体薄膜の結晶性の向上に関する。
【０００２】
【従来の技術】
現在研究されている強誘電体メモリは大きく２つに分けられる。1つは、強誘電体キャパシタの反転電荷量を検出する方式で、強誘電体キャパシタと選択トランジスタとで構成される。
【０００３】
もう１つは、強誘電体の自発分極による半導体の抵抗変化を検出する方式のメモリである。この方式の代表的なものが、ＭＦＳＦＥＴである。これはゲート絶縁膜に強誘電体を用いたＭＩＳ構造である。
【０００４】
いずれの構造の場合も、強誘電体の膜質がメモリ特性に大きな影響を及ぼすものであることがわかっている。
【０００５】
そこで強誘電体薄膜の結晶性を向上するためにいろいろな方法が提案されている。そのひとつにＴｉシード法と呼ばれるＰＺＴ薄膜の結晶化方法が提案されている。
【０００６】
この方法は図７に示すように、プラチナＰｔなどからなる下部電極８表面にスパッタリング法などにより膜厚２０ｎｍ程度のチタン超薄膜からなるシード層９Ｌを形成し、この上層にゾルゲル法によりＰＺＴ膜９Ｐを形成する。ここでは出発原料として、Pb(CH3COO)2・3H2O,Zr(t-OC4H9)4,Ti(i-OC3H7)4の混合溶液を用い、この混合溶液をスピンコートした後、１５０度で乾燥させ、ドライエアー雰囲気において４００度で３０分の仮焼成を行った。これを５回繰り返した後、Ｏ2の雰囲気中で、７００℃１分程度の結晶化アニール工程を経て超薄膜９Ｌからの結晶成長を生ぜしめる。
【０００７】
【発明が解決しようとする課題】
この方法では結晶化がはじまる場所が不定なので結晶粒径が制御できず、不均一な大きさの柱状結晶が形成されるため、特性にばらつきが大きく、特に微細化、高集積化に際しては充分な特性を得ることができないという問題があった。
【０００８】
また、ＰＺＴ膜にはならず、酸化チタン（ＴｉＯ2）層あるいはチタン酸鉛（ＰｂＴｉＯ3）層となる箇所もあり、良好な特性を得ることができないという問題があった。
【０００９】
また結晶化アニールに際し温度を７００℃程度の高温にしなければならなかったため、下地配線などの下地層に悪影響を与えるという問題もあった。
【００１０】
本発明は前記実情に鑑みてなされたもので、均一で結晶性の良好な強誘電体薄膜を提供することを目的とする。
【００１１】
【課題を解決するための手段】
そこで本発明では、強誘電体薄膜の形成に先立ち、下地を構成する基板表面に、Ｔｉ超微粒粉を含む溶液を塗布し、乾燥・焼成して、Ｔｉ超微粒粉を含むシード層を形成し、このシード層の上層に、強誘電体薄膜を形成し、このシード層を核として結晶化を行うようにしたことを特徴とする。
【００１２】
かかる構成によれば、超微粒粉の存在により、この超微粒粉を核として良好に結晶化が進むため、均一で結晶性の良好な強誘電体薄膜を得ることが可能となる。
また、本発明は、上記強誘電体薄膜の形成方法において、前記シード層を形成する工程は、前記Ｔｉ超微粒粉を界面活性剤及びαテルビオールと混合してなる混合液を塗布する工程を含むことを特徴とする。
また、本発明は、上記強誘電体薄膜の形成方法において、前記Ｔｉ超微粒粉の粒径は０．５ｎｍから２００ｎｍであることを特徴とする。
この超微粒粉は粒径０．５ｎｍから２００ｎｍ程度とするのが望ましく、さらに望ましくは粒径１ｎｍから５０ｎｍ程度とする。
また、本発明は、上記強誘電体薄膜の形成方法において、前記Ｔｉ超微粒粉の粒径は５ｎｍであり、前記界面活性剤の濃度は０．１ｗｔ％〜１０ｗｔ％であることを特徴とする。
【００１３】
ところで、超微粒粉が核になるには、ある程度の原子の数が必要であり、原子1個では核にならず、また０．１ｎｍ程度の原子よりは充分に大きいサイズであることが望ましい。一方、核が大きすぎると、核の中心はＴｉのままで残ってしまう。したがってＴｉを残さないためには高いアニール温度が必要である。また、２００ｎｍを越えると平坦で均一な強誘電体薄膜の形成が不可能となる。また核が大きくなると、溶媒中に分散しにくくなるという不都合がある。
さらにまたこの濃度は、０．００００１ｗｔ％（０．１ｗｔｐｐｍ）から１ｗｔ％程度とするのが望ましい。
【００１４】
また望ましくは、下地を構成する基板表面に、シードとなるチタン超微粒粉を含むシード層を形成する工程と、前記シード層の上層に、ＰＺＴ薄膜を形成する工程とを含むことを特徴とする。
【００１５】
かかる構成によれば、直径５ｎｍ程度のチタン超微粒粉の存在により、このチタン超微粒粉を核として良好に結晶化が進むため、均一で結晶性の良好なＰＺＴ強誘電体薄膜を得ることが可能となる。
【００１６】
望ましくは、前記シード層を形成する工程は、チタン超微粒粉を含む溶液を塗布する工程と、乾燥・焼成する工程とを含むことを特徴とする。
【００１７】
かかる構成によれば、容易かつ均一にチタン超微粒粉を配置することが可能となる。
【００１８】
望ましくは、前記ＰＺＴ薄膜を形成する工程はスパッタリング工程を含むことを特徴とする。
【００１９】
望ましくは、さらに結晶化のためのアニール工程を含むことを特徴とする。
【００２０】
かかる構成によれば、４５０℃程度と従来よりも低温下での結晶成長が可能となるため、後続の電極形成あるいは絶縁膜の形成工程などにおける加熱工程で結晶化を行うことも可能であるが、結晶化のためのアニール工程を導入することにより、容易に結晶性の良好な強誘電体薄膜を形成することが可能となる。
【００２１】
また、以下は、本発明の参考例である。 また、本発明の方法によれば、前記シード層を形成する工程は、下地を構成する基板表面に、強誘電体薄膜の構成元素の少なくとも１種を含む超微粒粉を含む強誘電体薄膜塗布液を塗布する工程と、焼成工程とを含むことを特徴とする。
【００２２】
かかる構成によれば、超微粒粉を含む薄膜を形成しているため、この超微粒粉から良好に結晶化が進み、均一で信頼性の高い薄膜形成が可能となる。
【００２３】
望ましくは、下地を構成する基板表面に、シードとなるチタン超微粒粉を含むＰＺＴ塗布液を塗布する工程と、焼成工程とを含むことを特徴とする。
【００２４】
かかる構成によれば、強誘電体薄膜全体に均一に分散された、粒径５ｎｍ程度のチタン超微粒粉からなる、シードから結晶成長が始まる。従って、このチタン超微粒粉を核として良好に結晶化が進むため、均一で結晶性の良好なＰＺＴ強誘電体薄膜を得ることが可能となる。
【００２５】
望ましくは、さらに結晶化のためのアニール工程を含むことを特徴とする。
【００２６】
かかる構成によれば、４５０℃程度と従来よりも低温下での結晶成長が可能となるため、後続の電極形成あるいは絶縁膜の形成工程などにおける加熱工程で結晶化を行うことも可能であるが、結晶化のためのアニール工程を導入することにより、容易に結晶性の良好な強誘電体薄膜を形成することが可能となる。
【００２７】
さらにまた、本発明では、ＭＦＭＩＳ構造のＦＥＴからなる強誘電体メモリの製造方法において、強誘電体薄膜の形成に先立ち、フローティングゲート表面に、Ｔｉ超微粒粉および前記強誘電体薄膜の構成元素を含む溶液を塗布し、乾燥・焼成して、前記Ｔｉ超微粒粉を含むシード層を形成しておくようにし、この超微粒粉を核として結晶成長を行うようにしたことを特徴とする。
また、本発明は、上記強誘電体メモリの製造方法において、前記シード層を形成する工程は、前記Ｔｉ超微粒粉を界面活性剤及びαテルピオネールと混合してなる混合液を塗布する工程を含むことを特徴とする。
【００２８】
かかる構成によれば、直径５ｎｍ程度の超微粒粉の存在により、この超微粒粉を核として良好に結晶化が進むため、均一で結晶性の良好な強誘電体薄膜を得ることが可能となり、信頼性の高い強誘電体メモリの形成が可能となる。
【００２９】
また、以下は、本発明の参考例である。
本発明の参考例では、ＭＦＭＩＳ構造のＦＥＴからなる強誘電体メモリの製造方法において、前記強誘電体膜の形成工程が、下地を構成する基板表面に、強誘電体薄膜の構成元素の少なくとも１種を含む超微粒粉を含む強誘電体薄膜塗布液を塗布し、強誘電体薄膜を形成し、これを結晶化するようにしている。
【００３０】
かかる構成によれば、強誘電体薄膜全体に均一に分散されたシードから結晶成長が始まるため、均一な強誘電体薄膜を得ることができ、微細化に際しても信頼性の高い強誘電体メモリを形成することが可能となる。
【００３１】
本発明の参考例によれば、スイッチングトランジスタと強誘電体キャパシタとからなる強誘電体メモリの製造方法であって、前記強誘電体キャパシタの強誘電体薄膜を、第１の電極表面に、強誘電体薄膜の構成元素の少なくとも１種を含む超微粒粉を含む強誘電体薄膜塗布液を塗布し、これを結晶化することによって強誘電体薄膜を形成することを特徴とする。
【００３２】
かかる構成によれば、強誘電体薄膜全体に均一に分散されたシードから結晶成長が始まるため、均一な強誘電体薄膜を得ることができ、微細化に際しても信頼性の高い強誘電体メモリを形成することが可能となる。
【００３３】
本発明の参考例によれば、スイッチングトランジスタと強誘電体キャパシタとからなる強誘電体メモリの製造方法であって、前記強誘電体キャパシタの強誘電体薄膜を、第１の電極表面に、強誘電体薄膜の構成元素の少なくとも１種を含む超微粒粉を含む強シード層を形成し、このシード層の上層に、強誘電体薄膜を形成し、これを結晶化することによって粒径のそろった結晶からなる強誘電体薄膜を形成することを特徴とする。
【００３４】
かかる構成によれば、直径５ｎｍ程度の超微粒粉の存在により、この超微粒粉を核として良好に結晶化が進むため、均一で結晶性の良好な強誘電体薄膜を得ることが可能となり、信頼性の高い強誘電体メモリの形成が可能となる。
【００３５】
【発明の実施の形態】
本発明に係る強誘電体メモリおよびその製造方法の一実施形態について図面を参照しつつ詳細に説明する。
実施形態１
次に、本発明の第１の実施形態として、ＰＺＴを誘電体膜として用いた強誘電体キャパシタを用いた強誘電体メモリについて説明する。図１に、この強誘電体メモリの完成図、図２（ａ）乃至（ｅ）にその製造工程図を示す。この強誘電体メモリは、シリコン基板１内に形成されたスイッチングトランジスタとしてのＭＯＳＦＥＴのソース・ドレイン領域２、３の一方とプラグ７を介して下部電極８ａ、８ｂが接続するように、基板表面を覆う絶縁膜６上に強誘電体キャパシタを形成してなる強誘電体メモリ（ＦＲＡＭ）に関するもので、この強誘電体キャパシタの強誘電体薄膜９の結晶性を均一にしたことを特徴とするものである。ここで５はゲート絶縁膜４を介して基板表面に形成されたゲート電極である。強誘電体薄膜９は下部電極表面にチタン超微粒粉を含むシード層を形成しておき、このチタン超微粒粉から結晶成長を生ぜしめるようにして形成された、結晶粒径の均一な結晶からなることを特徴とする。
【００３６】
すなわち図１に示すように、高濃度にドープされた多結晶シリコン層からなるプラグ７とイリジウム８ａおよび酸化イリジウム８ｂとの２層膜からなる下部電極８と、下部電極８上に、チタン超微粒粉からなるシード層Ｓを核とする結晶成長により、結晶性の均一な強誘電体薄膜９（図３参照）と、さらにその上層に酸化イリジウムとイリジウムとの２層膜からなる上部電極１０とを形成したことを特徴とする。
【００３７】
次に、この強誘電体メモリの製造工程について説明する。
まず、ＬＯＣＯＳ法で形成された素子分離絶縁膜１Ｓで形成された素子領域内にＭＯＳＦＥＴ（図示せず）の形成されたシリコン基板１の表面を熱酸化し、膜厚６００ｎｍ程度の酸化シリコン層からなる絶縁膜６を形成した後、この絶縁膜６にコンタクトホールＨを形成する。そして、図２（ａ）に示すように、このコンタクトホール内に高濃度にドープされた多結晶シリコン層を埋め込み、プラグ７を形成した後、基板表面全体にスパッタリング法により膜厚２００ｎｍ程度のイリジウム層８ａを形成し、さらにこの表面を酸化し酸化イリジウム層８ｂとする。
【００３８】
続いてこれをフォトリソグラフィにパターニングし、下部電極８を形成する。
【００３９】
こののち、図２（ｂ）に示すように、粒径５ｎｍ程度のＴｉ超微粒粉を０．１ｗｔ％乃至１０ｗｔ％の界面活性剤およびαテルピオネールと混合して混合液を塗布する。このようにして表面にＴｉ超微粒粉Ｓを有するシード層が形成される。
【００４０】
この後、ゾルゲル法によって、強誘電体膜９を形成するためのＰＺＴ膜９Ｐを形成する。出発原料として、Pb(CH3COO)2・3H2O,Zr(t-OC4H9)4,Ti(i-OC3H7)4の混合溶液を用いた。この混合溶液をスピンコートした後、１５０℃で乾燥させ、ドライエアー雰囲気において４００℃で３０分の仮焼成を行った。これを５回繰り返した。
【００４１】
この後、図２（ｄ）に示すように、Ｏ2の雰囲気中で、４５０℃１分の熱処理を施した。
このようにして、図２（ｅ）に示すように、２５０nmの強誘電体膜１０を形成した。なお、ここでは、PbZrxTi1-xO3において、ｘを０．５２として（以下ＰＺＴ（５２／４８）と表す）、ＰＺＴ膜を形成している。
【００４２】
さらに、強誘電体膜９の上に、スパッタリングにより酸化イリジウムとイリジウムとの積層膜を形成する。この酸化イリジウム層とイリジウム層との積層膜を、上部電極１０とする。ここでは、イリジウム層と酸化イリジウム層とをあわせて２００nmの厚さとなるように形成した。このようにして、強誘電体キャパシタを得る。
【００４３】
かかる構成によれば、超微粒粉の存在により、図３に説明図を示すようにこの超微粒粉を核として良好に結晶化が進むため、均一で結晶性の良好な強誘電体薄膜を得ることが可能となる。
【００４４】
なおこの超微粒粉は粒径０．５ｎｍから２００ｎｍ程度とするのが望ましく、さらに望ましくは粒径１ｎｍから５０ｎｍ程度とする。
ところで、超微粒粉が核になるには、ある程度の原子の数が必要であり、原子1個では核にならず、また０．１ｎｍ程度の原子よりは充分に大きいサイズであることが望ましい。一方、核が大きすぎると、核の中心はＴｉのままで残ってしまう。したがってＴｉを残さないためには高いアニール温度が必要である。また、２００ｎｍを越えると平坦で均一な強誘電体薄膜の形成が不可能となる。また核が大きくなると、溶媒中に分散しにくくなるという不都合がある。
【００４５】
さらにまたこの濃度は、０．００００１ｗｔ％（０．１ｗｔｐｐｍ）から１ｗｔ％程度とするのが望ましい。このシード層の形成はＴｉ超微粒粉の周囲を界面活性剤で被覆し、これに、αテルピオネール等の有機溶剤を混合したものを用いたが、有機溶剤としてはこのほかキシレン、トルエン、２メトキシエタノール、ブタノール等を用いることも可能である。
【００４６】
また望ましくは、シード層を形成するに際し、チタン超微粒粉を含む溶液を塗布し、こののち、乾燥・焼成するようにしている。
【００４７】
かかる構成によれば、容易かつ均一にチタン超微粒粉を配置することが可能となる。
【００４８】
また、前記ＰＺＴ薄膜を形成する工程はゾルゲル法の他スパッタリング法によってよい。
【００４９】
また望ましくは、さらに結晶化のためのアニール工程を含むことを特徴とする。
【００５０】
かかる構成によれば、４５０℃程度と従来よりも低温下での結晶成長が可能となるため、後続の電極形成あるいは絶縁膜の形成工程などにおける加熱工程で結晶化を行うことも可能であるが、結晶化のためのアニール工程を導入することにより、容易に結晶性の良好な強誘電体薄膜を形成することが可能となる。
【００５１】
本発明の第１の実施形態として、ＰＺＴを強誘電体薄膜を用いた強誘電体メモリについて説明したが、このほかＳＴＮを誘電体膜として用いた強誘電体メモリなど他の材料を用いた場合にも適用可能であることはいうまでもない。
【００５２】
参考例
次に、参考例としてのＭＦＭＩＳ構造の強誘電体メモリの製造工程について説明する。図４は本発明の方法で形成された強誘電体メモリを示す図、図５（ａ）乃至（ｅ）は製造工程図である。
【００５３】
この例では、ＭＦＭＩＳ構造の強誘電体メモリの強誘電体薄膜１６の形成をＴｉ超微粒粉を含むゾルゲル液を塗布し、焼成した後、結晶化アニールを行うことにより、均一で結晶性の高い強誘電体薄膜１６を形成したことを特徴とするものである。
【００５４】
すなわち、シリコン基板１表面に形成されたソースおよびドレイン領域２，３と、これらの間にゲート絶縁膜４を介して形成されたフローティングゲート１５と、フローティングゲート１５上に形成された強誘電体薄膜１６とこの強誘電体薄膜１６上に形成されたコントロールゲート１７とから構成されている。
【００５５】
製造に際しては、まず、図５（ａ）に示すようにｎ型シリコン基板１の表面を熱酸化し、膜厚２０ｎｍ程度の酸化シリコン層４を形成した後、この酸化シリコン層４上にイリジウムをターゲットとして用いてスパッタリング法により、フローティングゲート１５となるイリジウム層を形成する。次に、Ｏ2の雰囲気中で８００度（摂氏、以下同じ）１分の熱処理を行い、イリジウム層の表面に酸化イリジウム層を形成する。
【００５６】
次に、このフローティングゲート１５の上に、図５（ｂ）に示すようにゾルゲル法によって、強誘電体膜１６としてＰＺＴ膜を形成する。出発原料として、粒径５ｎｍのチタン超微粒子を０．５ｗｔ％と界面活性剤１ｗｔ％と、Pb(CH3COO)2・3H2O,Zr(t-OC4H9)4,Ti(i-OC3H7)4の混合溶液を用いた。この混合溶液をスピンコートした後、１５０度で乾燥させ、ドライエアー雰囲気において４００度で３０分の仮焼成を行った。これを５回繰り返した後、図５（ｃ）に示すようにＯ2の雰囲気中で、５００度１分の熱処理を施した。このようにして、２５０nmの強誘電体膜１６を形成した。なお、ここでは、PbZrxTi1-xO3において、ｘを０．５２として（以下ＰＺＴ（５２／４８）と表す）、ＰＺＴ膜を形成している。
【００５７】
ここでは強誘電体薄膜全体に均一に分散されたシードから結晶成長が始まるため、均一な強誘電体薄膜を得ることができ、微細化に際しても信頼性の高い強誘電体薄膜を形成することが可能となる。
【００５８】
さらに、強誘電体膜１６の上に、スパッタリングによりイリジウム層および酸化イリジウム層を形成しコントロールゲート１７を形成する。ここでは、イリジウム層と酸化イリジウム層とをあわせて２００nmの厚さとなるように形成した。
【００５９】
そしてこの上層にレジストパターンＲを形成し、図５（ｄ）に示すようにこれをマスクとして各層をパターニングし、ソースドレインとなる領域の表面を露呈せしめる。
【００６０】
こののち、このゲート電極パターンをマスクとして、ホウ素（Ｂ）イオンを注入することにより、図５（ｅ）に示すようにｐ型拡散層からなるソース・ドレイン領域２，３を形成する。
【００６１】
さらに、層間絶縁膜、配線パターンを形成し、強誘電体メモリが完成する。
【００６２】
かかる構成によれば、フローティングゲートとコントロールゲートとの間に形成される強誘電体膜が、均一で結晶性の良好な膜となっているため、微細化に際しても、特性のバラツキがなく信頼性の高いものとなっている。
【００６３】
なお、強誘電体膜としてＰＺＴを用いたが、ＳＴＮ，ＳＢＴなどの強誘電体あるいはＢＳＴなどの高誘電率誘電体膜などにも適用可能である。また、超微粒粉としても強誘電体膜の構成元素を含むものであればよい。
【００６４】
【発明の効果】
以上説明してきたように、強誘電体薄膜の形成に先立ち、下地を構成する基板表面に、前記強誘電体薄膜の構成元素を含む超微粒粉を含むシード層を形成し、このシード層の上層に、強誘電体薄膜を形成し、このシード層を核として結晶化を行うようにしているため、超微粒粉の存在により、この超微粒粉を核として良好に結晶化が進むため、均一で結晶性の良好な強誘電体薄膜を得ることが可能となる。
【００６５】
また、本発明の方法では、下地を構成する基板表面に、強誘電体薄膜の構成元素の少なくとも１種を含む超微粒粉を含む強誘電体薄膜塗布液を塗布し、超微粒粉を含む薄膜を形成しているため、薄膜全体に分散する超微粒粉から良好に結晶化が進み、均一で信頼性の高い薄膜形成が可能となる。
【図面の簡単な説明】
【図１】本発明の第1の実施形態の方法で形成した絶縁膜を用いたＦＲＡＭを示す図
【図２】図１のＦＲＡＭの製造工程を示す図
【図３】本発明の第1の実施形態の方法を説明する原理説明図
【図４】本発明の第２の実施形態の方法で形成したＦＲＡＭを示す説明図
【図５】図４のＦＲＡＭの製造工程を示す図
【図６】本発明の第２の実施形態の方法を説明する原理説明図
【図７】従来例の方法を説明する原理説明図
【符号の説明】
ｈ 空孔
１ シリコン基板
１Ｓ 素子分離絶縁膜
２ ソース領域
３ ドレイン領域
４ ゲート絶縁膜
５ ゲート電極
６ （層間）絶縁膜
７ プラグ
８ 下部電極
Ｓ シード層
９ 強誘電体膜
１０ 上部電極
１５ フローティングゲート
１６ 強誘電体膜
１７ コントロールゲート
【発明の属する技術分野】
本発明は強誘電体薄膜の形成方法および強誘電体メモリの製造方法に係り、特に強誘電体薄膜の結晶性の向上に関する。
【０００２】
【従来の技術】
現在研究されている強誘電体メモリは大きく２つに分けられる。1つは、強誘電体キャパシタの反転電荷量を検出する方式で、強誘電体キャパシタと選択トランジスタとで構成される。
【０００３】
もう１つは、強誘電体の自発分極による半導体の抵抗変化を検出する方式のメモリである。この方式の代表的なものが、ＭＦＳＦＥＴである。これはゲート絶縁膜に強誘電体を用いたＭＩＳ構造である。
【０００４】
いずれの構造の場合も、強誘電体の膜質がメモリ特性に大きな影響を及ぼすものであることがわかっている。
【０００５】
そこで強誘電体薄膜の結晶性を向上するためにいろいろな方法が提案されている。そのひとつにＴｉシード法と呼ばれるＰＺＴ薄膜の結晶化方法が提案されている。
【０００６】
この方法は図７に示すように、プラチナＰｔなどからなる下部電極８表面にスパッタリング法などにより膜厚２０ｎｍ程度のチタン超薄膜からなるシード層９Ｌを形成し、この上層にゾルゲル法によりＰＺＴ膜９Ｐを形成する。ここでは出発原料として、Pb(CH3COO)2・3H2O,Zr(t-OC4H9)4,Ti(i-OC3H7)4の混合溶液を用い、この混合溶液をスピンコートした後、１５０度で乾燥させ、ドライエアー雰囲気において４００度で３０分の仮焼成を行った。これを５回繰り返した後、Ｏ2の雰囲気中で、７００℃１分程度の結晶化アニール工程を経て超薄膜９Ｌからの結晶成長を生ぜしめる。
【０００７】
【発明が解決しようとする課題】
この方法では結晶化がはじまる場所が不定なので結晶粒径が制御できず、不均一な大きさの柱状結晶が形成されるため、特性にばらつきが大きく、特に微細化、高集積化に際しては充分な特性を得ることができないという問題があった。
【０００８】
また、ＰＺＴ膜にはならず、酸化チタン（ＴｉＯ2）層あるいはチタン酸鉛（ＰｂＴｉＯ3）層となる箇所もあり、良好な特性を得ることができないという問題があった。
【０００９】
また結晶化アニールに際し温度を７００℃程度の高温にしなければならなかったため、下地配線などの下地層に悪影響を与えるという問題もあった。
【００１０】
本発明は前記実情に鑑みてなされたもので、均一で結晶性の良好な強誘電体薄膜を提供することを目的とする。
【００１１】
【課題を解決するための手段】
そこで本発明では、強誘電体薄膜の形成に先立ち、下地を構成する基板表面に、Ｔｉ超微粒粉を含む溶液を塗布し、乾燥・焼成して、Ｔｉ超微粒粉を含むシード層を形成し、このシード層の上層に、強誘電体薄膜を形成し、このシード層を核として結晶化を行うようにしたことを特徴とする。
【００１２】
かかる構成によれば、超微粒粉の存在により、この超微粒粉を核として良好に結晶化が進むため、均一で結晶性の良好な強誘電体薄膜を得ることが可能となる。
また、本発明は、上記強誘電体薄膜の形成方法において、前記シード層を形成する工程は、前記Ｔｉ超微粒粉を界面活性剤及びαテルビオールと混合してなる混合液を塗布する工程を含むことを特徴とする。
また、本発明は、上記強誘電体薄膜の形成方法において、前記Ｔｉ超微粒粉の粒径は０．５ｎｍから２００ｎｍであることを特徴とする。
この超微粒粉は粒径０．５ｎｍから２００ｎｍ程度とするのが望ましく、さらに望ましくは粒径１ｎｍから５０ｎｍ程度とする。
また、本発明は、上記強誘電体薄膜の形成方法において、前記Ｔｉ超微粒粉の粒径は５ｎｍであり、前記界面活性剤の濃度は０．１ｗｔ％〜１０ｗｔ％であることを特徴とする。
【００１３】
ところで、超微粒粉が核になるには、ある程度の原子の数が必要であり、原子1個では核にならず、また０．１ｎｍ程度の原子よりは充分に大きいサイズであることが望ましい。一方、核が大きすぎると、核の中心はＴｉのままで残ってしまう。したがってＴｉを残さないためには高いアニール温度が必要である。また、２００ｎｍを越えると平坦で均一な強誘電体薄膜の形成が不可能となる。また核が大きくなると、溶媒中に分散しにくくなるという不都合がある。
さらにまたこの濃度は、０．００００１ｗｔ％（０．１ｗｔｐｐｍ）から１ｗｔ％程度とするのが望ましい。
【００１４】
また望ましくは、下地を構成する基板表面に、シードとなるチタン超微粒粉を含むシード層を形成する工程と、前記シード層の上層に、ＰＺＴ薄膜を形成する工程とを含むことを特徴とする。
【００１５】
かかる構成によれば、直径５ｎｍ程度のチタン超微粒粉の存在により、このチタン超微粒粉を核として良好に結晶化が進むため、均一で結晶性の良好なＰＺＴ強誘電体薄膜を得ることが可能となる。
【００１６】
望ましくは、前記シード層を形成する工程は、チタン超微粒粉を含む溶液を塗布する工程と、乾燥・焼成する工程とを含むことを特徴とする。
【００１７】
かかる構成によれば、容易かつ均一にチタン超微粒粉を配置することが可能となる。
【００１８】
望ましくは、前記ＰＺＴ薄膜を形成する工程はスパッタリング工程を含むことを特徴とする。
【００１９】
望ましくは、さらに結晶化のためのアニール工程を含むことを特徴とする。
【００２０】
かかる構成によれば、４５０℃程度と従来よりも低温下での結晶成長が可能となるため、後続の電極形成あるいは絶縁膜の形成工程などにおける加熱工程で結晶化を行うことも可能であるが、結晶化のためのアニール工程を導入することにより、容易に結晶性の良好な強誘電体薄膜を形成することが可能となる。
【００２１】
また、以下は、本発明の参考例である。 また、本発明の方法によれば、前記シード層を形成する工程は、下地を構成する基板表面に、強誘電体薄膜の構成元素の少なくとも１種を含む超微粒粉を含む強誘電体薄膜塗布液を塗布する工程と、焼成工程とを含むことを特徴とする。
【００２２】
かかる構成によれば、超微粒粉を含む薄膜を形成しているため、この超微粒粉から良好に結晶化が進み、均一で信頼性の高い薄膜形成が可能となる。
【００２３】
望ましくは、下地を構成する基板表面に、シードとなるチタン超微粒粉を含むＰＺＴ塗布液を塗布する工程と、焼成工程とを含むことを特徴とする。
【００２４】
かかる構成によれば、強誘電体薄膜全体に均一に分散された、粒径５ｎｍ程度のチタン超微粒粉からなる、シードから結晶成長が始まる。従って、このチタン超微粒粉を核として良好に結晶化が進むため、均一で結晶性の良好なＰＺＴ強誘電体薄膜を得ることが可能となる。
【００２５】
望ましくは、さらに結晶化のためのアニール工程を含むことを特徴とする。
【００２６】
かかる構成によれば、４５０℃程度と従来よりも低温下での結晶成長が可能となるため、後続の電極形成あるいは絶縁膜の形成工程などにおける加熱工程で結晶化を行うことも可能であるが、結晶化のためのアニール工程を導入することにより、容易に結晶性の良好な強誘電体薄膜を形成することが可能となる。
【００２７】
さらにまた、本発明では、ＭＦＭＩＳ構造のＦＥＴからなる強誘電体メモリの製造方法において、強誘電体薄膜の形成に先立ち、フローティングゲート表面に、Ｔｉ超微粒粉および前記強誘電体薄膜の構成元素を含む溶液を塗布し、乾燥・焼成して、前記Ｔｉ超微粒粉を含むシード層を形成しておくようにし、この超微粒粉を核として結晶成長を行うようにしたことを特徴とする。
また、本発明は、上記強誘電体メモリの製造方法において、前記シード層を形成する工程は、前記Ｔｉ超微粒粉を界面活性剤及びαテルピオネールと混合してなる混合液を塗布する工程を含むことを特徴とする。
【００２８】
かかる構成によれば、直径５ｎｍ程度の超微粒粉の存在により、この超微粒粉を核として良好に結晶化が進むため、均一で結晶性の良好な強誘電体薄膜を得ることが可能となり、信頼性の高い強誘電体メモリの形成が可能となる。
【００２９】
また、以下は、本発明の参考例である。
本発明の参考例では、ＭＦＭＩＳ構造のＦＥＴからなる強誘電体メモリの製造方法において、前記強誘電体膜の形成工程が、下地を構成する基板表面に、強誘電体薄膜の構成元素の少なくとも１種を含む超微粒粉を含む強誘電体薄膜塗布液を塗布し、強誘電体薄膜を形成し、これを結晶化するようにしている。
【００３０】
かかる構成によれば、強誘電体薄膜全体に均一に分散されたシードから結晶成長が始まるため、均一な強誘電体薄膜を得ることができ、微細化に際しても信頼性の高い強誘電体メモリを形成することが可能となる。
【００３１】
本発明の参考例によれば、スイッチングトランジスタと強誘電体キャパシタとからなる強誘電体メモリの製造方法であって、前記強誘電体キャパシタの強誘電体薄膜を、第１の電極表面に、強誘電体薄膜の構成元素の少なくとも１種を含む超微粒粉を含む強誘電体薄膜塗布液を塗布し、これを結晶化することによって強誘電体薄膜を形成することを特徴とする。
【００３２】
かかる構成によれば、強誘電体薄膜全体に均一に分散されたシードから結晶成長が始まるため、均一な強誘電体薄膜を得ることができ、微細化に際しても信頼性の高い強誘電体メモリを形成することが可能となる。
【００３３】
本発明の参考例によれば、スイッチングトランジスタと強誘電体キャパシタとからなる強誘電体メモリの製造方法であって、前記強誘電体キャパシタの強誘電体薄膜を、第１の電極表面に、強誘電体薄膜の構成元素の少なくとも１種を含む超微粒粉を含む強シード層を形成し、このシード層の上層に、強誘電体薄膜を形成し、これを結晶化することによって粒径のそろった結晶からなる強誘電体薄膜を形成することを特徴とする。
【００３４】
かかる構成によれば、直径５ｎｍ程度の超微粒粉の存在により、この超微粒粉を核として良好に結晶化が進むため、均一で結晶性の良好な強誘電体薄膜を得ることが可能となり、信頼性の高い強誘電体メモリの形成が可能となる。
【００３５】
【発明の実施の形態】
本発明に係る強誘電体メモリおよびその製造方法の一実施形態について図面を参照しつつ詳細に説明する。
実施形態１
次に、本発明の第１の実施形態として、ＰＺＴを誘電体膜として用いた強誘電体キャパシタを用いた強誘電体メモリについて説明する。図１に、この強誘電体メモリの完成図、図２（ａ）乃至（ｅ）にその製造工程図を示す。この強誘電体メモリは、シリコン基板１内に形成されたスイッチングトランジスタとしてのＭＯＳＦＥＴのソース・ドレイン領域２、３の一方とプラグ７を介して下部電極８ａ、８ｂが接続するように、基板表面を覆う絶縁膜６上に強誘電体キャパシタを形成してなる強誘電体メモリ（ＦＲＡＭ）に関するもので、この強誘電体キャパシタの強誘電体薄膜９の結晶性を均一にしたことを特徴とするものである。ここで５はゲート絶縁膜４を介して基板表面に形成されたゲート電極である。強誘電体薄膜９は下部電極表面にチタン超微粒粉を含むシード層を形成しておき、このチタン超微粒粉から結晶成長を生ぜしめるようにして形成された、結晶粒径の均一な結晶からなることを特徴とする。
【００３６】
すなわち図１に示すように、高濃度にドープされた多結晶シリコン層からなるプラグ７とイリジウム８ａおよび酸化イリジウム８ｂとの２層膜からなる下部電極８と、下部電極８上に、チタン超微粒粉からなるシード層Ｓを核とする結晶成長により、結晶性の均一な強誘電体薄膜９（図３参照）と、さらにその上層に酸化イリジウムとイリジウムとの２層膜からなる上部電極１０とを形成したことを特徴とする。
【００３７】
次に、この強誘電体メモリの製造工程について説明する。
まず、ＬＯＣＯＳ法で形成された素子分離絶縁膜１Ｓで形成された素子領域内にＭＯＳＦＥＴ（図示せず）の形成されたシリコン基板１の表面を熱酸化し、膜厚６００ｎｍ程度の酸化シリコン層からなる絶縁膜６を形成した後、この絶縁膜６にコンタクトホールＨを形成する。そして、図２（ａ）に示すように、このコンタクトホール内に高濃度にドープされた多結晶シリコン層を埋め込み、プラグ７を形成した後、基板表面全体にスパッタリング法により膜厚２００ｎｍ程度のイリジウム層８ａを形成し、さらにこの表面を酸化し酸化イリジウム層８ｂとする。
【００３８】
続いてこれをフォトリソグラフィにパターニングし、下部電極８を形成する。
【００３９】
こののち、図２（ｂ）に示すように、粒径５ｎｍ程度のＴｉ超微粒粉を０．１ｗｔ％乃至１０ｗｔ％の界面活性剤およびαテルピオネールと混合して混合液を塗布する。このようにして表面にＴｉ超微粒粉Ｓを有するシード層が形成される。
【００４０】
この後、ゾルゲル法によって、強誘電体膜９を形成するためのＰＺＴ膜９Ｐを形成する。出発原料として、Pb(CH3COO)2・3H2O,Zr(t-OC4H9)4,Ti(i-OC3H7)4の混合溶液を用いた。この混合溶液をスピンコートした後、１５０℃で乾燥させ、ドライエアー雰囲気において４００℃で３０分の仮焼成を行った。これを５回繰り返した。
【００４１】
この後、図２（ｄ）に示すように、Ｏ2の雰囲気中で、４５０℃１分の熱処理を施した。
このようにして、図２（ｅ）に示すように、２５０nmの強誘電体膜１０を形成した。なお、ここでは、PbZrxTi1-xO3において、ｘを０．５２として（以下ＰＺＴ（５２／４８）と表す）、ＰＺＴ膜を形成している。
【００４２】
さらに、強誘電体膜９の上に、スパッタリングにより酸化イリジウムとイリジウムとの積層膜を形成する。この酸化イリジウム層とイリジウム層との積層膜を、上部電極１０とする。ここでは、イリジウム層と酸化イリジウム層とをあわせて２００nmの厚さとなるように形成した。このようにして、強誘電体キャパシタを得る。
【００４３】
かかる構成によれば、超微粒粉の存在により、図３に説明図を示すようにこの超微粒粉を核として良好に結晶化が進むため、均一で結晶性の良好な強誘電体薄膜を得ることが可能となる。
【００４４】
なおこの超微粒粉は粒径０．５ｎｍから２００ｎｍ程度とするのが望ましく、さらに望ましくは粒径１ｎｍから５０ｎｍ程度とする。
ところで、超微粒粉が核になるには、ある程度の原子の数が必要であり、原子1個では核にならず、また０．１ｎｍ程度の原子よりは充分に大きいサイズであることが望ましい。一方、核が大きすぎると、核の中心はＴｉのままで残ってしまう。したがってＴｉを残さないためには高いアニール温度が必要である。また、２００ｎｍを越えると平坦で均一な強誘電体薄膜の形成が不可能となる。また核が大きくなると、溶媒中に分散しにくくなるという不都合がある。
【００４５】
さらにまたこの濃度は、０．００００１ｗｔ％（０．１ｗｔｐｐｍ）から１ｗｔ％程度とするのが望ましい。このシード層の形成はＴｉ超微粒粉の周囲を界面活性剤で被覆し、これに、αテルピオネール等の有機溶剤を混合したものを用いたが、有機溶剤としてはこのほかキシレン、トルエン、２メトキシエタノール、ブタノール等を用いることも可能である。
【００４６】
また望ましくは、シード層を形成するに際し、チタン超微粒粉を含む溶液を塗布し、こののち、乾燥・焼成するようにしている。
【００４７】
かかる構成によれば、容易かつ均一にチタン超微粒粉を配置することが可能となる。
【００４８】
また、前記ＰＺＴ薄膜を形成する工程はゾルゲル法の他スパッタリング法によってよい。
【００４９】
また望ましくは、さらに結晶化のためのアニール工程を含むことを特徴とする。
【００５０】
かかる構成によれば、４５０℃程度と従来よりも低温下での結晶成長が可能となるため、後続の電極形成あるいは絶縁膜の形成工程などにおける加熱工程で結晶化を行うことも可能であるが、結晶化のためのアニール工程を導入することにより、容易に結晶性の良好な強誘電体薄膜を形成することが可能となる。
【００５１】
本発明の第１の実施形態として、ＰＺＴを強誘電体薄膜を用いた強誘電体メモリについて説明したが、このほかＳＴＮを誘電体膜として用いた強誘電体メモリなど他の材料を用いた場合にも適用可能であることはいうまでもない。
【００５２】
参考例
次に、参考例としてのＭＦＭＩＳ構造の強誘電体メモリの製造工程について説明する。図４は本発明の方法で形成された強誘電体メモリを示す図、図５（ａ）乃至（ｅ）は製造工程図である。
【００５３】
この例では、ＭＦＭＩＳ構造の強誘電体メモリの強誘電体薄膜１６の形成をＴｉ超微粒粉を含むゾルゲル液を塗布し、焼成した後、結晶化アニールを行うことにより、均一で結晶性の高い強誘電体薄膜１６を形成したことを特徴とするものである。
【００５４】
すなわち、シリコン基板１表面に形成されたソースおよびドレイン領域２，３と、これらの間にゲート絶縁膜４を介して形成されたフローティングゲート１５と、フローティングゲート１５上に形成された強誘電体薄膜１６とこの強誘電体薄膜１６上に形成されたコントロールゲート１７とから構成されている。
【００５５】
製造に際しては、まず、図５（ａ）に示すようにｎ型シリコン基板１の表面を熱酸化し、膜厚２０ｎｍ程度の酸化シリコン層４を形成した後、この酸化シリコン層４上にイリジウムをターゲットとして用いてスパッタリング法により、フローティングゲート１５となるイリジウム層を形成する。次に、Ｏ2の雰囲気中で８００度（摂氏、以下同じ）１分の熱処理を行い、イリジウム層の表面に酸化イリジウム層を形成する。
【００５６】
次に、このフローティングゲート１５の上に、図５（ｂ）に示すようにゾルゲル法によって、強誘電体膜１６としてＰＺＴ膜を形成する。出発原料として、粒径５ｎｍのチタン超微粒子を０．５ｗｔ％と界面活性剤１ｗｔ％と、Pb(CH3COO)2・3H2O,Zr(t-OC4H9)4,Ti(i-OC3H7)4の混合溶液を用いた。この混合溶液をスピンコートした後、１５０度で乾燥させ、ドライエアー雰囲気において４００度で３０分の仮焼成を行った。これを５回繰り返した後、図５（ｃ）に示すようにＯ2の雰囲気中で、５００度１分の熱処理を施した。このようにして、２５０nmの強誘電体膜１６を形成した。なお、ここでは、PbZrxTi1-xO3において、ｘを０．５２として（以下ＰＺＴ（５２／４８）と表す）、ＰＺＴ膜を形成している。
【００５７】
ここでは強誘電体薄膜全体に均一に分散されたシードから結晶成長が始まるため、均一な強誘電体薄膜を得ることができ、微細化に際しても信頼性の高い強誘電体薄膜を形成することが可能となる。
【００５８】
さらに、強誘電体膜１６の上に、スパッタリングによりイリジウム層および酸化イリジウム層を形成しコントロールゲート１７を形成する。ここでは、イリジウム層と酸化イリジウム層とをあわせて２００nmの厚さとなるように形成した。
【００５９】
そしてこの上層にレジストパターンＲを形成し、図５（ｄ）に示すようにこれをマスクとして各層をパターニングし、ソースドレインとなる領域の表面を露呈せしめる。
【００６０】
こののち、このゲート電極パターンをマスクとして、ホウ素（Ｂ）イオンを注入することにより、図５（ｅ）に示すようにｐ型拡散層からなるソース・ドレイン領域２，３を形成する。
【００６１】
さらに、層間絶縁膜、配線パターンを形成し、強誘電体メモリが完成する。
【００６２】
かかる構成によれば、フローティングゲートとコントロールゲートとの間に形成される強誘電体膜が、均一で結晶性の良好な膜となっているため、微細化に際しても、特性のバラツキがなく信頼性の高いものとなっている。
【００６３】
なお、強誘電体膜としてＰＺＴを用いたが、ＳＴＮ，ＳＢＴなどの強誘電体あるいはＢＳＴなどの高誘電率誘電体膜などにも適用可能である。また、超微粒粉としても強誘電体膜の構成元素を含むものであればよい。
【００６４】
【発明の効果】
以上説明してきたように、強誘電体薄膜の形成に先立ち、下地を構成する基板表面に、前記強誘電体薄膜の構成元素を含む超微粒粉を含むシード層を形成し、このシード層の上層に、強誘電体薄膜を形成し、このシード層を核として結晶化を行うようにしているため、超微粒粉の存在により、この超微粒粉を核として良好に結晶化が進むため、均一で結晶性の良好な強誘電体薄膜を得ることが可能となる。
【００６５】
また、本発明の方法では、下地を構成する基板表面に、強誘電体薄膜の構成元素の少なくとも１種を含む超微粒粉を含む強誘電体薄膜塗布液を塗布し、超微粒粉を含む薄膜を形成しているため、薄膜全体に分散する超微粒粉から良好に結晶化が進み、均一で信頼性の高い薄膜形成が可能となる。
【図面の簡単な説明】
【図１】本発明の第1の実施形態の方法で形成した絶縁膜を用いたＦＲＡＭを示す図
【図２】図１のＦＲＡＭの製造工程を示す図
【図３】本発明の第1の実施形態の方法を説明する原理説明図
【図４】本発明の第２の実施形態の方法で形成したＦＲＡＭを示す説明図
【図５】図４のＦＲＡＭの製造工程を示す図
【図６】本発明の第２の実施形態の方法を説明する原理説明図
【図７】従来例の方法を説明する原理説明図
【符号の説明】
ｈ 空孔
１ シリコン基板
１Ｓ 素子分離絶縁膜
２ ソース領域
３ ドレイン領域
４ ゲート絶縁膜
５ ゲート電極
６ （層間）絶縁膜
７ プラグ
８ 下部電極
Ｓ シード層
９ 強誘電体膜
１０ 上部電極
１５ フローティングゲート
１６ 強誘電体膜
１７ コントロールゲート
Claims (6)
- 強誘電体薄膜の形成に先立ち、下地を構成する基板表面に、Ｔｉ超微粒粉を含む溶液を塗布し、乾燥・焼成して、前記Ｔｉ超微粒粉を含むシード層を形成する工程と、
前記シード層の上層に、前記強誘電体薄膜を形成する工程とを含むことを特徴とする強誘電体薄膜の形成方法。 - 前記シード層を形成する工程は、前記Ｔｉ超微粒粉を界面活性剤及びαテルビオールと混合してなる混合液を塗布する工程を含むことを特徴とする請求項１に記載の強誘電体薄膜の形成方法。
- 前記Ｔｉ超微粒粉の粒径は０．５ｎｍから２００ｎｍであることを特徴とする請求項２に記載の強誘電体薄膜の形成方法。
- 前記Ｔｉ超微粒粉の粒径は５ｎｍであり、
前記界面活性剤の濃度は０．１ｗｔ％〜１０ｗｔ％であることを特徴とする請求項１に記載の強誘電体薄膜の形成方法。 - 前記シード層を形成する工程は、前記強誘電体薄膜の構成元素を含む溶液を塗布する工程と、
焼成する工程とを含むことを特徴とする請求項１乃至４のいずれか一項に記載の強誘電体薄膜の形成方法。 - さらに結晶化のためのアニール工程を含むことを特徴とする請求項１乃至５のいずれか一項に記載の強誘電体薄膜の形成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001246070A JP4825373B2 (ja) | 2001-08-14 | 2001-08-14 | 強誘電体薄膜の製造方法およびこれを用いた強誘電体メモリの製造方法 |
| US10/218,988 US6740532B2 (en) | 2001-08-14 | 2002-08-13 | Method of manufacturing a ferroelectric thin film |
| US10/825,033 US7195928B2 (en) | 2001-08-14 | 2004-04-14 | Method of manufacturing ferroelectric substance thin film and ferroelectric memory using the ferroelectric substance thin film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001246070A JP4825373B2 (ja) | 2001-08-14 | 2001-08-14 | 強誘電体薄膜の製造方法およびこれを用いた強誘電体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003060168A JP2003060168A (ja) | 2003-02-28 |
| JP4825373B2 true JP4825373B2 (ja) | 2011-11-30 |
Family
ID=19075701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001246070A Expired - Fee Related JP4825373B2 (ja) | 2001-08-14 | 2001-08-14 | 強誘電体薄膜の製造方法およびこれを用いた強誘電体メモリの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6740532B2 (ja) |
| JP (1) | JP4825373B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI705037B (zh) | 2016-03-07 | 2020-09-21 | 日商日本匹士克股份有限公司 | 吸附用墊 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3841085B2 (ja) | 2004-01-29 | 2006-11-01 | セイコーエプソン株式会社 | キャパシタとその製造方法、及び半導体装置 |
| US7169658B2 (en) * | 2004-01-29 | 2007-01-30 | Infineon Technologies Ag | Method for formation of an ultra-thin film and semiconductor device containing such a film |
| JP4257537B2 (ja) * | 2005-06-02 | 2009-04-22 | セイコーエプソン株式会社 | 強誘電体層の製造方法、電子機器の製造方法、強誘電体メモリ装置の製造方法、圧電素子の製造方法、およびインクジェット式記録ヘッドの製造方法 |
| WO2006131968A1 (ja) * | 2005-06-09 | 2006-12-14 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP4831562B2 (ja) * | 2005-06-23 | 2011-12-07 | 富士通株式会社 | 強誘電体メモリ装置 |
| JP4519810B2 (ja) * | 2006-06-23 | 2010-08-04 | 富士フイルム株式会社 | 強誘電体素子とその製造方法、強誘電体メモリ、及びインクジェット式記録ヘッド |
| KR100851982B1 (ko) * | 2007-02-23 | 2008-08-12 | 삼성전자주식회사 | 강유전체 나노도트를 포함하는 강유전체 정보저장매체 및그 제조방법 |
| JP7123622B2 (ja) * | 2018-05-18 | 2022-08-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100360468B1 (ko) * | 1995-03-20 | 2003-01-24 | 삼성전자 주식회사 | 강유전성박막제조방법및이를적용한캐패시터및그제조방법 |
| JP3195265B2 (ja) * | 1997-01-18 | 2001-08-06 | 東京応化工業株式会社 | Ｂｉ系強誘電体薄膜形成用塗布液およびこれを用いて形成した強誘電体薄膜、強誘電体メモリ |
| JP3190011B2 (ja) * | 1997-05-23 | 2001-07-16 | ローム株式会社 | 強誘電体記憶素子およびその製造方法 |
| DE19829300B4 (de) * | 1997-06-30 | 2006-05-18 | Hyundai Electronics Industries Co., Ltd., Ichon | Ferroelektrische Speichereinrichtung mit elektrischer Verbindung zwischen einer unteren Kondensatorelektrode und einem Kontaktstopfen sowie Verfahren zu deren Herstellung |
| JP4075120B2 (ja) * | 1998-01-07 | 2008-04-16 | 沖電気工業株式会社 | 強誘電体薄膜の製造方法 |
| TW404021B (en) * | 1998-04-09 | 2000-09-01 | Hitachi Ltd | Semiconductor memory device and manufacturing method thereof |
| JP2001053071A (ja) * | 1999-08-05 | 2001-02-23 | Mitsubishi Electric Corp | 強誘電体薄膜の製造方法、電子デバイス、および絶縁体用液体原料 |
| JP2001158966A (ja) * | 1999-12-01 | 2001-06-12 | Ebara Corp | 金属ないし金属化合物薄膜の作製方法 |
| KR100408517B1 (ko) * | 2000-12-28 | 2003-12-06 | 삼성전자주식회사 | 졸-겔 공정을 이용한 강유전성 박막 제조방법 |
-
2001
- 2001-08-14 JP JP2001246070A patent/JP4825373B2/ja not_active Expired - Fee Related
-
2002
- 2002-08-13 US US10/218,988 patent/US6740532B2/en not_active Expired - Lifetime
-
2004
- 2004-04-14 US US10/825,033 patent/US7195928B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI705037B (zh) | 2016-03-07 | 2020-09-21 | 日商日本匹士克股份有限公司 | 吸附用墊 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7195928B2 (en) | 2007-03-27 |
| US20040197937A1 (en) | 2004-10-07 |
| US6740532B2 (en) | 2004-05-25 |
| JP2003060168A (ja) | 2003-02-28 |
| US20030054572A1 (en) | 2003-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060425 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071129 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080716 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101014 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101026 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110912 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140916 Year of fee payment: 3 |
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| LAPS | Cancellation because of no payment of annual fees |