KR970054183A - 에프 램(fram) 셀의 제조방법 - Google Patents

에프 램(fram) 셀의 제조방법 Download PDF

Info

Publication number
KR970054183A
KR970054183A KR1019950057236A KR19950057236A KR970054183A KR 970054183 A KR970054183 A KR 970054183A KR 1019950057236 A KR1019950057236 A KR 1019950057236A KR 19950057236 A KR19950057236 A KR 19950057236A KR 970054183 A KR970054183 A KR 970054183A
Authority
KR
South Korea
Prior art keywords
forming
lower electrode
layer
resultant
ferroelectric
Prior art date
Application number
KR1019950057236A
Other languages
English (en)
Inventor
구본재
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950057236A priority Critical patent/KR970054183A/ko
Publication of KR970054183A publication Critical patent/KR970054183A/ko

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B53/00Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

강유전 물질을 유전막으로 사용하는 에프 램(FROM) 셀의 제조방법에 대해 기재하고 있다.
반도체기판 상에, 활성영역과 스토리지전극을 접속시키기 위한 콘택홀을 형성하는 단계, 콘택홀에 도전성 플럭을 형성하는 단게, 결과물 상에 하부전극층을 형성하는 단계, 하부전극층 상에 강유전층 형성하는 단계, 하부전극층 및 강유전층을 각 메모리 셀 단위로 한정되도록 패터닝하는 단계, 각 메모리 셀 단위로 한정된 하부전극 및 강유전층의 측벽에 절연층 스페이서를 형성하는 단계 및 결과물 상에 캐패시터의 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
따라서, 캐패시터의 상부 전극 패터닝시 잔류물을 감소시키고, 사진공정의 마이진을 향상시킬 수 있다.

Description

에프 램(FRAM) 셀의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 에프 램(FRAM)셀의 제조방법을 설명하기 위한 단면도들이다.

Claims (5)

  1. 반도체기판 상에, 활성영역과 스토리지전극을 접속시키기 위한 콘택홀을 형성하는 단계; 상기 콘택홀에 도전성 플럭을 형성하는 단계; 결과물 상에 하부전극층을 형성하는 단계; 상기 하부전극층 상에 강유전층을 형성하는 단계; 상기 하부전극층 및 강유전층을 각 메모리 셀 단위로 한정되도록 패너팅 하는 단게; 상기 각 메모리 셀 단위로 한정된 하부전극 및 강유전층의 측벽에 절연층 스페이서를 형성하는 단계; 및 상기 결과물 상에 캐패시터의 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 에프 램(FRAM) 셀의 제조방법.
  2. 제1항에 있어서, 상기 하부전극층 및 가유전층을 패터닝하는 단계 후에, 결과물 상에 확산방지막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 에프 램(FRAM) 셀의 제조방법.
  3. 제2항에 있어서, 상기 확산 방지막은 산화티타늄(TiO2),산화지르코늄(ZrO2), 산화 마그네슘(MgO), 산화 알루미늄(Al2O3) 및 오산화탄탈륨(Ta2O5) 중의 어느 한 물질로 형성되는 것을 특징으로 하는 에프 램(FRAM) 셀의 제조방법.
  4. 제1항에 있어서, 상기 커패시터의 하부전극 또는 상부전극은 백금(Pt), 팔라듐(Pd), 티타늄 나이트라이드(TiN), 실리사이드 및 전도성 산화물 중의 어느 한 물질로 형성되는 것을 특징으로 하는 에프 램(FRAM)셀의 제조방법.
  5. 제1항에 있어서, 상기 강유전층은 PZT, BST, Y1 계열을 사용하여 형성되는 것을 특징으로 하는 에프램(FRAM) 셀의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950057236A 1995-12-26 1995-12-26 에프 램(fram) 셀의 제조방법 KR970054183A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950057236A KR970054183A (ko) 1995-12-26 1995-12-26 에프 램(fram) 셀의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950057236A KR970054183A (ko) 1995-12-26 1995-12-26 에프 램(fram) 셀의 제조방법

Publications (1)

Publication Number Publication Date
KR970054183A true KR970054183A (ko) 1997-07-31

Family

ID=66618307

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950057236A KR970054183A (ko) 1995-12-26 1995-12-26 에프 램(fram) 셀의 제조방법

Country Status (1)

Country Link
KR (1) KR970054183A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100411306B1 (ko) * 2001-06-30 2003-12-18 주식회사 하이닉스반도체 수소확산방지막을 구비하는 반도체소자의 제조 방법
KR100428790B1 (ko) * 2001-06-26 2004-04-28 삼성전자주식회사 확장된 플레이트 라인을 갖는 강유전체 메모리소자 및 그제조방법
KR100450669B1 (ko) * 2002-01-30 2004-10-01 삼성전자주식회사 산소 침투 경로 및 캡슐화 장벽막을 구비하는 강유전체메모리 소자 및 그 제조 방법
KR100436056B1 (ko) * 1997-12-30 2004-12-17 주식회사 하이닉스반도체 강유전체 커패시터의 확산장벽막 형성방법
KR100506513B1 (ko) * 1997-12-27 2007-11-02 주식회사 하이닉스반도체 강유전체 캐패시터 형성 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100506513B1 (ko) * 1997-12-27 2007-11-02 주식회사 하이닉스반도체 강유전체 캐패시터 형성 방법
KR100436056B1 (ko) * 1997-12-30 2004-12-17 주식회사 하이닉스반도체 강유전체 커패시터의 확산장벽막 형성방법
KR100428790B1 (ko) * 2001-06-26 2004-04-28 삼성전자주식회사 확장된 플레이트 라인을 갖는 강유전체 메모리소자 및 그제조방법
KR100411306B1 (ko) * 2001-06-30 2003-12-18 주식회사 하이닉스반도체 수소확산방지막을 구비하는 반도체소자의 제조 방법
KR100450669B1 (ko) * 2002-01-30 2004-10-01 삼성전자주식회사 산소 침투 경로 및 캡슐화 장벽막을 구비하는 강유전체메모리 소자 및 그 제조 방법

Similar Documents

Publication Publication Date Title
KR0147640B1 (ko) 반도체 장치의 커패시터 및 그 제조방법
KR100272172B1 (ko) 반도체장치의 커패시터 및 그 제조방법
KR20020049875A (ko) 반도체 메모리 소자의 강유전체 커패시터 및 그 제조방법
KR980006312A (ko) 가유전체 커패시터를 구비하는 반도체 메모리장치 및 그 제조방법
KR960026808A (ko) 핀형 커패시터 및 그 제조방법
KR970054168A (ko) 반도체장치 및 그 제조방법
KR950007117A (ko) 금속 산화물 유전체를 갖는 커패시터
KR19980035475A (ko) 반도체장치의 커패시터 제조방법
KR960015908A (ko) 커패시터를 가지는 반도체 장치
US5742472A (en) Stacked capacitors for integrated circuit devices and related methods
KR960036154A (ko) 강유전성 캐패시터
KR970054183A (ko) 에프 램(fram) 셀의 제조방법
KR20030025671A (ko) 커패시터의 제조방법
KR19980040642A (ko) 반도체 메모리 소자의 커패시터 제조 방법
KR100431744B1 (ko) 반도체 소자의 캐패시터 제조방법
JPH04349657A (ja) 半導体装置
KR970030833A (ko) 반도체 장치의 캐패시터 제조방법
KR20030028044A (ko) 강유전체 메모리 소자 및 그 제조방법
US6218231B1 (en) Methods for fabricating high dielectric capacitors of semiconductor devices
KR970013305A (ko) 반도체 메모리장치의 커패시터 및 그 제조 방법
KR19990086181A (ko) 반도체소자의 커패시터 및 그 제조방법
KR20010046108A (ko) 반도체 메모리 소자의 커패시터
JPH09129849A (ja) 半導体素子のキャパシター及びその製造方法
KR100915074B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR960019696A (ko) 커패시터 구조 및 그 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid