KR19980035475A - 반도체장치의 커패시터 제조방법 - Google Patents
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Abstract
반도체 장치의 커패시터 제조 방법에 관하여 개시한다. 본 발명은 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀이 형성된 층간 절연막 패턴을 형성하는 단계; 상기 콘택 홀을 통하여 상기 반도체 기판과 접속되도록 상기 층간 절연막 패턴 상에 하부 전극을 형성하는 단계; 상기 하부 전극 상에만 선택적으로 보호막 패턴을 형성하는 단계; 및 상기 보호막 패턴이 형성된 기판 전면에 유전막 및 상부 도전층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법을 제공한다. 본 발명에 의하면, 상기 보호막 패턴을 상기 하부 전극 상에만 선택적으로 형성함으로써 하부 전극의 소정 부분이 산화되는 것을 방지하여 하부 전극의 전기 저항이 증가하는 것을 방지할 수 있다. 뿐만 아니라, 상기 하부 도전층을 이루는 물질이 종래와 같이 상기 유전막과 잘 반응이 되지 않는 물질로 한정되어야 할 필요가 없어, 상기 하부 도전층에 적용할 수 있는 물질의 선택 폭이 더 넓어진다.
Description
본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로, 특히 고유전 물질을 유전막으로 사용하는 반도체 장치의 커패시터에 적합한 커패시터 하부 전극을 제조하는 방법에 관한 것이다.
메모리 셀의 면적 감소에 따른 셀 정전 용량의 감소는 DRAM(Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 된다. 이러한 셀 정전 용량의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시킬 뿐 만 아니라 저전압에서의 소자동작을 어렵게 만든다. 따라서 반도체 메모리 장치의 고집적화를 위해서 상기 셀 정전 용량의 감소는 반드시 해결되어야 할 문제이다.
셀 정전 용량을 증가시키기 위하여 3차원적 구조를 갖는 커패시터가 제안되었다. 후지쯔(Fujisu)사의 핀 구조(Fin Structure) 하부 전극, 도시바(Toshiba)사의 박스 구조(Box Structure) 하부 전극, 및 미쯔비시(Mitsubishi)사의 원통 구조(Cylindrical Structure) 하부 전극을 갖는 커패시터가 그 주류를 이루고 있다. 그러나, 3차원 구조의 커패시터는 그 제조 공정이 복잡할 뿐만 아니라 제조 과정에서 결함이 발생하기 쉽기 때문에 실제로 적용하기가 용이하지 않다.
따라서, 최근에는 커패시터의 정전 용량을 증대시키기 위해 고유전 박막에 대한 연구가 활발히 진행중이다. 고유전 박막을 사용하게 되면 단순한 2차원 구조의 하부 전극으로도 충분한 셀 정전 용량을 확보할 수 있기 때문에 공정의 단순화 측면 뿐만 아니라 반도체 장치의 고집적화 측면에서 상술한 3차원적 구조를 갖는 커패시터보다 더 바람직하다.
이 때, 종래와 같이 불순물이 도핑된 다결정 실리콘을 하부 전극으로 사용하게 되면, 고유전 박막과 다결정 실리콘이 쉽게 반응하여 그 계면에 유전율이 매우 낮은 새로운 유전층이 형성되기 때문에 전체적인 정전 용량이 저하되어 바람직하지 못하다. 따라서, 고유전 박막에 적합한 새로운 전극 및 전극 구조가 요구되고 있다.
도 1 내지 도 3은 종래 기술에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 1은 층간 절연막 패턴(20), 콘택 플러그 층(30), 확산 장벽층(40), 및 하부 도전층(50)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(10) 상에 상기 반도체 기판(10)의 소정 영역을 노출시키는 콘택 홀이 형성된 층간 절연막 패턴(20)을 형성한다.
이어서, 상기 콘택 홀을 채우도록 상기 층간 절연막 패턴(20) 상에 다결정 실리콘층을 형성한 후, 상기 층간 절연막 패턴(20)이 노출되도록 상기 다결정 실리콘층을 에치 백하여 상기 콘택 홀을 채우는 콘택 플러그 층(30)을 형성한다.
다음에, 상기 콘택 플러그 층(30)이 형성된 기판 전면에 티타늄 질화물로 이루어진 확산 장벽층(40) 및 하부 도전층(50)을 순차적으로 형성한다. 여기서, 상기 하부 도전층(50)은 도 3의 유전막(60)과의 계면 반응이 일어나지 않도록 백금(Pt)으로 형성한다.
상기 확산 장벽층(40)은 후속하는 열처리 공정, 예컨데 도 3의 유전막(60) 형성 과정에서의 열처리 공정에서 상기 콘택 플러그 층(30)과 상기 하부 도전층(50)이 상호 반응하는 것을 방지하기 위한 것이다. 물론, 상기 콘택 플러그 층(30)과 상기 하부 도전층(50)을 전기적으로 연결시켜야 하므로 상기 확산 장벽층(40)은 도전성을 갖어야 한다. 좀 더 자세한 내용은 도 3에서 설명한다.
도 2는 확산 장벽층 패턴(40a) 및 하부 도전층 패턴(50a)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 층간 절연막 패턴(20)이 노출되도록 상기 하부 도전층(50) 및 상기 확산 장벽층(40)을 패터닝함으로써 상기 콘택 플러그 층(30)이 형성된 부분을 포함하는 상기 층간 절연막 패턴(20) 상에 확산 장벽층 패턴(40a) 및 하부 도전층 패턴(50a)을 형성한다. 즉, 콘택 플러그 층(30), 확산 장벽층 패턴(40a), 및 하부 도전층 패턴(50a)으로 이루어진 커패시터의 하부 전극을 완성한다.
도 3은 유전막(60) 및 상부 도전층(70)을 형성하여 커패시터를 완성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 하부 전극이 완성된 기판 전면에 Pb(Zr,Ti)O3로 된 유전막(60) 및 상부 도전층(70)을 순차적으로 형성하여 커패시터를 완성한다.
이 때 상기 확산 장벽층 패턴(40a)이 없다면, 상기 유전막(60) 형성 시의 열처리 공정에서 상기 콘택 플러그 층(30)과 상기 하부 도전층 패턴(50a)이 상호 반응하여 백금 실리사이드 층이 형성된다. 이 상호 반응 과정에서, 상기 하부 도전층 패턴(50a)이 모두 반응하여 백금 실리사이드층으로 변태하게 되면, 상기 유전막(60)과 백금 실리사이드층의 실리콘이 서로 반응하여 상기 유전막(60)과 상기 백금 실리사이드층 사이에 유전율이 낮은 새로운 유전층이 생기게 되어 전체적인 정전 용량이 감소하게 된다.
따라서, 상기 확산 장벽층 패턴(40a)은 상기 콘택 플러그 층(30)과 상기 하부 도전층 패턴(50a)의 계면 반응을 방지하기 위해 반드시 필요하다.
그러나, 상기 유전막(60) 형성 시에 상기 확산 장벽층 패턴(40a)이 산화됨으로써 전기 저항이 크게 증가되어 바람직하지 않게 된다. 이는 상기 유전막(60)이 산화물 계열이므로 상기 유전막(60)의 산소 결핍을 방지하기 위해 산소 분위기에서 상기 유전막(60)을 형성하기 때문이다.
상술한 바와 같이 종래 기술에 의한 반도체 장치의 커패시터 제조 방법에 의하면, 비록 상기 확산 장벽층 패턴(40a)이 상기 콘택 플러그 층(30)과 상기 하부 도전층 패턴(50a)의 상호 반응을 방지하기는 하지만, 상기 유전막(60) 형성 과정에서 산화되어 전기 저항이 급속하게 증가하게 된다. 따라서, 커패시터 하부 전극의 전체 저항이 크게 증가하여 반도체 장치의 고속화 측면에서 바람직하지 않게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 커패시터 하부 전극의 소정 부분이 산화되는 것을 방지 함으로써 하부 전극의 전기 저항이 증가하는 것을 방지할 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는 데 있다.
도 1 내지 도 3은 종래 기술에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 7은 본 발명에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도면의 주요 부분에 대한 부호의 설명
10, 110: 반도체 기판 20, 120: 층간 절연막 패턴
30, 130: 콘택 플러그 층 40, 140: 확산 장벽층
50, 150: 하부 도전층 60, 160: 유전막
70, 170: 상부 도전층 155: 보호막 패턴
40a, 140a: 확산 장벽층 패턴 50a, 150a: 하부 도전층 패턴
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀이 형성된 층간 절연막 패턴을 형성하는 단계; 상기 콘택 홀을 통하여 상기 반도체 기판과 접속되도록 상기 층간 절연막 패턴 상에 하부 전극을 형성하는 단계; 상기 하부 전극 상에만 선택적으로 보호막 패턴을 형성하는 단계; 및 상기 보호막 패턴이 형성된 기판 전면에 유전막 및 상부 도전층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법을 제공한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 있어서, 상기 하부 전극을 형성하는 단계는 상기 콘택 홀을 채우는 콘택 플러그 층을 형성하는 단계; 상기 콘택 플러그 층이 형성된 기판 전면에 확산 장벽층 및 하부 도전층을 순차적으로 형성하는 단계; 및 상기 층간 절연막 패턴이 노출되도록 상기 확산 장벽층 및 상기 하부 도전층을 패터닝함으로써 상기 콘택 플러그 층이 형성된 부분을 포함하는 상기 층간 절연막 패턴 상에 확산 장벽층 패턴 및 하부 도전층 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 콘택 플러그 층은 다결정 실리콘으로 형성하는 것을 특징으로 하고, 상기 확산 장벽층은 질화물 또는 실리사이드(silicide)로 형성하는 것을 특징으로 한다. 이 때 상기 질화물은 TiN, TiAlN, TiSiN, TaSiN, TaAlN, 및 WN 으로 이루어진 군 중에서 선택된 하나인 것을 특징으로 한다.
그리고, 상기 하부 도전층은 Ru, Ir, Pt, Os, Pd, W, Mo, Co, 및 도전성 산화물로 이루어진 군 중에서 선택된 적어도 하나로 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법 있어서, 상기 보호막 패턴은 Ru, Ir, Pt, Os, Pd, W, Mo, Co, Ni, Au, 및 Ag 로 이루어진 군 중에서 선택된 하나로 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 있어서, 상기 확산 장벽층 보호막 패턴은 전기 도금(electroplating) 방법으로 형성하는 것을 특징으로 한다. 이 때 상기 전기 도금은 Ru, Ir, Pt, Os, Pd, W, Mo, Co, Ni, Au, 및 Ag 로 이루어진 군 중에서 선택된 하나를 포함하는 금속 염이 용해된 도금액 내에서, 상기 선택된 하나를 양극(anode)으로 사용하고, 상기 하부 도전층 패턴 및 상기 확산 장벽층 패턴이 형성된 기판을 음극(cathode)으로 사용하여 행하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 있어서, 상기 유전막은Ta2O5, SrTiO3, BaTiO3, SrTiO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3, 및 Bi4Ti3O12으로 이루어진 군 중에서 선택된 하나로 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 의하면, 상기 보호막 패턴을 상기 하부 전극 상에만 선택적으로 형성함으로써 하부 전극의 소정 부분이 산화되는 것을 방지하여 하부 전극의 전기 저항이 증가하는 것을 방지할 수 있다.
뿐만 아니라, 상기 하부 도전층을 이루는 물질이 종래와 같이 상기 유전막과 잘 반응이 되지 않는 물질로 한정되어야 할 필요가 없어, 상기 하부 도전층에 적용할 수 있는 물질의 선택 폭이 더 넓어진다.
이하에서, 본 발명의 바람직한 실시예를 참조한 도면들을 참조하여 상세히 설명한다.
도 4 내지 도 7은 본 발명에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 4는 층간 절연막 패턴(120), 콘택 플러그 층(130), 확산 장벽층(140), 및 하부 도전층(150)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(110) 상에 상기 반도체 기판(110)의 소정 영역을 노출시키는 콘택 홀이 형성된 층간 절연막 패턴(120)을 형성한다.
이어서, 상기 콘택 홀을 채우도록 상기 층간 절연막 패턴(120) 상에 다결정 실리콘층을 형성한 후, 상기 층간 절연막 패턴(120)이 노출되도록 상기 다결정 실리콘층을 에치 백하여 상기 콘택 홀을 채우는 콘택 플러그 층(130)을 형성한다.
다음에, 상기 콘택 플러그 층(30)이 형성된 기판 전면에 확산 장벽층(40) 및 하부 도전층(50)을 순차적으로 형성한다. 여기서, 상기 확산 장벽층(40)은 TiN, TiAlN, TiSiN, TaSiN, TaAlN, 또는 WN와 같은 질화물로 형성하거나, 실리사이드(silicide)로 형성한다. 또한, 상기 하부 도전층(50)은 Ru, Ir, Pt, Os, Pd, W, Mo, 또는 Co로 형성한다.
도 5는 확산 장벽층 패턴(140a) 및 하부 도전층 패턴(150a)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 층간 절연막 패턴(120)이 노출되도록 상기 하부 도전층(150) 및 상기 확산 장벽층(140)을 패터닝함으로써 상기 콘택 플러그 층(130)이 형성된 부분을 포함하는 상기 층간 절연막 패턴(120) 상에 확산 장벽층 패턴(140a) 및 하부 도전층 패턴(150a)을 형성한다. 즉, 콘택 플러그 층(130), 확산 장벽층 패턴(140a), 및 하부 도전층 패턴(150a)으로 이루어진 커패시터의 하부 전극을 완성한다.
도 6은 보호막 패턴(155)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 Ru, Ir, Pt, Os, Pd, W, Mo, Co, Ni, Au, 및 Ag 로 이루어진 군 중에서 선택된 하나를 포함하는 금속 염, 예컨데 RuNOCl3 이 용해된 도금액 내에서, 상기 선택된 하나를 양극(anode)으로 사용하고, 상기 하부 도전층 패턴(150a) 및 상기 확산 장벽층 패턴(140a)이 형성된 기판을 음극(cathode)으로 사용하여 전기 도금(electroplating)을 행한다.
이 때, 상기 층간 절연막 패턴(120)은 절연체이므로 상기 층간 절연막 패턴(120) 상에는 루테늄(Ru)막이 형성되지 않고, 상기 하부 도전층 패턴(150a) 및 상기 확산 장벽층 패턴(140a) 상에만 루테늄(Ru)막이 형성되어 상기 하부 도전층 패턴(150a) 및 상기 확산 장벽층 패턴(140a) 상에만 선택적으로 보호막 패턴(155)이 형성된다.
물론, 상기 보호막 패턴(155)은 산소와 잘 반응하지 않을 뿐만 아니라 후속 공정에서 상기 보호막 패턴(155) 상에 형성되는 유전막(도 7의 참조 번호 160)과도 잘 반응하지 않아야 한다.
도 7은 유전막(160) 및 상부 도전층(170)을 형성하여 커패시터를 완성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 보호막 패턴(140)이 형성된 기판 전면에 유전막(160) 및 상부 도전층(170)을 순차적으로 형성하여 커패시터를 완성한다.
여기서, 상기 유전막(60)은 Ta2O5, SrTiO3, BaTiO3, SrTiO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3, 및 Bi4Ti3O12으로 이루어진 군 중에서 선택된 하나로 형성한다.
상기한 바와 같이, 상기 확산 장벽층 패턴(140a)은 상기 보호막 패턴(155)에 의해 둘러싸여 있으므로 산소 분위기에서 상기 유전막(160)을 형성하더라도 종래와는 달리 상기 확산 장벽층 패턴(140a)이 산화되는 것을 방지할 수 있다.
또한, 상기 보호막 패턴(155)에 의해 상기 하부 도전층 패턴(150a)도 보호되므로 상기 하부 도전층(150)을 이루는 물질이 종래와 같이 상기 유전막(170)과 잘 반응이 되지 않는 물질로 한정되어야 할 필요가 없다. 따라서, 상기 하부 도전층(150)으로 적용할 수 있는 물질의 선택 폭이 더 넓어진다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 커패시터 제조 방법에 의하면, 상기 보호막 패턴(155)을 상기 하부 전극 상에만 선택적으로 형성함으로써 하부 전극의 소정 부분이 산화되는 것을 방지하여 하부 전극의 전기 저항이 증가하는 것을 방지할 수 있다.
뿐만 아니라, 상기 하부 도전층(150)을 이루는 물질이 종래와 같이 상기 유전막(170)과 잘 반응이 되지 않는 물질로 한정되어야 할 필요가 없어, 상기 하부 도전층(150)에 적용할 수 있는 물질의 선택 폭이 더 넓어진다.
본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
Claims (11)
- 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀이 형성된 층간 절연막 패턴을 형성하는 단계;상기 콘택 홀을 통하여 상기 반도체 기판과 접속되도록 상기 층간 절연막 패턴 상에 하부 전극을 형성하는 단계;상기 하부 전극 상에만 선택적으로 보호막 패턴을 형성하는 단계; 및상기 보호막 패턴이 형성된 기판 전면에 유전막 및 상부 도전층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제1 항에 있어서, 상기 하부 전극을 형성하는 단계는,상기 콘택 홀을 채우는 콘택 플러그 층을 형성하는 단계;상기 콘택 플러그 층이 형성된 기판 전면에 확산 장벽층 및 하부 도전층을 순차적으로 형성하는 단계; 및상기 층간 절연막 패턴이 노출되도록 상기 확산 장벽층 및 상기 하부 도전층을 패터닝함으로써 상기 콘택 플러그 층이 형성된 부분을 포함하는 상기 층간 절연막 패턴 상에 확산 장벽층 패턴 및 하부 도전층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제2 항에 있어서, 상기 콘택 플러그 층은,다결정 실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제2 항에 있어서, 상기 확산 장벽층은,질화물로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제4 항에 있어서, 상기 질화물은,TiN, TiAlN, TiSiN, TaSiN, TaAlN, 및 WN 으로 이루어진 군 중에서 선택된 하나인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제2 항에 있어서, 상기 확산 장벽층은,실리사이드(silicide)로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제2 항에 있어서, 상기 하부 도전층은,Ru, Ir, Pt, Os, Pd, W, Mo, Co, 및 도전성 산화물로 이루어진 군 중에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제1 항에 있어서, 상기 보호막 패턴은,Ru, Ir, Pt, Os, Pd, W, Mo, Co, Ni, Au, 및 Ag 로 이루어진 군 중에서 선택된 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제1 항에 있어서, 상기 확산 장벽층 보호막 패턴은,전기 도금(electroplating) 방법으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제9 항에 있어서, 상기 전기 도금은,Ru, Ir, Pt, Os, Pd, W, Mo, Co, Ni, Au, 및 Ag 로 이루어진 군 중에서 선택된 하나를 포함하는 금속 염이 용해된 도금액 내에서, 상기 선택된 하나를 양극(anode)으로 사용하고, 상기 하부 도전층 패턴 및 상기 확산 장벽층 패턴이 형성된 기판을 음극(cathode)으로 사용하여 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서, 상기 유전막은,Ta2O5, SrTiO3, BaTiO3, SrTiO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3, 및 Bi4Ti3O12 으로 이루어진 군 중에서 선택된 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
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