KR20000001945A - 디램 셀 캐패시터의 제조 방법 - Google Patents
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Abstract
본 발명은 스토리지 노드의 쓰러짐을 방지하는 DRAM 셀 캐패시터의 제조 방법에 관한 것으로, 반도체 기판 상에 형성된 절연층들을 식각 하여 스토리지 노드 콘택홀이 형성된다. 콘택홀을 포함하여 상부 절연층 상에 제 1 도전층, 제 1 도전층과 식각 선택비를 갖는 물질층, 그리고 제 2 도전층이 차례로 형성된다. 제 2 도전층 및 물질층이 스토리지 노드 형성을 위한 마스크에 의해 패터닝 된다. 제 2 도전층 패턴 및 물질층 패턴을 포함하여 제 1 도전층 상에 제 3 도전층이 형성된다. 제 3 도전층 및 그 하부의 제 1 도전층이 전면 에치 백 공정으로 식각 되어 폴리 스페이서가 형성된다. 이로써, 제 1 및 제 2 도전층, 그리고 제 3 도전층에 의한 스토리지 노드가 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 기존의 스토리지 노드의 높이를 유지하면서 즉, 셀 캐패시턴스를 유지하면서 스토리지 노드 폴리의 두께를 줄일 수 있고, 공정 쓰루풋(throughput)을 줄일 수 있다. 또한, 스토리지 노드 형성시 식각량을 최소화 할 수 있고, 과식각량을 줄일 수 있으며, 이로써 스토리지 노드가 오정렬 되더라도 과식각 및 후속 세정 공정에 의해 스토리지 노드가 쓰러지는 것을 방지할 수 있다.
Description
본 발명은 DRAM 셀 캐패시터(DRAM cell capacitor)의 제조 방법에 관한 것으로, 좀 더 구체적으로는 스토리지 노드(storage node)의 오정렬(misalign)시 과식각(overetch) 및 후속 세정(cleaning) 공정 등에 의한 스토리지 노드의 쓰러짐(fall down)을 방지하는 DRAM 셀 캐패시터의 스토리지 노드 형성 방법에 관한 것이다.
DRAM에 있어서, 제품 특성과 밀접한 관계에 있는 셀 캐패시턴스는 적정 이상의 값 예를 들어, 25fF/셀이 요구되며 그 값은 클수록 좋다.
그러나, 셀의 밀도(cell density)가 증가될수록 디자인 룰(design rule)이 작아져서 실제 공정 마진 예를 들어, 콘택 플러그와 스토리지 노드간의 오버랩(overlap)이 취약해지며, 아울러 좁은 면적에서 큰 캐패시턴스를 얻기 위해 스토리지 노드의 높이(height)가 증가되고 있다.
도 1은 종래의 DRAM 셀 캐패시터의 스토리지 노드(10)의 구조를 보여주는 단면도이고, 도 2는 DRAM 셀 캐패시터의 스토리지 노드(10)의 오정렬에 따른 문제점을 보여주는 단면도이다.
도 1을 참조하면, 종래의 1G DRAM 및 256M DRAM 제품의 스토리지 노드(10) 구조는, 반도체 기판(도면에 미도시) 상에 절연층(2, 6)이 형성되어 있다. 상기 절연층(2, 6) 내에 비트 라인 패턴(bit line pattern)(4a, 4b)이 형성되어 있다. 상기 비트 라인 패턴(4a)과 비트 라인 패턴(4b) 사이의 절연층(2, 6)을 뚫고, 반도체 기판의 일부가 노출되도록 스토리지 노드 콘택홀(storage node contact hole)(8)이 형성되어 있다. 상기 콘택홀(8)을 포함하여 절연층(2, 6) 상에 스토리지 노드(10)가 형성되어 있다.
예를 들어, 0.34 피치(pitch)의 셀에서, 상기 콘택홀(8)의 크기 'A'는 100 - 130nm 이고, 스토리지 노드(10)의 상부 크기 'B'는 160nm 정도이다. 따라서, 상기 콘택홀(8)에 대한 스토리지 노드(10)의 오버랩 마진(overlap margin)은 15 - 30nm/side 밖에 없다. 또한, 스토리지 노드(10)의 높이(height) 'H'는 원하는 셀 캐패시턴스를 얻기 위해 10,000Å 정도로 매우 높게 형성된다.
상기 이유로 인해, 스토리지 노드(10)로 주로 사용되는 도핑된 폴리실리콘막(doped poly-Si)의 증착 시간이 매우 길어지는 공정 상의 문제점이 발생된다. 또한, 도 2에서와 같이, 스토리지 노드(10)가 오정렬 되었을 때, 과식각에 의한 언더 컷 부위(참조 번호 12)가 발생되고, 결과적으로 후속 세정(cleaning) 공정 등에 의해 스토리지 노드(10)가 쓰러지는(fall down) 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 노드의 높이를 유지하면서 즉, 셀 캐패시턴스를 유지하면서 스토리지 노드 형성을 위한 폴리실리콘막의 두께를 감소시킬 수 있는 DRAM 셀 캐패시터의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 스토리지 노드 형성시 식각량(etch amount)을 최소화 할 수 있고, 스토리지 노드가 오정렬 되더라도 과식각 및 후속 세정 공정 등에 의해 스토리지 노드가 쓰러지는 것을 방지할 수 있는 DRAM 셀 캐패시터의 제조 방법을 제공함에 있다.
도 1은 종래의 DRAM 셀 캐패시터의 스토리지 노드의 구조를 보여주는 단면도;
도 2는 종래의 DRAM 셀 캐패시터의 스토리지 노드의 오정렬에 따른 문제점을 보여주는 단면도;
도 3a 내지 도 3d는 본 발명의 실시예에 따른 DRAM 셀 캐패시터의 스토리지 노드 형성 방법을 순차적으로 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
2, 6 : 절연층 4a, 4b, 102a, 102b : 비트 라인 패턴
8, 108 : 스토리지 노드 콘택홀 10, 118 : 스토리지 노드
100 : 제 1 절연층 104 : 제 2 절연층
106 : 제 3 절연층 110 : 제 1 폴리실리콘층
112 : 물질층 114 : 제 2 폴리실리콘층
116 : 제 3 폴리실리콘층 116a : 폴리 스페이서
상술한 목적을 달성하기 위한 본 발명에 의하면, DRAM 셀 캐패시터의 제조 방법은, 반도체 기판 상에 제 1 절연층을 형성하는 단계와; 상기 제 1 절연층 상에 비트 라인들을 형성하기 위한 도전층 패턴을 형성하는 단계와; 상기 제 1 절연층 및 비트 라인 패턴들을 완전히 덮도록 제 2 절연층을 형성하는 단계와; 비트 라인 패턴과 비트 라인 패턴 사이의 영역의 상기 제 2 절연층 및 제 1 절연층을 식각 하여 스토리지 노드 콘택홀을 형성하는 단계와; 상기 콘택홀을 포함하여 제 2 절연층 상에 제 1 도전층, 제 1 도전층과 식각 선택비를 갖는 물질층, 그리고 제 2 도전층을 차례로 형성하는 단계와; 상기 제 2 도전층 및 물질층을 스토리지 노드 형성을 위한 마스크를 사용하여 패터닝 하는 단계와; 상기 제 2 도전층 패턴 및 물질층 패턴을 포함하여 상기 제 1 도전층 상에 제 3 도전층을 형성하는 단계와; 상기 제 3 도전층 및 그 하부의 제 1 도전층을 상기 제 2 절연층의 표면이 노출되도록 전면 에치 백 공정으로 식각 하여, 상기 제 2 도전층 패턴 및 물질층 패턴의 양측벽에 폴리 스페이서를 형성하고, 이로써 상기 제 1 도전층, 제 2 도전층, 그리고 제 3 도전층에 의한 스토리지 노드를 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 및 제 2, 그리고 제 3 도전층은, 폴리실리콘막이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 및 제 2, 그리고 제 3 도전층은, 100Å - 10,000Å의 두께 범위를 갖는다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 도전층은, 500Å - 5,000Å의 두께 범위를 갖는다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 도전층은, 500Å - 5,000Å의 두께 범위를 갖는다.
이 방법의 바람직한 실시예에 있어서, 상기 제 3 도전층은, 100Å - 3,000Å의 두께 범위를 갖는다.
이 방법의 바람직한 실시예에 있어서, 상기 물질층은, 절연층 및 도전층 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 절연층은, APCVD 및 LPCVD 중 어느 하나의 방법에 의해 비교적 빠르게 증착 되는 산화막이다.
이 방법의 바람직한 실시예에 있어서, 상기 도전층은, W, TiN, W 실리사이드, 그리고 Ti 실리사이드 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 물질층은, 2,000Å - 30,000Å의 두께 범위를 갖는다.
도 3d를 참조하면, 본 발명의 실시예에 따른 신규한 DRAM 셀 캐패시터의 제조 방법은, 반도체 기판 상에 형성된 절연층들을 식각 하여 스토리지 노드 콘택홀이 형성된다. 상기 콘택홀을 포함하여 상부 절연층 상에 제 1 도전층, 상기 제 1 도전층과 식각 선택비를 갖는 물질층, 그리고 제 2 도전층이 차례로 형성된다. 상기 제 2 도전층 및 물질층이 스토리지 노드 형성을 위한 마스크에 의해 패터닝 된다. 상기 제 2 도전층 패턴 및 물질층 패턴을 포함하여 제 1 도전층 상에 제 3 도전층이 형성된다. 상기 제 3 도전층 및 그 하부의 제 1 도전층이 전면 에치 백 공정으로 식각 되어 폴리 스페이서(poly spacer)가 형성된다. 이로써, 제 1 및 제 2 도전층, 그리고 제 3 도전층에 의한 스토리지 노드가 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 기존의 스토리지 노드의 높이를 유지하면서 즉, 셀 캐패시턴스를 유지하면서 스토리지 노드 폴리의 두께를 줄일 수 있고, 공정 쓰루풋(throughput)을 줄일 수 있다. 또한, 스토리지 노드 형성시 식각량을 최소화 할 수 있고, 과식각량을 줄일 수 있으며, 이로써 스토리지 노드가 오정렬 되더라도 과식각 및 후속 세정 공정 등에 의해 스토리지 노드가 쓰러지는 것을 방지할 수 있다.
이하, 도 3을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 DRAM 셀 캐패시터의 스토리지 노드(118) 형성 방법을 순차적으로 보여주는 단면도이다.
도 3a를 참조하면, 본 발명의 실시예에 따른 스토리지 노드(118) 형성 방법은, 먼저 반도체 기판(도면에 미도시) 상에 평탄한 상부 표면을 갖는 제 1 절연층(100)이 형성된다. 상기 제 1 절연층(100) 상에 비트 라인들을 형성하기 위한 도전막 패턴(102a, 102b)이 형성된다. 상기 제 1 절연층(100) 및 비트 라인 패턴들(102a, 102b)을 완전히 덮도록 평탄한 상부 표면을 갖는 제 2 절연층(104)이 형성된다. 상기 제 1 및 제 2 절연층(100, 104)은 예를 들어, 산화막으로 형성된다. 상기 제 2 절연층(104) 상에 제 3 절연층(106)이 선택적(option)으로 형성된다. 상기 제 3 절연층(106)은 후속 공정으로 형성되는 제 1 폴리실리콘층(110)과 우수한 식각 선택비를 갖는 물질 예를 들어, 산화막 또는 실리콘 질화막(SiN) 등으로 형성된다. 폴리실리콘 대 산화막의 식각 선택비가 폴리실리콘 대 실리콘 질화막의 식각 선택비보다 더 우수하다. 실리콘 질화막은, 후속 산화공정에서 상기 비트 라인 패턴들(102a, 102b)이 산화되는 것을 방지하기 위해 일반적으로 사용되고 있다. 상기 제 3 절연층(106)은 100Å - 10,000Å의 두께 범위 내로 형성된다.
상기 비트 라인 패턴(102a)과 비트 라인 패턴(102b) 사이의 영역의 제 3 절연층(106), 제 2 절연층(104), 그리고 제 1 절연층(100)을 식각 하여 스토리지 노드 콘택홀(108)이 형성된다.
상기 콘택홀(108)을 포함하여 제 3 절연층(106) 상에 스토리지 노드(118) 형성을 위한 제 1 폴리실리콘층(110)이 형성된다. 상기 제 1 폴리실리콘층(110)은 100Å - 10,000Å의 두께 범위 내로 형성되고, 바람직하게는 500Å - 5,000Å 두께 범위 내로 형성된다.
상기 제 1 폴리실리콘층(110) 상에 상기 제 1 폴리실리콘층(110)과 식각 선택비를 갖는 물질층(112) 예를 들어, 산화막 등의 절연층 또는 도전층이 형성된다. 상기 물질층(112)이 산화막인 경우, 이 산화막은 APCVD 또는 LPCVD 등의 방법으로 빠르게 증착 되어 공정 쓰루풋을 줄이게 된다. 또한, 상기 물질층(112)으로서, 도전층(W, TiN, W-silicide, Ti-silicide)이 사용되는 경우, 스토리지 노드(118)의 면저항(sheet resistance)이 감소된다. 상기 물질층(112)은 2,000Å - 30,000Å의 두께 범위 내로 형성된다.
상기 물질층(112) 상에 스토리지 노드(118)를 형성하기 위한 제 2 폴리실리콘층(114)이 형성된다. 상기 제 2 폴리실리콘층(114)은 100Å - 10,000Å의 두께 범위 내로 형성되고, 바람직하게는 500Å - 5,000Å의 두께 범위 내로 형성된다.
도 3b에 있어서, 상기 제 2 폴리실리콘층(114) 및 물질층(112)은 스토리지 노드(118) 형성을 위한 마스크 예를 들어, 포토레지스트막 패턴을 사용하여 패터닝(patterning) 된다. 이때, 상기 물질층(112) 식각시 상기 제 1 폴리실리콘층(110)이 식각 정지층이 된다.
도 3c를 참조하면, 상기 제 2 폴리실리콘층 패턴(114a) 및 물질층 패턴(112a)을 포함하여 제 1 폴리실리콘층(110) 상에 스토리지 노드(118)를 형성하기 위한 제 3 폴리실리콘층(116)이 형성된다. 상기 제 3 폴리실리콘층(116)은 100Å - 10,000Å의 두께 범위 내로 형성되고, 바람직하게는 100Å - 3,000Å의 두께 범위 내로 형성된다.
마지막으로, 상기 제 3 폴리실리콘층(116) 및 그 하부의 제 1 폴리실리콘층(110)이 전면 에치 백(etch back) 공정에 의해 식각 된다. 상기 에치 백 공정은 상기 제 3 절연층(106)의 상부 표면이 노출되도록 수행된다. 이로써, 상기 제 2 폴리실리콘층 패턴(114a)과 물질층 패턴(112a)의 양측벽에 폴리 스페이서(116a)가 형성되고, 상기 제 2 폴리실리콘층 패턴(114a)이 일정 두께 이상 남게 된다. 결과적으로, 도 3d에 도시된 바와 같이, 상기 물질층 패턴(112a)을 제 1 및 제 2 폴리실리콘층(110, 114a), 그리고 제 3 폴리실리콘층인 폴리 스페이서(116a)가 둘러싸는 단순한 박스(box) 형의 DRAM 셀 캐패시터의 스토리지 노드(118)가 완성된다. 이와 같이 형성된 DRAM 셀 캐패시터의 셀 캐패시턴스는 스토리지 노드의 표면적에 관계되고, 기존의 셀 캐패시턴스 이상을 유지하게 된다.
종래 스토리지 노드 형성 방법에 있어서, 스토리지 노드 형성을 위한 폴리실리콘막의 두께가 예를 들어, 10,000Å인 경우, 과식각 50%를 고려하면, 전체 식각량은 15,000Å이 된다. 즉, 과식각량은 5,000Å이 된다. 그러나, 본 발명에 따른 스토리지 노드(118) 형성 방법에 의하면, 제 1 폴리실리콘층(110)이 예를 들어, 1,000Å 이고, 제 3 폴리실리콘층(116)이 1,000Å인 경우, 전면 에치 백 공정시 과식각 50%를 고려하더라도 전체 식각량은 3,000Å 밖에 되지 않는다. 즉, 과식량이 1,000Å으로 줄어들게 된다.
본 발명은 종래의 스토리지 노드의 높이가 증가함에 따라 과식각량이 증가되는 문제점과, 스토리지 노드의 오정렬시 과식각 및 후속 세정 공정 등에 의해 스토리지 노드가 쓰러지는 문제점을 해결한 것으로, 기존의 스토리지 노드의 높이를 유지하면서 즉, 셀 캐패시턴스를 유지하면서 스토리지 노드 폴리의 두께를 줄일 수 있고, 공정 쓰루풋(throughput)을 줄일 수 있다. 또한, 스토리지 노드 형성시 식각량을 최소화 할 수 있고, 과식각량을 줄일 수 있으며, 이로써 스토리지 노드가 오정렬 되더라도 과식각 및 후속 세정 공정에 의해 스토리지 노드가 쓰러지는 것을 방지할 수 있는 효과가 있다.
Claims (10)
- 반도체 기판 상에 제 1 절연층을 형성하는 단계와;상기 제 1 절연층 상에 비트 라인들을 형성하기 위한 도전층 패턴을 형성하는 단계와;상기 제 1 절연층 및 비트 라인 패턴들을 완전히 덮도록 제 2 절연층을 형성하는 단계와;비트 라인 패턴과 비트 라인 패턴 사이의 영역의 상기 제 2 절연층 및 제 1 절연층을 식각 하여 스토리지 노드 콘택홀을 형성하는 단계와;상기 콘택홀을 포함하여 제 2 절연층 상에 제 1 도전층, 제 1 도전층과 식각 선택비를 갖는 물질층, 그리고 제 2 도전층을 차례로 형성하는 단계와;상기 제 2 도전층 및 물질층을 스토리지 노드 형성을 위한 마스크를 사용하여 패터닝 하는 단계와;상기 제 2 도전층 패턴 및 물질층 패턴을 포함하여 상기 제 1 도전층 상에 제 3 도전층을 형성하는 단계와;상기 제 3 도전층 및 그 하부의 제 1 도전층을 상기 제 2 절연층의 표면이 노출되도록 전면 에치 백 공정으로 식각 하여, 상기 제 2 도전층 패턴 및 물질층 패턴의 양측벽에 폴리 스페이서를 형성하고, 이로써 상기 제 1 도전층, 제 2 도전층, 그리고 제 3 도전층에 의한 스토리지 노드를 형성하는 단계를 포함하는 DRAM 셀 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2, 그리고 제 3 도전층은, 폴리실리콘막인 DRAM 셀 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2, 그리고 제 3 도전층은, 100Å - 10,000Å의 두께 범위를 갖는 DRAM 셀 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 도전층은, 500Å - 5,000Å의 두께 범위를 갖는 DRAM 셀 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 2 도전층은, 500Å - 5,000Å의 두께 범위를 갖는 DRAM 셀 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 3 도전층은, 100Å - 3,000Å의 두께 범위를 갖는 DRAM 셀 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 물질층은, 절연층 및 도전층 중 어느 하나인 DRAM 셀 캐패시터의 제조 방법.
- 제 7 항에 있어서,상기 절연층은, APCVD 및 LPCVD 중 어느 하나의 방법에 의해 비교적 빠르게 증착 되는 산화막인 DRAM 셀 캐패시터의 제조 방법.
- 제 7 항에 있어서,상기 도전층은, W, TiN, W 실리사이드, 그리고 Ti 실리사이드 중 어느 하나인 DRAM 셀 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 물질층은, 2,000Å - 30,000Å의 두께 범위를 갖는 DRAM 셀 캐패시터의 제조 방법.
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Cited By (1)
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|---|---|---|---|---|
| KR101017044B1 (ko) * | 2003-04-29 | 2011-02-24 | 매그나칩 반도체 유한회사 | 터널형태의 스토리지 노드를 갖는 캐패시터 및 그 제조방법 |
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