KR19980044777A - 강유전체 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에 관한 것으로, 본 발명의 목적은 메모리 셀의 신뢰성을 향상시킬 수 있는 강유전체 메모리 장치 및 그 제조방법을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 강유전체 메모리 장치는 피형 반도체 기판상에 활성영역을 정의 하기 위한 국부산화공정을 통하여 형성되는 소자분리막과, 상기 활성영역내에 이온주입에 의해 형성되는 드레인 및 소오스영역과, 상기 드레인 및 소오스영역사이에 형성되는 채널상에 게이트산화막을 개재하여 형성되는 게이트전극과, 상기 결과물 전면에 형성되는 제1층간절연막과, 상기 드레인영역이 내재된 상기 제1층간절연막상에 소정폭의 개구부를 가지는 마스크를 이용하여 상기 드레인영역이 드러날때까지 식각하여 형성되는 제1콘택과, 상기 제1콘택을 통해 상기 활성영역과 연결하기 위해 상기 제1콘택상에 소정폭으로 형성되는 비트라인과, 상기 결과물 전면에 형성되는 제2층간절연막과, 상기 소오스영역이 내재된 제1,2층간절연막상에 소정폭의 개구부를 가지는 마스크를 이용하여 상기 소오스 영역이 드러날때까지 식각하여 형성되는 제2콘택과, 상기 제2콘택상에 형성되는 하부전극과, 상기 하부전극상에 상기 하부전극과 인접층간의 물질확산방지 및 접착강화를 위해 형성되는 물질확산 및 접착강화층과, 상기 물질확산 및 접착강화층상에 콘택호울을 형성하여 증착되는 강유전체막과, 상기 강유전체막상에 형성되는 상부전극을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고집적화가 가능한 강유전체 메모리 장치 및 그 제조방법에 관한 것이다.
최근, 박막형성기술의 진보에 의하여 강유전체막을 이용한 불휘발성 메모리 장치에 대한 연구가 활발하게 이루어지고 있다. 강유전체 메모리 장치는 강유전체막의 분극 반전 특성 및 그 잔류분극을 이용한 것으로 고속으로 읽기(Read)/쓰기(Write)동작이 가능한 장점을 가지고 있다. 이러한 강유전체막의 분극 반전은 쌍극자(Dipole)의 회전에 의한 것이기 때문에 다른 불휘발성 메모리, 예컨데 EEPROM(Electrically Erasable Programmable ROM) 또는 플래쉬(Flash) 메모리 장치와 비교하여 동작속도가∼배 빠르다. 또한, 미세화 및 최적 설계를 통하여 쓰기 동작 속도가 수백내지 수십 ㎱ 범위로 DRAM에 필적하는 고속성의 실현이 가능하다. 그리고 분극반전에 필요한 전압도 25V로서 충분하기 때문에 쓰기 동작에 1012V 정도의 높은 전압이 요구되는 EEPROM 또는 플래쉬 메모리 장치와 달리 저전압 단일 전원으로 동작이 가능한 장점이 있다. 강유전체 메모리(FRAM) 장치는 유전체 커패시터의 축적 전하량을 검출하는 방식을 채용한 강유전체 커패시터형 메모리(Ferroelectric RAM; FeRAM)와 강유전체의 자발분극에 의한 반도체 표면의 저항변화를 검출하는 방식을 채용한 강유전체 FET형 메모리(Metal Ferroelectric Semiconductor FET; MFSFET)가 있다.
도 1은 전형적인 강유전체 메모리 장치중 1 트랜지스터/1 커패시터로 구성되는 단위 셀에 대한 등가회로도이다.
도 1에 도시된 단위 셀의 구성에 있어서, 엔모오스 트랜지스터 T1은 워드라인 WL에 연결된 게이트를 가지고 있으며, 드레인은 비트라인 BL에 연결되고, 소오스는 강유전체 커패시터 C1의 한 전극에 연결된다. 이 커패시터 C1의 타 전극은 플레이트(Plate) 라인 PL에 연결된다.
도 2는 도 1에 도시된 회로 구성으로 이루어진 단위 셀을 가지는 종래의 강유전체 메모리 장치의 일 예를 나타낸 공정단면도이다.
도 2를 참조하면, 종래의 강유전체 메모리 장치는 엔형 모오스 트랜지스터 T1와 강유전체 커패시터 C1로 이루어진 단위 셀을 구비한다. 이 엔형 모오스 트랜지스터 T1는 피형 실리콘 기판(1)상에 게이트 산화막(2)을 개재하여 형성된 게이트 전극(3)과, 상기 실리콘 기판(1)내에 자기정합에 의해 형성된 엔형 소오스영역(4) 및 드레인영역(5)을 포함한다. 또한, 국부산화공정(LOCOS)에 의해 형성되는 소자 분리용 산화막(6)상에는 제1층간절연막(7)이 형성되고, 이 층간절연막(7)상에 예를 들면 백금으로 이루어진 하부전극(8)과 PZT로 이루어진 강유전체막(9) 및 알루미늄으로 이루어진 상부전극(10)이 순차적으로 적층된 강유전체 커패시터 C1가 형성된다. 상기 소오스영역(4)과 상부전극(10)은 콘택호울(11)을 통한 금속배선(12)에 의해 서로 연결된다. 또한, 트랜지스터 T1상에는 제2층간절연막(13)이 적층되어 있다. 상기 드레인영역(5)에는 알루미늄으로 이루어지는 배선전극(14)이 형성되어 있다. 또한, 강유전체 커패시터를 구성하는 하부전극(7), 강유전체막(8), 상부전극(10)은 각각의 패터닝을 위한 포토마스크가 요구된다.
상기한 바와 같이 구성된 종래의 강유전체 메모리 장치는 강유전체 커패시터에 데이타를 입출력하기 위한 실리콘 기판(1)과 강유전체 커패시터 C1와의 연결 및 플레이트 라인 PL의 형성에 있어서, 강유전체 커패시터 C1의 백금으로 이루어진 하부전극(8)을 플레이트 라인 PL을 형성하게 되므로, 상기 강유전체 커패시터 C1의 강유전체막(9)를 구성하는 납(Pb)이나 티타늄(Ti)등의 물질확산문제가 있을 뿐만아니라, 백금과 같은 내열성 금속으로 이루어진 하부전극(8)과 그 하부의 층간절연막(7)과의 부착력이 나빠지는 문제가 있고, 실리콘 기판(1)과 강유전체 커패시터 C1와의 연결을 위한 콘택(11) 형성 공정을 강유전체 커패시터 C1의 형성 공정 이후에 별도로 진행하게 되므로, 콘택(11)을 형성하는데 난점이 있다. 또한, 종래의 구성에 있어서, 강유전체 커패시터 C1의 형성을 위한 상부전극(10)과 하부전극(8) 및 강유전체막(9)의 패턴형성을 위해 각각의 포토 마스크 공정이 요구됨에 따라 강유전체 메모리 소자의 신뢰성에 직접적으로 영향을 미칠 수 있는 플라즈마 에칭공정이 요구된다는 단점이 있다.
본 발명의 목적은 메모리 셀의 신뢰성을 향상시킬 수 있는 강유전체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 강유전체 메모리의 제조공정을 단순화시킬 수 있는 강유전체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 하부전극과 하부의 층간절연막간의 부착력을 향상시킬 수 있는 강유전체 메모리 장치 및 그 제조방법을 제공함에 있다.
도 1은 일반적인 강유전체 메모리 장치의 기본 셀을 나타낸 등가회로도.
도 2는 도 1에 도시된 회로의 공정단면도.
도 3은 본 발명에 따라 설계된 강유전체 메모리 장치의 레이아웃.
도 4 내지 도 8은 본 발명의 실시예에 따라 제조되는 강유전체 메모리 장치의 순차적인 공정단면도들.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 3은 본 발명의 실시예에 따라 구현된 강유전체 메모리 장치의 레이아웃이다. 이러한 레이아웃은 도 4 내지 도 8에 걸쳐 순차적으로 나타낸 강유전체 메모리 장치의 제조공정 단면도를 통하여 동시에 살펴볼 것이다.
도 4를 참조하면, 피형 반도체 기판(101)상에 소자간의 분리를 위한 산화막공정을 통하여 활성영역을 정의하고, 통상의 씨모오스 트랜지스터를 위한 게이트 산화막(105)을 형성하기 위한 공정을 진행한 후 도 1에 나타낸 워드라인 WL 역할을 수행하는 게이트 전극(106)을 형성하고, 강유전체 커패시터와의 층간절연을 위한 제1층간절연막(109)을 형성한다. 여기서 게이트 전극(106)의 하부에는 게이트산화막(105)이 형성되고, 이 게이트 전극(106)의 측벽과 상부에는 각기 스페이서(107)와 패드산화막(108)이 형성된다. 다음으로, 도 5에 도시된 바와 같이, 게이트전극(106)의 드레인영역에 해당하는 엔형활성영역(104)과 데이타의 입출력라인으로 이용되는 비트라인 BL과의 연결을 위한 콘택(110A)을 형성하여 비트라인(110B)과 접속시킨다.
도 6을 참조하면, 전술한 비트라인(110B) 접속공정이 종료된후 강유전체 커패시터와의 층간절연을 위한 제2층간절연막(111)을 상기 제1층간절연막(109)상에 형성하고, 소오스영역에 해당하는 엔형활성영역(103)과 강유전체 커패시터의 하부전극(114)의 전기적 도전을 위한 매몰 콘택(113)을 형성하여 이 매몰콘택(113)내에 비트라인과 전기적 도전방지를 위한 공정 마진(Margin)을 고려하여 유전막 스페이서(112)를 형성하고, 이 콘택(113) 호울내에 도전물질을 매몰하여 상기 엔형활성영역(103)과 하부전극(114)간의 전기적 도전을 가능하게 한다.
도 7을 참조하면, 상기 결과물 전면에 하부전극물질을 증착한후 패터닝(Patterning)하여 하부전극(114)을 형성하고, 강유전체 커패시터의 강유전체 물질과 인접층간의 물질 확산 방지 및 접착강화를 위한 물질확산방지 및 접착강화층(115)을 증착한후 강유전체 커패시터의 강유전체막 형성을 위한 콘택호울공정을 진행한다.
도 8에 나타낸 바와 같이, 상기 결과물 전면에 강유전체막(116)을 증착한후 강유전체 메모리 장치의 셀 영역에 해당하는 부분을 제외한 영역에 대한 강유전체막 제거공정을 진행한다. 이어서 플레이트 라인 PL의 역할을 수행하는 강유전체 커패시터의 상부전극(117)을 형성한다.
전술한 공정들중 피형기판(101)로 부터 제1층간절연막(109)까지는 통상의 씨모오스 제조공정으로 진행될 수 있으며, 비트라인(110B)을 위한 콘택호울(110A)과 강유전체 커패시터를 위한 콘택호울(113)의 형성은 통상의 플라즈마에 의한 건식식각 방법에 의해 성취될 수 있다. 이렇게 하여 형성된 콘택 호울내의 매몰과 비트라인의 구성물질은 Ti, TiN, WSix의 순차적 적층 혹은 CVD법에 의한 폴리로 구성될 수 있다. 상기와 같이 형성된 비트라인 물질은 통상의 플라즈마법에 의한 건식식각 방법에 의해 패터닝될 수 있다. 제1층간절연막(109) 및 제2층간절연막(111)은 통상의 CVD방법에 의해 증착될 수 있다. 강유전체 커패시터의 상부 및 하부전극(114,117)은 Pt, Ir, Ru, W, IrO2, RuO2 등의 물질을 증착하여 RIE(Reactive ion Etch)법에 의한 스페이서 에칭을 수행함으로써 간단히 구현할 수 있다.
강유전체 커패시터의 물질확산방지 및 접착강화층(115)은 TiO2등의 물질로 구현될 수 있으며, 물질확산방지 및 접착강화층(115)내에 강유전체 커패시터의 하부전극(114)상에 형성되는 콘택호울은 플라즈마법이나 RIE법에 의한 건식식각방법에 의해 형성할 수 있다.
전술한 바와 같이, 본 발명은 강유전체 커패시터가 플라즈마 혹은 RIE에 의한 에칭데미지로 부터 보호되어 보다 신뢰성 있는 강유전체 메모리 소자로 실현될 수 있을 뿐만 아니라, 강유전체 메모리 소자의 제조공정을 단순화시킬 수 있는 이점을 가진다. 또한, 본 발명은 하부전극과 하부의 층간절연막간의 부착력을 향상시킬 수 있는 이점을 가진다.
Claims (10)
- 강유전체 메모리 장치에 있어서:피형 반도체 기판상에 활성영역을 정의 하기 위한 국부산화공정을 통하여 형성되는 소자분리막과,상기 활성영역내에 이온주입에 의해 형성되는 드레인 및 소오스영역과,상기 드레인 및 소오스영역사이에 형성되는 채널상에 게이트산화막을 개재하여 형성되는 게이트전극과,상기 결과물 전면에 형성되는 제1층간절연막과,상기 드레인영역이 내재된 상기 제1층간절연막상에 소정폭의 개구부를 가지는 마스크를 이용하여 상기 드레인영역이 드러날때까지 식각하여 형성되는 제1콘택과,상기 제1콘택을 통해 상기 활성영역과 연결하기 위해 상기 제1콘택상에 소정폭으로 형성되는 비트라인과,상기 결과물 전면에 형성되는 제2층간절연막과,상기 소오스영역이 내재된 제1,2층간절연막상에 소정폭의 개구부를 가지는 마스크를 이용하여 상기 소오스 영역이 드러날때까지 식각하여 형성되는 제2콘택과,상기 제2콘택상에 형성되는 하부전극과,상기 하부전극상에 상기 하부전극과 인접층간의 물질확산방지 및 접착강화를 위해 형성되는 물질확산 및 접착강화층과,상기 물질확산 및 접착강화층상에 콘택호울을 형성하여 증착되는 강유전체막과,상기 강유전체막상에 형성되는 상부전극을 포함하는 것을 특징으로 하는 강유전체 메모리 장치.
- 제1항에 있어서, 상기 비트라인과의 전기적 도전을 방지하기 위한 마진을 확보하기 위하여 상기 제2콘택의 측벽에 형성되는 유전막 스페이서를 더 포함함을 특징으로 하는 강유전체 메모리 장치.
- 제1항에 있어서, 상기 상부전극과 하부전극은 각기 Pt, ITO, ReO2, RuO2, MoO3중의 한 물질로 이루어진 전극임을 특징으로 하는 강유전체 메모리 장치.
- 제1항에 있어서, 상기 강유전체막은 PZT로 이루어진 막임을 특징으로 하는 강유전체 메모리 장치.
- 제1항에 있어서, 상기 물질확산방지 및 접착강화층은 TiO2 혹은 기타 유전막으로 형성되는 층임을 특징으로 하는 강유전체 메모리 장치.
- 강유전체 메모리 장치의 제조방법에 있어서:피형 반도체 기판상에 활성영역을 정의 하기 위한 국부산화공정을 통하여 소자분리막을 형성하는 과정과,상기 활성영역상에 게이트 산화막을 개재하여 게이트 전극을 형성하는 과정과,상기 게이트 전극을 마스크화하여 드레인과 소오스영역을 형성하기 위한 이온주입하는 과정과,상기 결과물 전면에 제1층간절연막을 형성하는 과정과,상기 드레인영역이 내재된 상기 제1층간절연막상에 소정폭의 개구부를 가지는 마스크를 이용하여 상기 드레인영역이 드러날때까지 식각하여 제1콘택을 형성하는 과정과,상기 제1콘택을 통해 연결되는 비트라인을 형성하는 과정과,상기 결과물 전면에 형성되는 제2층간절연막과,상기 소오스영역이 내재된 제1,2층간절연막상에 소정폭의 개구부를 가지는 마스크를 이용하여 상기 소오스영역이 드러날때까지 식각하여 제2콘택을 형성하는 과정과,상기 제2콘택상에 하부전극을 형성하는 과정과,인접층간의 물질확산방지 및 접착강화를 위해 상기 하부전극의 측벽에 물질확산 및 접착강화층을 형성하는 과정과,상기 하부전극상에 강유전체막을 형성하는 과정과,상기 강유전체막상에 상부전극을 형성하는 과정을 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조방법.
- 제6항에 있어서, 상기 비트라인과의 전기적 도전을 방지하기 위한 마진을 확보하기 위하여 상기 제2콘택의 측벽에 유전막 스페이서를 형성하는 과정을 더 포함함을 특징으로 하는 강유전체 메모리 장치의 제조방법.
- 제6항에 있어서, 상기 상부전극과 하부전극은 각기 Pt, ITO, ReO2, RuO2, MoO3중의 한 물질로 이루어진 전극임을 특징으로 하는 강유전체 메모리 장치의 제조방법.
- 제6항에 있어서, 상기 강유전체막은 PZT로 이루어진 막임을 특징으로 하는 강유전체 메모리 장치의 제조방법.
- 제6항에 있어서, 상기 물질확산방지 및 접착강화층은 TiO2 혹은 기타 유전막으로 형성되는 층임을 특징으로 하는 강유전체 메모리 장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960062902A KR19980044777A (ko) | 1996-12-07 | 1996-12-07 | 강유전체 메모리 장치 및 그 제조방법 |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160003978A (ko) * | 2014-07-01 | 2016-01-12 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
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1996
- 1996-12-07 KR KR1019960062902A patent/KR19980044777A/ko not_active Application Discontinuation
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| KR20160003978A (ko) * | 2014-07-01 | 2016-01-12 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
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