KR20210110894A - 단방향 플레이트-라인 및 비트-라인 및 필러 커패시터를 갖는 고-밀도 저전압 nvm - Google Patents

단방향 플레이트-라인 및 비트-라인 및 필러 커패시터를 갖는 고-밀도 저전압 nvm Download PDF

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KR20210110894A
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Abstract

저전력, 고-밀도 1T-1C(하나의 트랜지스터 및 하나의 커패시터) 메모리 비트-셀이 설명되고, 커패시터는 전극들로서 도전성 산화물들 및 강유전 재료(페로브스카이트, 부적절한 강유전체, 또는 육방정계 강유전체)를 갖는 필러 구조를 포함한다. 다양한 실시예들에서, 도전성 산화물 전극의 하나의 층은 필러 커패시터 주위를 둘러싸고, 필러 커패시터의 외부 전극을 형성한다. 필러 커패시터의 코어는 다양한 형태를 취할 수 있다.

Description

단방향 플레이트-라인 및 비트-라인 및 필러 커패시터를 갖는 고-밀도 저전압 NVM
우선권 주장
본 출원은 2019년 2월 27일자로 출원되고 발명의 명칭이 "단방향 플레이트-라인 및 비트-라인 및 필러 커패시터를 갖는 고-밀도 저전압 비-휘발성 메모리(High-Density Low Voltage Non-Volatile Memory with Unidirectional Plate-Line and Bit-Line and Pillar Capacitor)"인 미국 특허 출원 제16/287,953호에 대한 우선권을 주장하며, 해당 출원은 모든 면에서 그 전체가 인용에 의해 포함된다.
프로세서들에서 사용되는 표준 메모리는 정적 랜덤 액세스 메모리(SRAM) 또는 동적 랜덤 액세스 메모리(DRAM) 및 그것들의 파생물들이다. 이들 메모리는 휘발성 메모리들이다. 예를 들어, 메모리들에 대한 전력이 턴오프될 때, 메모리들은 그것들의 저장된 데이터를 잃는다. 비-휘발성 메모리들은 이제 자기 하드 디스크들을 대체하기 위해 컴퓨팅 플랫폼들에서 또한 일반적으로 사용된다. 비-휘발성 메모리들은 그것들의 메모리들에 대한 전력이 턴오프될 때에도 장기적인 기간들 동안(예를 들어, 수개월, 수년, 또는 영원히) 그것들의 저장된 데이터를 유지한다. 비-휘발성 메모리들의 예들은 자기 랜덤 액세스 메모리(MRAM), NAND 또는 NOR 플래시 메모리들이다. 이들 메모리는 저전력 및 소형 컴퓨팅 디바이스들에 적합하지 않을 수 있는데, 그 이유는 이들 메모리는 높은 기입 에너지, 낮은 밀도 및 높은 전력 소비로 곤란을 겪기 때문이다.
여기서 제공되는 배경 설명은 본 개시내용의 컨텍스트를 일반적으로 제시할 목적을 위한 것이다. 여기서 달리 지시되지 않는 한, 이 섹션에서 설명되는 소재는 본 출원의 청구항들에 대한 종래 기술이 아니며, 이 섹션에 포함되는 것으로 종래 기술인 것으로 인정되지 않는다.
본 개시내용의 실시예들은 아래에 주어진 상세한 설명으로부터 그리고 본 개시내용의 다양한 실시예들의 첨부 도면들로부터 더 충분히 이해될 것이지만, 이들은 본 개시내용을 특정 실시예들로 제한하는 것으로 간주되어서는 안 되고, 단지 설명 및 이해를 위한 것이다.
도 1a 및 도 1b는 일부 실시예들에 따른, 전극들로서 도전성 산화물들 및 강유전 재료를 갖는 필러 커패시터를 포함하는 1T-1C(하나의 평면 트랜지스터 및 하나의 커패시터) 메모리 비트-셀의 3차원(3D) 뷰 및 대응하는 단면을 각각 예시하며, 여기서 도전성 산화물 전극 중 하나는 필러 커패시터 주위를 둘러싸고 있다.
도 1c는 일부 실시예들에 따른, FE 재료를 갖는 필러 커패시터가 플레이트-라인(PL)과 비트-라인(BL) 사이에 형성되는 1T-1C 메모리 비트-셀의 단면을 예시한다.
도 1d는 일부 실시예들에 따른, FE 재료를 갖는 2개의 필러 커패시터가 플레이트-라인(PL)과 비트-라인(BL) 사이에 형성되는 1T-1C 메모리 비트-셀의 단면을 예시한다.
도 2는 일부 실시예들에 따른, 도 1의 1T-1C 비트-셀의 고-밀도 레이아웃을 예시한다.
도 3a 및 도 3b는 일부 실시예들에 따른, 측벽-배리어 시일(barrier seal)을 갖는 필러 커패시터들의 3D 뷰를 각각 예시한다.
도 4a는 일부 실시예들에 따른, 강유전 구조 위에 제1 전극으로서 랩-어라운드 도전성 산화물, 및 제2 전극으로서 필러 내부에 굴절성 금속간 화합물(refractive inter-metallic)을 갖는 필러 커패시터의 3D 뷰를 예시한다.
도 4b는 일부 실시예들에 따른, 강유전 구조 위에 제1 전극으로서 랩-어라운드 도전성 산화물, 및 제2 전극으로서 필러 내부에 굴절성 금속간 화합물의 스택을 갖는 필러 커패시터의 3D 뷰를 예시하며, 여기서 스택은 금속 코팅을 가지고 있다.
도 5a 및 도 5b는 일부 실시예들에 따른, 전극들로서 도전성 산화물들 및 강유전 재료를 갖는 필러 커패시터를 포함하는 1T-1C(하나의 finFET 및 하나의 커패시터) 메모리 비트-셀의 3D 뷰 및 대응하는 단면을 각각 예시하며, 여기서 도전성 산화물 전극 중 하나는 필러 커패시터 주위를 둘러싸고 있다.
도 6은 일부 실시예들에 따른, 도 5a의 1T-1C 비트-셀의 고-밀도 레이아웃을 예시한다.
도 7은 일부 실시예들에 따른, 전극들로서 도전성 산화물들 및 강유전 재료를 갖는 필러 커패시터를 포함하는 1T-1C(하나의 백엔드 finFET 및 하나의 커패시터) 메모리 비트-셀의 3D 뷰를 예시하며, 여기서 도전성 산화물 전극 중 하나는 필러 커패시터 주위를 둘러싸고 있다.
도 8은 일부 실시예들에 따른, 1T-1C 비트-셀을 형성하기 위한 흐름도를 예시한다.
도 9는 일부 실시예들에 따른, 1T-1C 비트-셀을 위한 필러 커패시터를 형성하기 위한 흐름도를 예시한다.
도 10은 일부 실시예들에 따른, 1T-1C 비트-셀들의 어레이 및 로직을 갖는 메모리 칩을 예시한다.
일부 실시예들은 1T-1C(하나의 트랜지스터 및 하나의 커패시터) 메모리 비트-셀을 설명하고, 여기서 커패시터는 전극들로서 도전성 산화물들 및 강유전 재료를 갖는 필러 구조를 포함한다. 다양한 실시예들에서, 도전성 산화물 전극의 하나의 층은 필러 커패시터 주위를 둘러싸고, 필러 커패시터의 외부 전극을 형성한다. 필러 커패시터의 코어는 다양한 형태를 취할 수 있다.
일부 실시예들에서, 필러 커패시터의 코어는, 강유전(FE) 재료가 외부 도전성 산화물 층(또는 전극)과 내부 도전성 산화물 층(또는 전극) 사이에 있도록, 도전성 산화물의 다른 층을 포함한다. 일부 실시예들에서, 트랜지스터에 결합되는 필러 커패시터의 부분은 굴절성 금속간 화합물 재료(예를 들어, Ti-Al, Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al, 또는 Co)로 형성된 배리어 구조를 포함한다. 일부 실시예들에서, 배리어 층은 제1 재료 및 제2 재료의 초격자이고, 여기서 제1 재료는 Ti 및 Al(예를 들어, TiAl)을 포함하고 제2 재료는 Ta, W, 및 Co(예를 들어, Ta, W, 및 Co 함께의 층들)를 포함한다. 다양한 실시예들에서, 배리어 층의 격자 파라미터들은 도전성 산화물들 및/또는 FE 재료의 격자 파라미터들과 매칭된다. 일부 실시예들에서, 외부 도전성 산화물 층은 측벽 배리어 시일(예를 들어, Ti-Al-O, 또는 MgO)로 부분적으로 또는 완전히 커버된다. 다양한 실시예들에서, 측벽 배리어 시일의 격자 파라미터들은 외부 도전성 산화물의 격자 파라미터들과 매칭된다.
FE 재료는 FE 재료가 저전압(예를 들어, 100mV)에 의해 그것의 상태를 스위칭하는 것을 허용하는 임의의 적합한 저전압 FE 재료일 수 있다. 일부 실시예들에서, FE 재료는 ABO3 타입의 페로브스카이트를 포함하며, 여기서 'A' 및 'B'는 상이한 크기들의 2개의 양이온이고, 'O'는 그 양이온들 둘 다에 결합하는 음이온인 산소이다. 일반적으로, A의 원자들의 크기는 B 원자들의 크기보다 크다. 일부 실시예들에서, 페로브스카이트는 도핑될 수 있다(예를 들어, La 또는 란탄 계열 원소들에 의해). 다양한 실시예들에서, FE 재료가 페로브스카이트일 때, 도전성 산화물들은 AA'BB'O3 타입이다. A'는 원자 사이트 A에 대한 도펀트이고, 그것은 란탄 계열 원소들 시리즈로부터의 원소일 수 있다. B'는 원자 사이트 B에 대한 도펀트이고, 그것은 전이 금속 원소들, 특히 Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn으로부터의 원소일 수 있다. A'는 상이한 강유전 분극성(ferroelectric polarizability)을 갖는 사이트 A의 동일한 원자가를 가질 수 있다.
일부 실시예들에서, FE 재료는 h-RMnO3 타입의 육방정계 강유전체를 포함하고, 여기서 R은 희토류 원소 즉, 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프라세오디뮴(Pr), 프로메튬(Pm), 사마륨(Sm), 스칸듐(Sc), 테르븀(Tb), 툴륨(Tm), 이테르븀(Yb), 및 이트륨(Y)이다. 강유전상(ferroelectric phase)은 Y 이온들의 변위들이 동반되는 층상 MnO5 다각체의 버클링을 특징으로 하며, 이는 순 전기 분극으로 이어진다. 일부 실시예들에서, 육방정계 FE는 YMnO3 또는 LuFeO3 중 하나를 포함한다. 다양한 실시예들에서, FE 재료가 육방정계 강유전체를 포함할 때, 도전성 산화물들은 A2O3(예를 들어, In2O3, Fe2O3) 및 ABO3 타입이고, 여기서 'A'는 희토류 원소이고 B는 Mn이다.
일부 실시예들에서, FE 재료는 부적절한 FE 재료를 포함한다. 부적절한 강유전체는 1차 차수 파라미터가 원자 차수의 변형 또는 버클링과 같은 차수 메커니즘인 강유전체이다. 부적절한 FE 재료의 예들은 강유전 및 상유전 재료들 각각 PbTiO3(PTO) 및 SnTiO3(STO), 및 각각 LaAlO3(LAO) 및 STO의 LuFeO3 클래스의 재료들 또는 초격자이다. 예를 들어, [PTO/STO]n 또는 [LAO/STO]n의 초격자 - 여기서 'n'은 1 내지 100임 -. 여기서 다양한 실시예들은 전하 상태를 저장하기 위한 강유전 재료에 관련하여 설명되지만, 실시예들은 상유전 재료에 대해서도 적용가능하다. 예를 들어, 다양한 실시예들의 필러 커패시터는 강유전 재료 대신에 상유전 재료를 사용하여 형성될 수 있다.
다양한 실시예들의 많은 기술적 효과들이 있다. 예를 들어, 필러 커패시터를 사용하여 형성된 메모리 비트-셀은 FE 필러 커패시터에서 FE 상태의 매우 낮은 전압 스위칭(예를 들어, 100mV)을 허용한다. FE 필러 커패시터는 임의의 타입의 트랜지스터와 함께 사용될 수 있다. 예를 들어, 다양한 실시예들의 FE 필러 커패시터는 평면 또는 비-평면 트랜지스터들과 함께 사용될 수 있다. 트랜지스터들은 프런트엔드 또는 백엔드에 형성될 수 있다. 필러 커패시터를 사용하여 형성된 메모리 비트-셀은 종래의 DRAM 비트-셀들에 비해 더 높고 더 좁은 비트-셀을 야기한다. 그에 따라, 더 많은 비트-셀들이 다이에 패킹될 수 있어, 종래의 DRAM들보다 더 낮은 전압들에서 동작할 수 있는 더 높은 밀도의 메모리를 야기하면서 훨씬 수요가 많은 비-휘발성 거동을 제공한다. 일부 실시예들에서, 메모리 비트-셀들은 다이 당 메모리의 밀도를 더 증가시키기 위해 프런트엔드 및 백엔드에 형성된다. 다른 기술적 효과들은 다양한 실시예들 및 도면들로부터 분명할 것이다.
다음의 설명에서는, 본 개시내용의 실시예들의 보다 철저한 설명을 제공하기 위해 다수의 상세들이 논의된다. 그러나, 본 개시내용의 실시예들은 이들 특정 상세 없이 실시될 수 있다는 점이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 본 개시내용의 실시예들을 모호하게 하는 것을 피하기 위해, 잘 알려진 구조들 및 디바이스들은 상세히 도시되기보다는 블록도 형태로 도시된다.
실시예들의 대응하는 도면들에서, 신호들은 라인들로 표현된다는 점에 유의한다. 일부 라인들은 더 많은 구성 신호 경로들을 지시하기 위해 더 두꺼울 수 있고/있거나, 주요 정보 흐름 방향을 지시하기 위해 하나 이상의 단부에서 화살표들을 가질 수 있다. 그러한 지시들은 제한적인 것으로 의도되지 않는다. 오히려, 라인들은 회로 또는 논리 유닛의 더 쉬운 이해를 용이하게 하기 위해 하나 이상의 예시적인 실시예와 관련하여 사용된다. 임의의 표현된 신호는, 설계 요구들 또는 선호도들에 의해 좌우되는 바와 같이, 어느 하나의 방향으로 진행할 수 있고 임의의 적합한 타입의 신호 스킴으로 구현될 수 있는 하나 이상의 신호를 실제로 포함할 수 있다.
용어 "디바이스"는 일반적으로 해당 용어의 사용의 컨텍스트에 따른 장치를 지칭할 수 있다. 예를 들어, 디바이스는 층들 또는 구조들의 스택, 단일 구조 또는 층, 능동 및/또는 수동 요소들을 갖는 다양한 구조들의 연결 등을 지칭할 수 있다. 일반적으로, 디바이스는 x-y-z 데카르트 좌표계의 x-y 방향을 따라 평면 및 z 방향을 따라 높이를 갖는 3차원 구조이다. 디바이스의 평면은 또한 디바이스를 포함하는 장치의 평면일 수 있다.
명세서 전체에 걸쳐, 그리고 청구항들에서, "연결된(connected)"이라는 용어는, 임의의 중간 디바이스들 없이, 연결되는 사물들 사이의 전기적, 기계적, 또는 자기적 연결과 같은, 직접 연결을 의미한다.
"결합된(coupled)"이라는 용어는, 연결되는 사물들 사이의 직접적인 전기적, 기계적, 또는 자기적 연결, 또는 하나 이상의 수동 또는 능동 중간 디바이스를 통한 간접적인 연결과 같은, 직접적인 또는 간접적인 연결을 의미한다.
여기서 "인접한(adjacent)"이라는 용어는 일반적으로 사물이 다른 사물 옆에 있거나(예를 들어, 바로 옆에 있거나 또는 그들 사이에 하나 이상의 사물을 갖고 가까이 있거나) 또는 다른 사물에 인접하는(예를 들어, 그것에 접하는) 위치를 지칭한다.
"회로" 또는 "모듈"이라는 용어는 원하는 기능을 제공하기 위해 서로 협력하도록 배열되는 하나 이상의 수동 및/또는 능동 컴포넌트를 지칭할 수 있다.
"신호"라는 용어는 적어도 하나의 전류 신호, 전압 신호, 자기 신호, 또는 데이터/클록 신호를 지칭할 수 있다. 단수 표현("a", "an", 및 "the")의 의미는 복수의 언급 대상을 포함한다. "in"의 의미는 "in" 및 "on"을 포함한다.
"스케일링"이라는 용어는 일반적으로 하나의 프로세스 기술로부터 다른 프로세스 기술로 설계(배선도 및 레이아웃)를 변환하고 후속하여 레이아웃 면적이 감소되는 것을 지칭한다. "스케일링"이라는 용어는 일반적으로 또한 동일한 기술 노드 내에서 레이아웃 및 디바이스들을 다운사이징하는 것을 지칭한다. "스케일링"이라는 용어는 또한 다른 파라미터, 예를 들어 전력 공급 레벨에 대해 신호 주파수를 조정하는(예를 들어, 감속 또는 가속시키는 - 즉, 각각 스케일링 다운 또는 스케일링 업하는) 것을 지칭할 수 있다.
"실질적으로(substantially)", "근접한(close)", "대략(approximately)", "거의(near)", 및 "약(about)"이라는 용어들은 일반적으로 타겟 값의 +/-10% 내에 있는 것을 지칭한다. 예를 들어, 그것들의 사용의 명시적 컨텍스트에서 달리 특정되지 않는 한, "실질적으로 동등한", "약 동등한" 및 "대략 동등한"이라는 용어들은 그렇게 기술된 것들 사이에 부수적인 변동 밖에 없음을 의미한다. 본 기술분야에서, 그러한 변동은 전형적으로 미리 결정된 타겟 값의 +/-10%에 불과하다.
달리 특정되지 않는 한, 공통 대상을 기술하기 위해 서수 형용사들 "제1", "제2", 및 "제3" 등을 사용하는 것은, 유사한 대상들의 상이한 인스턴스들이 지칭되고 있다는 점을 지시하는 것에 불과하고, 그렇게 기술된 대상들이, 시간적으로, 공간적으로, 순위적으로 또는 임의의 다른 방식으로, 주어진 순서로 있어야 한다는 점을 암시하려고 의도된 것은 아니다.
본 개시내용의 목적을 위해, 문구 "A 및/또는 B" 및 "A 또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적을 위해, 문구 "A, B, 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
본 설명 및 청구항들에서 "좌측(left)", "우측(right)", "전방(front)", "후방(back)", "최상부(top)", "최하부(bottom)", "위(over)", "아래(under)" 등의 용어들은, 있다면, 설명 목적으로 사용되며, 반드시 영구적인 상대적인 위치들을 기술하기 위한 것은 아니다. 예를 들어, 본 명세서에서 사용된 "위", "아래", "앞쪽(front side)", "뒤쪽(back side)", "최상부", "최하부", "위", "아래", 및 "상(on)"이라는 용어들은 디바이스 내의 다른 언급된 컴포넌트들, 구조들 또는 재료들에 대하여 하나의 컴포넌트, 구조, 또는 재료의 상대적인 위치를 지칭하며, 그러한 물리적 관계들은 주목할 만하다. 이들 용어는 본 명세서에서 단지 설명 목적으로 그리고 주로 디바이스 z-축의 컨텍스트 내에서 이용되며, 따라서 디바이스의 배향에 대한 것일 수 있다. 그러므로, 본 명세서에 제공된 도면의 컨텍스트에서 제2 재료 "위"의 제1 재료는 제공된 도면의 컨텍스트에 대해 디바이스가 거꾸로 배향되면 제2 재료 "아래"에 있을 수도 있다. 재료들의 컨텍스트에서, 다른 것 위에 또는 아래에 배치된 하나의 재료는 직접 접촉할 수 있거나 하나 이상의 개재 재료를 가질 수 있다. 또한, 2개의 재료 사이에 배치된 하나의 재료는 2개의 층과 직접 접촉할 수 있거나 하나 이상의 개재 층을 가질 수 있다. 대조적으로, 제2 재료 "상"의 제1 재료는 그 제2 재료와 직접 접촉한다. 컴포넌트 어셈블리들의 컨텍스트에서 유사한 구별들이 이루어져야 한다.
디바이스의 z-축, x-축 또는 y-축의 컨텍스트에서 용어 "사이"가 이용될 수 있다. 2개의 다른 재료 사이에 있는 재료는 해당 재료들 중 하나 또는 둘 다와 접촉할 수 있거나, 또는 그것은 하나 이상의 개재 재료에 의해 다른 2개의 재료 둘 다로부터 분리될 수 있다. 따라서, 2개의 다른 재료 "사이"의 재료는 다른 2개의 재료 중 어느 하나와 접촉할 수 있거나, 또는 그것은 개재 재료를 통해 다른 2개의 재료에 결합될 수 있다. 2개의 다른 디바이스 사이에 있는 디바이스는 해당 디바이스들 중 하나 또는 둘 다에 직접 연결될 수 있거나, 또는 그것은 하나 이상의 개재 디바이스에 의해 다른 2개의 디바이스 둘 다로부터 분리될 수 있다.
여기서, 다수의 비-실리콘 반도체 재료 층이 단일 핀(single fin) 구조 내에 적층될 수 있다. 다수의 비-실리콘 반도체 재료 층은 P-타입 트랜지스터들에 적합한(예를 들어, 실리콘보다 더 높은 정공 이동도를 제공하는) 하나 이상의 "P-타입" 층을 포함할 수 있다. 다수의 비-실리콘 반도체 재료 층은 N-타입 트랜지스터들에 적합한(예를 들어, 실리콘보다 더 높은 전자 이동도를 제공하는) 하나 이상의 "N-타입" 층을 추가로 포함할 수 있다. 다수의 비-실리콘 반도체 재료 층은 N-타입 층을 P-타입 층으로부터 분리시키는 하나 이상의 개재 층을 추가로 포함할 수 있다. 개재 층들은, 예를 들어, 게이트, 소스, 또는 드레인 중 하나 이상이 N-타입 및 P-타입 트랜지스터들 중 하나 이상의 트랜지스터의 채널 영역 주위를 완전히 둘러싸는 것을 허용하기 위해 적어도 부분적으로 희생적일 수 있다. 적층된 CMOS 디바이스가 단일 FET(전계 효과 트랜지스터)의 풋프린트를 갖는 고-이동도 N-타입 및 P-타입 트랜지스터 둘 다를 포함할 수 있도록, 다수의 비-실리콘 반도체 재료 층이, 적어도 부분적으로, 자기-정렬 기법들로 제조될 수 있다.
여기서, "백엔드(backend)"라는 용어는 일반적으로 "프런트엔드(frontend)"의 반대편에 있고 IC(집적 회로) 패키지가 IC 다이 범프들에 결합되는 다이의 섹션을 지칭한다. 예를 들어, 다이 패키지에 더 가까운 하이-레벨 금속 층들(예를 들어, 10-금속 스택 다이에서 금속 층 6 및 그 위) 및 대응하는 비아들은 다이의 백엔드의 일부로 간주된다. 반대로, "프런트엔드(frontend)"라는 용어는 일반적으로 활성 영역(예를 들어, 트랜지스터들이 제조되어 있는 곳) 및 활성 영역에 더 가까운 로우-레벨 금속 층들 및 대응하는 비아들(예를 들어, 10-금속 스택 다이 예에서 금속 층 5 및 그 아래)을 포함하는 다이의 섹션을 지칭한다.
임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도면들의 해당 요소들이 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것으로 제한되지 않는다는 것이 주목된다.
도 1a 및 도 1b는 일부 실시예들에 따른, 전극들로서 도전성 산화물들 및 강유전 재료를 갖는 필러 커패시터를 포함하는 1T-1C(하나의 평면 트랜지스터 및 하나의 커패시터) 메모리 비트-셀의 3D 뷰(100) 및 대응하는 단면(120)을 각각 예시하며, 여기서 도전성 산화물 전극 중 하나는 필러 커패시터 주위를 둘러싸고 있다. 도 1a 및 도 1b의 메모리 비트-셀들은 기판(101), 소스(102), 드레인(103), 채널 영역(104), 게이트 유전체(105)를 포함하는 게이트, 게이트 스페이서들(106a 및 106b); 게이트 금속(107), 소스 콘택(108a), 및 드레인 콘택(108b)을 갖는 평면 트랜지스터를 포함한다.
기판(101)은 단결정 실리콘, 다결정 실리콘 및 SOI(silicon on insulator)와 같은 적합한 반도체 재료를 포함한다. 일 실시예에서, 기판(101)은 Si, Ge, SiGe, 또는 적합한 III-V족 또는 III-N족 화합물과 같은 다른 반도체 재료들을 포함한다. 기판(101)은 반도체 재료들, 금속들, 도펀트들, 및 반도체 기판들에서 흔히 발견되는 다른 재료들을 또한 포함할 수 있다.
일부 실시예들에서, 소스 영역(102) 및 드레인 영역(103)은 트랜지스터의 게이트 스택에 인접한 기판(101) 내에 형성된다. 소스 영역(102) 및 드레인 영역(103)은 일반적으로 에칭/퇴적 프로세스 또는 주입/확산 프로세스를 이용하여 형성된다.
에칭/퇴적 프로세스에서는, 기판(101)을 먼저 에칭하여 소스(102) 및 드레인(103) 영역들의 위치들에 리세스들을 형성할 수 있다. 그 후 에피택셜 퇴적 프로세스를 수행하여 소스 영역(102) 및 드레인 영역(103)을 제조하기 위해 이용되는 재료로 리세스들을 채울 수 있다. 주입/확산 프로세스에서는, 붕소, 알루미늄, 안티몬, 인, 또는 비소와 같은 도펀트들을 기판 내로 이온-주입하여 소스 영역(102) 및 드레인 영역(103)을 형성할 수 있다. 도펀트들을 활성화하고 그것들이 기판(101) 내로 더 확산되게 하는 어닐링 프로세스가 전형적으로 이온 주입 프로세스에 후속한다.
일부 실시예들에서, 금속 및/또는 금속 합금들의 하나 이상의 층을 이용하여 소스 영역(102) 및 드레인 영역(103)을 형성한다. 일부 실시예들에서, 소스 영역(102) 및 드레인 영역(103)은 게르마늄 또는 적합한 III-V족 화합물과 같은 하나 이상의 대체 반도체 재료를 이용하여 형성된다. 일부 실시예들에서, 소스 영역(102) 및 드레인 영역(103)은 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금을 이용하여 제조된다. 일부 실시예들에서, 에피택셜 퇴적된 실리콘 합금은 붕소, 비소, 또는 인과 같은 도펀트들로 인-시츄 도핑된다.
일부 실시예들에 따르면, 채널 영역(104)을 위한 반도체 재료는 기판(101)과 동일한 재료를 가질 수 있다. 일부 실시예들에서, 채널 영역(104)은 Si, SiGe, Ge, 및 GaAs 중 하나를 포함한다.
게이트 유전체 층(105)은 하나의 층 또는 층들의 스택을 포함할 수 있다. 하나 이상의 층은 하이-k 유전체 재료, 실리콘 산화물, 및/또는 실리콘 이산화물(SiO2)을 포함할 수 있다. 하이-k 유전체 재료는 아연, 니오븀, 스칸듐, 납 이트륨, 하프늄, 실리콘, 스트론튬, 산소, 바륨, 티타늄, 지르코늄, 탄탈, 알루미늄, 및 란타늄과 같은 원소들을 포함할 수 있다. 게이트 유전체 층에 사용될 수 있는 하이-k 재료들의 예들은 납 아연 니오브산염, 하프늄 산화물, 납 스칸듐 탄탈 산화물, 하프늄 실리콘 산화물, 이트륨 산화물, 알루미늄 산화물, 란타늄 산화물, 바륨 스트론튬 티타늄 산화물, 란타늄 알루미늄 산화물, 티타늄 산화물, 지르코늄 산화물, 탄탈 산화물, 및 지르코늄 실리콘 산화물을 포함한다. 일부 실시예들에서, 하이-k 재료가 사용될 때, 그것의 품질을 개선하기 위해 게이트 유전체 층(105) 상에 어닐링 프로세스가 사용된다.
일부 실시예들에서, 게이트 스택을 브래킷하는 게이트 스택의 반대되는 측면들 상에 스페이서 층들(측벽 스페이서들)(106a/b)의 쌍이 형성된다. 스페이서 층들(106a/b)의 쌍은 실리콘 산질화물, 실리콘 질화물, 탄소로 도핑된 실리콘 질화물, 또는 실리콘 탄화물과 같은 재료로 형성된다. 측벽 스페이서들을 형성하기 위한 프로세스들은 본 기술분야에 잘 알려져 있고 일반적으로 퇴적 및 에칭 프로세스 동작들을 포함한다. 일부 실시예들에서, 복수의 스페이서 쌍이 사용될 수 있다. 예를 들어, 게이트 스택의 반대되는 측면들 상에 2개의 쌍, 3개의 쌍, 또는 4개의 쌍의 측벽 스페이서들이 형성될 수 있다.
게이트 금속 층(107)은, 트랜지스터가 p-타입 트랜지스터이어야 하는지 또는 n-타입 트랜지스터이어야 하는지에 따라, 적어도 하나의 P-타입 일 함수 금속 또는 N-타입 일 함수 금속을 포함할 수 있다. 게이트 금속 층(107)은 2개 이상의 금속 층의 스택을 포함할 수 있고, 여기서 하나 이상의 금속 층은 일 함수 금속 층들이고 적어도 하나의 금속 층은 도전성 충전 층이다.
n-타입 트랜지스터에 대해, 게이트 금속 층(107)에 사용될 수 있는 금속들은 알루미늄 탄화물, 탄탈 탄화물, 지르코늄 탄화물, 및 하프늄 탄화물을 포함한다. 일부 실시예들에서, n-타입 트랜지스터를 위한 게이트 금속 층(107)을 위한 금속은 알루미늄, 하프늄, 지르코늄, 티타늄, 탄탈, 및 그것들의 합금들을 포함한다. n-타입 금속 층은 일 함수가 약 3.9 eV 내지 약 4.2 eV인 n-타입 게이트 금속 층(207)의 형성을 가능하게 할 것이다. 일부 실시예들에서, 층(107)의 금속은 TiN, TiSiN, TaN, Cu, Al, Au, W, TiSiN, 또는 Co 중 하나를 포함한다. 일부 실시예들에서, 층(107)의 금속은 Ti, N, Si, Ta, Cu, Al, Au, W, 또는 Co 중 하나 이상을 포함한다.
p-타입 트랜지스터에 대해, 게이트 금속 층(107)에 사용되는 금속들은 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 도전성 금속 산화물들을 포함하지만, 이에 제한되지 않는다. 도전성 산화물의 예는 루테늄 산화물을 포함한다. p-타입 금속 층은 일 함수가 약 4.9 eV 내지 약 5.2 eV인 p-타입 게이트 금속 층(107)의 형성을 가능하게 할 것이다.
드레인 콘택(108b)은 금속 층(110)에 결합되는 비아(109b)에 결합된다. 금속 층(110)은 x-축을 따라 연장되는 비트-라인이다. 소스 콘택(108a)은 비아(109a)를 통해 굴절성 금속간 화합물(111a)에 결합된다. 도전성 산화물(112c)이 굴절성 금속간 화합물(111b)에 결합된다. 임의의 적합한 재료가 드레인 및 소스 콘택들(108a/n) 및 비아(109)에 사용될 수 있다. 예를 들어, Ti, N, Si, Ta, Cu, Al, Au, W, 또는 Co 중 하나 이상이 드레인 및 소스 콘택들(108a/n) 및 비아(109a/b)에 사용될 수 있다.
굴절성 금속간 화합물(111a/b)은 필러 커패시터의 FE 특성들을 유지하는 도전성 재료이다. 굴절성 금속간 화합물(111)이 없는 경우, 필러 커패시터의 강유전 재료 또는 상유전 재료는 그것의 효력을 잃을 수 있다. 일부 실시예들에서, 굴절성 금속간 화합물(111a/b)은 Ti 및 Al(예를 들어, TiAl 화합물)을 포함한다. 일부 실시예들에서, 굴절성 금속간 화합물(111a/b)은 Ta, W, 및/또는 Co 중 하나 이상을 포함한다. 예를 들어, 굴절성 금속간 화합물(111a/b)은 Ta, W, 및 Co의 격자를 포함한다. 일부 실시예들에서, 굴절성 금속간 화합물(111a/b)은 Ti3Al, TiAl, TiAl3과 같은 Ti-Al; Ni3Al, NiAl3, NiAl과 같은 Ni-Al; Ni-Ti, Ni-Ga, Ni2MnGa; FeGa, Fe3Ga; 붕화물, 탄화물, 또는 질화물 중 하나를 포함한다. 일부 실시예들에서, TiAl 재료는 Ti-(45-48)Al-(1-10)M(X 미량%)을 포함하고, M은 V, Cr, Mn, Nb, Ta, W, 및 Mo로부터의 적어도 하나의 원소이고, 0.1-5%의 미량의 Si, B, 및/또는 Mg를 갖는다. 일부 실시예들에서, TiAl은 단상(single-phase) 합금 γ(TiAl)이다. 일부 실시예들에서, TiAl은 2상(two-phase) 합금 γ(TiAl) + α2(Ti3Al)이다. 단상 γ합금은 강화를 촉진하고 추가로 산화 내성을 향상시키는 Nb 또는 Ta와 같은 제3 합금 원소들을 함유한다. 2상 합금들에서의 제3 합금 원소들의 역할은 연성(V, Cr, Mn), 산화 내성(Nb, Ta) 또는 조합된 특성들을 상승시키는 것이다. Si, B 및 Mg와 같은 부가물들은 다른 특성들을 현저하게 향상시킬 수 있다. 일부 실시예들에서, 굴절성 금속간 화합물(111a/b)은 Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al, 또는 Co 중 하나 이상을 포함한다.
다양한 실시예들에서, 필러 커패시터는 굴절성 금속간 화합물(111a/b)에 인접한다. 필러 커패시터는 섹션들(112a, 112b, 및 112c)을 갖는 제1 도전성 산화물(112); FE 또는 상유전(PE) 재료(113), 및 FE 재료(113) 사이의 제2 도전성 산화물(114)을 포함한다. 도전성 산화물의 최상부 섹션(예를 들어, 112c)은 금속간 화합물(111b)을 통해 플레이트-라인 또는 펄스-라인(115)에 결합된다. 일부 실시예들에서, 도전성 산화물(112c)과 PL(115) 사이에 굴절성 금속간 화합물 층(도시되지 않음)과 같은 배리어 층이 있다.
섹션들(112a 및 112b)은 서로 평행한 반면, 섹션(112c)은 섹션(112a 및 112b)과 직교한다. 다양한 실시예들에서, 플레이트-라인 또는 펄스-라인(PL)은 x-방향을 따라 그리고 BL(110)에 평행하게 연장된다. BL 및 PL을 서로 평행하게 함으로써 메모리의 밀도가 더 개선되는데 그 이유는 BL 및 PL이 서로 직교하는 경우에 비해 메모리 비트-셀 풋프린트가 감소하기 때문이다. 게이트 금속(107)은 금속 라인(117)에 결합되는 게이트 콘택(116)에 결합된다. 금속 라인(117)은 워드-라인(WL)으로서 사용되며 그것은 BL(110) 및 PL(115)에 직교하여 연장된다. 임의의 적합한 금속이 BL(110), PL(115), 및 WL(117)에 사용될 수 있다. 예를 들어, Al, Cu, Co, Au, 또는 Ag가 BL(110), PL(115), 및 WL(117)에 사용될 수 있다.
일부 실시예들에서, FE 재료(113)는 La, Sr, Co, Sr, Ru, Y, Ba, Cu, Bi, Ca, 및 Ni 중 하나 이상을 포함하는 페로브스카이트이다. 예를 들어, (La,Sr)CoO3, SrRuO3, (La,Sr)MnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, LaNiO3 등과 같은 금속 페로브스카이트들이 FE 재료(113)로 사용될 수 있다. 0.3 내지 2% 범위의 자발 왜곡(spontaneous distortion)을 달성하기 위해 페로브스카이트들이 적합하게 도핑될 수 있다. 예를 들어, Ti 사이트 내의 Zr; Ti 사이트 내의 La, Nb와 같은 화학적으로 치환된 납 티탄산염에 대해, 이들 치환물의 농도는 그것이 0.3-2% 범위의 자발 왜곡을 달성하도록 하는 것이다. 화학적으로 치환된 BiFeO3, BrCrO3, BuCoO3 클래스의 재료들에 대해, Bi 사이트로의 La 또는 희토류 치환은 자발 왜곡을 튜닝할 수 있다.
다양한 실시예들에서, 금속 페로브스카이트가 FE 재료(113a/b)로 사용될 때, 도전성 산화물들(112 및 114)은 IrO2, RuO2, PdO2, OsO2, 또는 ReO3 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 페로브스카이트는 La 또는 란탄 계열 원소들로 도핑된다. 일부 실시예들에서, 비-페로브스카이트 구조를 갖지만 저온에서 순수한 페로브스카이트 강유전체의 성장을 위한 시드 또는 템플릿을 제공하기 위해 더 높은 전도율을 갖는, IrO2, RuO2, PdO2, PtO2의 위에 코팅된 SrRuO3과 같은 얇은 층(예를 들어, 대략 10 nm)의 페로브스카이트 템플릿 전도체가 도전성 산화물들(112 및 114)로서 사용된다.
일부 실시예들에서, FE 재료(113)는 AMnO3 타입의 육방정계 강유전체를 포함하고, 여기서 A는 희토류 원소 즉, 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프라세오디뮴(Pr), 프로메튬(Pm), 사마륨(Sm), 스칸듐(Sc), 테르븀(Tb), 툴륨(Tm), 이테르븀(Yb), 및 이트륨(Y)이다. 강유전상(ferroelectric phase)은 Y 이온들의 변위들이 동반되는 층상 MnO5 다각체의 버클링을 특징으로 하며, 이는 순 전기 분극으로 이어진다. 일부 실시예들에서, 육방정계 FE는 YMnO3 또는 LuFeO3 중 하나를 포함한다. 다양한 실시예들에서, FE 재료가 육방정계 강유전체를 포함할 때, 도전성 산화물들은 A2O3(예를 들어, In2O3, Fe2O3) 및 ABO3 타입이고, 여기서 'A'는 희토류 원소이고 B는 Mn이다. 도전성 산화물들(112 및 114)로서 사용되는 육방정계 금속들의 예들은 PtCoO2, PdCoO2, 및 Al 도핑된 ZnO와 같은 다른 델라포사이트 구조의 육방정계 금속 산화물들 중 하나 이상을 포함한다.
일부 실시예들에서, FE 재료(113)는 부적절한 FE 재료를 포함한다. 부적절한 FE 재료의 예들은 강유전 및 상유전 재료들 각각 PbTiO3(PTO) 및 SnTiO3(STO), 및 각각 LaAlO3(LAO) 및 STO의 LuFeO3 클래스의 재료들 또는 초격자이다. 예를 들어, [PTO/STO]n 또는 [LAO/STO]n의 초격자 - 여기서 'n'은 1 내지 100임 -. 일부 실시예들에서, 도전성 산화물들은 Ir, Ru, Pd, Ps, 또는 Re 중 하나 이상의 산화물들을 포함한다. 도전성 산화물들의 다른 예들은 Fe3O4, LiV2O4와 같은 스피넬들, 및 ITO(인듐 주석 산화물), Sn 도핑된 In2O3과 같은 입방 금속 산화물들을 포함한다.
여기서 다양한 실시예들은 전하 상태를 저장하기 위한 강유전 재료에 관련하여 설명되지만, 실시예들은 상유전 재료에 대해서도 적용가능하다. 예를 들어, 다양한 실시예들의 필러 커패시터는 강유전 재료 대신에 상유전 재료를 사용하여 형성될 수 있다. 다양한 실시예들에서, 필러 커패시터 내의 도전성 산화물 및 금속간 화합물 재료는 강유전 재료의 양측에 있다.
도 1c는 일부 실시예들에 따른, FE 재료를 갖는 필러 커패시터가 PL과 BL 사이에 형성되는 1T-1C 메모리 비트-셀의 단면(130)을 예시한다. BL 위에 필러 커패시터를 형성함으로써, BL(110)과 PL(115) 사이의 금속 층 공간을 자유롭게 그리고 효과적으로 사용하여 필러 커패시터에 대한 광범위한 커패시턴스 값들을 달성할 수 있다. 이러한 필러 커패시터 배치의 구성은 1T-1C 비트-셀의 피치가 실질적으로 트랜지스터 MN의 피치가 되는 것을 허용한다. 그에 따라, 고-밀도 메모리가 달성된다.
도 1d는 일부 실시예들에 따른, FE 재료를 갖는 2개의 필러 커패시터가 PL(115)과 BL(110) 사이에 형성되는 1T-1C 메모리 비트-셀의 단면(140)을 예시한다. 여기서, 도전성 산화물 섹션(112d)에 의해 분리되는 FE 재료들(113a 및 113b)을 갖는 2개의 필러 커패시터가 형성된다. 두께 t112는 10 nm 내지 150 nm의 범위에 있다. 다양한 실시예들에 따르면, 2개의 필러 커패시터는 동일한 배리어 층(111a/b), 및 동일한 도전성 산화물 섹션(112c)을 공유한다. 2개의 필러 커패시터가 도시되어 있지만, 2개보다 많은 필러 커패시터가 BL(110)과 PL(115) 사이의 공간에 형성될 수 있다. 이러한 필러 커패시터들의 구성도 1T-1C 비트-셀의 피치가 실질적으로 트랜지스터 MN의 피치가 되는 것을 허용한다. 그에 따라, 고-밀도 메모리가 더 높은 커패시턴스로 달성된다.
도 2는 일부 실시예들에 따른, 도 1의 1T-1C 비트-셀의 고-밀도 레이아웃(200)을 예시한다. 비트-셀 레이아웃의 피치는 대략 트랜지스터 영역의 피치이다. 여기서, 피치는 비트-셀의 x 및 y 치수들을 지칭한다. 작은 피치 때문에, 많은 비트-셀들이 어레이 방식으로 패킹되어 고-밀도 메모리 어레이로 이어질 수 있다.
다양한 실시예들의 용량성 필러가 직사각형 구조로서 도시되어 있지만, 그것은 다른 형상들도 가질 수 있다. 예를 들어, 다양한 실시예들의 용량성 필러는 직사각형 용량성 필러를 참조하여 설명된 것과 유사한 치수들을 갖는 원통형 형상을 가질 수 있다.
도 3a 및 도 3b는 일부 실시예들에 따른, 측벽-배리어 시일을 갖는 필러 커패시터들의 3D 뷰(300 및 320)를 각각 예시한다. 도 3a 및 도 3b의 실시예들은 본 명세서에 설명된 실시예들 중 임의의 것에 사용될 수 있다. 커패시터(300)는 측벽 배리어(절연성 또는 절연) 시일(301)이 출력 도전성 산화물 층(112)에 적용된다는 점을 제외하고는 도 1a의 커패시터와 유사하다. 이 경우, 측벽 배리어 시일(301)은 각각 301a 및 301b로서 2개의 섹션(112a 및 112b) 상에 적용된다. 필러 커패시터들(300)에서, 측벽 배리어 시일(301a 및 301b)은 배리어 구조(111a/b)의 측벽들을 커버하기 위해 z-축을 따라 연장된다. 일부 실시예들에서, 최상부 섹션(112c)도 측벽 배리어 시일(301)로 시일된다. 일부 실시예들에서, 측벽 배리어 시일(301)은 Ti, Al, O, 또는 Mg 중 하나 이상을 포함한다. 예를 들어, TiAlO3, MgO, 또는 TiO2가 측벽 배리어 시일로서 이용될 수 있다. 측벽 배리어 시일(301)은 커패시터 재료를 그 안으로의 원소들의 확산으로부터 보호한다. 측벽 배리어 시일(301)은 낮은 전도율 재료이고, 낮은 커패시턴스를 갖는다.
일부 실시예들에서, 배리어 구조(111a/b에 대한)의 두께 t111은 0.5 nm(나노미터) 내지 10 nm의 범위에 있다. 일부 실시예들에서, 도전성 산화물의 두께 t112는 0.5 nm 내지 20 nm의 범위에 있다. 일부 실시예들에서, FE 재료의 두께 t113은 0.5 nm 내지 100 nm의 범위에 있다. 일부 실시예들에서, 측벽 배리어의 두께 t301은 05 nm 내지 10 nm의 범위에 있다. 일부 실시예들에서, 필러의 높이 hpillar은 50 nm 내지 5000 nm의 범위에 있다.
커패시터(320)는 측벽 배리어 시일(301)의 적용이 없다면 커패시터(300)와 유사하다. 여기서, 측벽 배리어는 321로 라벨링되어 있지만, 301을 참조하여 논의된 것과 동일한 재료를 포함한다. 일부 실시예들에서, 측벽 배리어는 321a/b/c로서 출력 도전성 산화물(112a/b/c)의 모든 측면을 따라 연장된다. 이 예에서, 측벽 배리어 시일들(321a 및 321b)은 배리어(111a/b)까지 연장되지 않는다. 일부 실시예들에서, 두께 t321은 두께 t301과 동일하다.
다양한 실시예들에서, 배리어 층(111a/b)의 격자 파라미터들은 도전성 산화물들 및/또는 FE 재료의 격자 파라미터들과 매칭된다. 일부 실시예들에서, 외부 도전성 산화물 층(112)은 측벽 배리어 시일(예를 들어, Ti-Al-O, 또는 MgO)로 부분적으로 또는 완전히 커버된다. 다양한 실시예들에서, 측벽 배리어 시일의 격자 파라미터들은 외부 도전성 산화물의 격자 파라미터들과 매칭된다.
도 4a는 일부 실시예들에 따른, 강유전 구조 위에 제1 전극으로서 랩-어라운드 도전성 산화물, 및 제2 전극으로서 필러 내부에 굴절성 금속간 화합물을 갖는 필러 커패시터(400)의 3D 뷰를 예시한다. 일부 실시예들에서, 중심 또는 코어 도전성 산화물 층(114)은 Ti 및 Al과 같은 굴절성 금속간 화합물의 스택으로 대체된다. 일부 실시예들에서, 굴절성 금속간 화합물의 스택은 층들(401 및 402)을 포함한다. 일부 실시예들에서, 층들(401 및 402)은 TiAl을 포함한다. 다른 재료들은 Ti3Al, TiAl3, Ni3Al, NiAl3, NiAl, Ni-Ti, Ni-Ga, Ni3MnGa, FeGa, Fe3Ga, 붕화물, 탄화물, 및 질화물을 포함한다. 일부 실시예들에서, 401 및 402는 상이한 재료들이다. 일부 실시예들에서, 층들(401 및 402)에 대한 재료들은 동일한 재료들이다. 굴절성 금속간 화합물의 스택은 3개의 측면이 (재료(113)와 동일한) FE 재료 섹션들(413c, 413b, 및 413c)에 의해 둘러싸여 있다. FE 재료들의 조성은 본 명세서에서 논의된 FE 재료들 중 임의의 것에 따른다. 다양한 실시예들에서, 도전성 산화물들(112a/b)은 그것들이 배리어 구조(111a)에 인접하도록 y-축을 따라 연장된다. 배리어 구조(111a)도 FE 재료 섹션들(413a, 413b), 및 401 또는 402 중 하나에 인접해 있다. 일부 실시예들에서, 도 3a 및 도 3b의 측벽 배리어 시일(301)이 또한 필러 커패시터(400)에 이용될 수 있다. 일부 실시예들에서, 스택의 길이 Lstack는 5 nm 내지 200 nm의 범위에 있다. 일부 실시예들에서, 층(401)의 두께 t401은 10 nm 내지 60 nm의 범위에 있다. 일부 실시예들에서, 층(402)의 두께 t402는 10 nm 내지 60 nm의 범위에 있다.
도 4b는 일부 실시예들에 따른, 강유전 구조 위에 제1 전극으로서 랩-어라운드 도전성 산화물, 및 제2 전극으로서 필러 내부에 굴절성 금속간 화합물을 갖는 필러 커패시터(420)의 3D 뷰를 예시하며, 여기서 굴절성 금속간 화합물은 금속 코팅을 가지고 있다. 일부 실시예들에서, 중심 또는 코어 도전성 산화물 층(114)은 재료들(421 및 422)의 스택으로 대체되고, 여기서 421은 Cu, Co, Ru, Ta, 또는 W(또는 이들의 조합)와 같은 금속이고, 여기서 422는 Cu, Co, Ru, Ta, W, TaN, WN, 또는 이들의 조합 중 하나 이상으로 형성된 비아 층이다. 일부 실시예들에서, 층들(421 및 422)의 재료들의 스택은 금속 코팅(411a, 411b, 및 411c)에 의해 커버된다. 일부 실시예들에서, 도 3a 및 도 3b의 측벽 배리어 시일(301)이 또한 필러 커패시터(420)에 이용될 수 있다. 일부 실시예들에서, 스택의 길이 Lstack는 5 nm 내지 200 nm의 범위에 있다. 일부 실시예들에서, 층(421)의 두께 t421은 10 nm 내지 60 nm의 범위에 있다. 일부 실시예들에서, 층(422)의 두께 t422는 10 nm 내지 60 nm의 범위에 있다. 도 4a 및 도 4b의 실시예들은 본 명세서에 설명된 실시예들 중 임의의 것에 사용될 수 있다.
도 5a 및 도 5b는 일부 실시예들에 따른, 전극들로서 도전성 산화물들 및 강유전 재료를 갖는 필러 커패시터를 포함하는 1T-1C(하나의 finFET 및 하나의 커패시터) 메모리 비트-셀의 3D 뷰(500) 및 대응하는 단면(520)을 각각 예시하며, 여기서 도전성 산화물 전극 중 하나는 필러 커패시터 주위를 둘러싸고 있다. 도 5a의 메모리 비트-셀은 비-평면 트랜지스터가 없다면 도 1a의 메모리 비트-셀과 유사하다. FinFET는 비-평면 트랜지스터의 예이다. FinFET는 소스(502) 및 드레인(503) 영역들을 포함하는 핀(fin)을 포함한다. 소스와 드레인 영역들(502 및 503) 사이에 채널이 존재한다. 트랜지스터(MN)는 동일한 게이트 스택에 결합되는 서로 평행한 다수의 핀을 가질 수 있다. 핀들은 게이트 스택을 통과하여 소스 및 드레인 영역들(502 및 503)을 형성한다.
도 6은 일부 실시예들에 따른, 도 5a의 1T-1C 비트-셀의 고-밀도 레이아웃(600)을 예시한다. 도 2의 메모리 비트-셀의 피치와 같이, 여기서 비트-셀 레이아웃의 피치는 대략 트랜지스터 영역의 피치이다. 여기서, 피치는 비트-셀의 x 및 y 치수들을 지칭한다. 작은 피치 때문에, 많은 비트-셀들이 어레이 방식으로 패킹되어 고-밀도 메모리 어레이로 이어질 수 있다.
도 7은 일부 실시예들에 따른, 전극들로서 도전성 산화물들 및 강유전 재료를 갖는 필러 커패시터를 포함하는 1T-1C(하나의 백엔드 finFET 및 하나의 커패시터) 메모리 비트-셀의 3D 뷰(700)를 예시하며, 여기서 도전성 산화물 전극 중 하나는 필러 커패시터 주위를 둘러싸고 있다. 이 실시예에서, 트랜지스터는 백엔드 트랜지스터일 수 있다. finFet가 도시되어 있지만, 커패시터 필러에 결합될 수 있는 임의의 백엔드 트랜지스터가 사용될 수 있다.
도 8은 일부 실시예들에 따른, 1T-1C 비트-셀을 형성하기 위한 흐름도(800)를 예시한다. 흐름도(800)의 블록들은 특정 순서로 예시되어 있지만, 그 순서는 한정적인 것이 아니다. 예를 들어, 일부 블록들 또는 프로세스들이 다른 것들 전에 수행될 수 있고, 일부는 병행하여 수행될 수 있다. 블록 801에서는, 소스, 드레인, 및 게이트를 갖는 트랜지스터 MN이 형성된다. 트랜지스터는 평면 또는 비-평면일 수 있다. 블록 802에서는, 워드-라인(117)이 콘택(117)을 통해 게이트 전극(107)에 결합된다. 블록 803에서는, 제1 방향(예를 들어, x-축)으로 연장되는 비트-라인(110)이 형성된다. 비트-라인(110)은 비아(109)를 통해 트랜지스터 MN의 소스 또는 드레인에 결합된다. 비트-라인(110)은 워드-라인(117)에 직교하여 연장된다. 블록 804에서는, 제1 방향을 따라 연장되는 펄스-라인 또는 플레이트-라인(PL)(115)이 형성된다. PL(115)은 트랜지스터 MN의 소스 또는 드레인에 결합된다. 블록 805에서는, 소스 또는 드레인 영역에 인접하고 PL(115)에 결합되는 필러 커패시터 구조가 형성된다(예를 들어, 도 1a, 도 3 내지 도 4).
도 9는 일부 실시예들에 따른, 1T-1C 비트-셀을 위한 필러 커패시터를 형성하기 위한 흐름도(900)를 예시한다. 흐름도(900)의 블록들은 특정 순서로 예시되어 있지만, 그 순서는 한정적인 것이 아니다. 예를 들어, 일부 블록들 또는 프로세스들이 다른 것들 전에 수행될 수 있고, 일부는 병행하여 수행될 수 있다. 블록 901에서는, 제1 굴절성 금속간 화합물(예를 들어, 111)을 포함하는 제1 구조가 형성된다. 제1 구조는 트랜지스터 MN의 소스 또는 드레인 영역에 인접한다. 블록 902에서는, 제1 도전성 산화물(112)을 포함하는 제2 구조가 형성된다. 제2 구조는 제1 섹션(112a), 제2 섹션(112b), 및 제3 섹션(112c)을 포함한다. 제1 섹션(112a)은 제1 방향(예를 들어, x-축을 따른)에 직교하는 제2 방향(예를 들어, z-축을 따른)으로 연장되고, 제2 섹션(112b)은 제1 섹션(112a)에 평행하다. 제3 섹션(112b)은 제3 섹션이 제1 방향(예를 들어, x-축을 따른)으로 연장되도록 제1 섹션 및 제2 섹션에 인접하고, 제1 섹션의 일부 및 제2 섹션의 일부가 제1 구조(111a)에 인접한다. 섹션(112c)은 금속간 화합물(111b)에 인접하도록 형성된다.
블록 903에서는, 강유전 재료(예를 들어, 페로브스카이트, 육방정계 강유전체, 부적절한 강유전체)를 포함하는 제3 구조(113)가 형성된다. 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션(z-축 및 x-축을 따른 113의 섹션들)을 포함하고, 제1 섹션은 제2 구조의 제1 섹션(112a)에 인접하고, 제2 섹션은 제2 구조의 제2 섹션(112b)에 인접하고, 제3 섹션은 제2 구조의 제3 섹션(112c)에 인접하고, 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 제2 방향을 따라 연장된다.
블록 904에서, 방법은 제4 구조를 형성하는 단계를 포함하고, 제4 섹션은 제2 도전성 산화물을 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접한다.
블록 904에서, 방법은 제2 도전성 산화물(114)을 포함하는 제4 구조를 형성하는 단계를 포함한다. 제2 도전성 산화물은 제3 구조의 제1 섹션(113)과 제2 섹션(113) 사이에 있다. 도 1a 내지 도 1d의 용량성 필러 구조를 형성하기 위한 흐름도(900)가 예시되어 있지만, 도 3 및 도 4의 용량성 필러 구조를 형성하기 위해 동일한 프로세스가 이용될 수 있다.
도 10은 일부 실시예들에 따른, 1T-1C 비트-셀들의 어레이 및 로직을 갖는 메모리 칩(1000)을 예시한다. 칩(1000)은 비-휘발성 강유전 DRAM(FE-DRAM) 어레이(1002)를 갖는 메모리 모듈(1001)을 포함하고, 여기서 어레이는 여기서 다양한 실시예들을 참조하여 설명된 것들과 같은 비트-셀들을 포함한다. 메모리 모듈(1001)은 BL, WL, PL을 구동하기 위한 디코더들, 멀티플렉서들, 및 드라이버들과 같은 CMOS 로직(1003)을 추가로 포함한다. 메모리 모듈(804)은 인공 지능(AI) 프로세서(1005)(예를 들어, 전용 AI 프로세서, AI 프로세서로서 구성된 그래픽 프로세서)와 같은 다른 디바이스와 통신하기 위해 사용되는 입력-출력(IO) 인터페이스(804)를 추가로 포함한다.
본 명세서에서 "실시예", "일 실시예", "일부 실시예들", 또는 "다른 실시예들"에 대한 언급은, 실시예들과 관련하여 설명되는 특정 특징, 구조, 또는 특성이 적어도 일부 실시예들에 포함되지만, 반드시 모든 실시예들에 포함되는 것은 아니라는 점을 의미한다. "실시예", "일 실시예", 또는 "일부 실시예들"의 다양한 출현들은 반드시 모두가 동일한 실시예들을 언급하는 것은 아니다. 명세서에서 컴포넌트, 특징, 구조, 또는 특성이 포함될 수도 있다("may", "might", 또는 "could")고 언급한다면, 그 특정 컴포넌트, 특징, 구조, 또는 특성이 포함되는 것이 필수는 아니다. 명세서 또는 청구항이 어떤("a" 또는 "an") 요소를 언급한다면, 이는 그 요소가 단지 하나만 있는 것을 의미하지는 않는다. 명세서 또는 청구항이 "추가적인" 요소를 언급한다면, 이는 그 추가적인 요소가 하나보다 많이 있는 것을 배제하지 않는다.
더욱이, 특정 특징들, 구조들, 기능들, 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예와 제2 실시예는 그 2개의 실시예와 연관된 특정 특징들, 구조들, 기능들, 또는 특성들이 상호 배타적이지 않은 어디에서든 조합될 수 있다.
본 개시내용은 그의 특정 실시예들과 함께 설명되었지만, 전술한 설명에 비추어 본 기술분야의 통상의 기술자들에게 그러한 실시예들의 많은 대안들, 수정들 및 변형들이 명백할 것이다. 본 개시내용의 실시예들은 첨부된 청구항들의 넓은 범위 내에 있는 그러한 대안들, 수정들, 및 변형들 모두를 포괄하도록 의도된다.
또한, 집적 회로(IC) 칩들 및 다른 컴포넌트들에 대한 잘 알려진 전력/접지 연결들은, 예시 및 논의의 단순함을 위해, 그리고 본 개시내용을 모호하게 하지 않기 위해, 제시된 도면들 내에 도시될 수도 있고 도시되지 않을 수도 있다. 또한, 배열들은 본 개시내용을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시될 수 있고, 또한 그러한 블록도 배열들의 구현에 대한 세부사항들이 본 개시내용이 구현될 플랫폼에 크게 의존한다는 사실을 고려한다(즉, 그러한 세부사항들은 본 기술분야의 통상의 기술자의 이해 범위 내에 있어야 한다). 본 개시내용의 예시적인 실시예들을 설명하기 위해 특정 상세들(예를 들어, 회로들)이 제시되는 경우, 본 기술분야의 통상의 기술자에게는 본 개시내용이 이러한 특정 상세들 없이 또는 이들의 변형과 함께 실시될 수 있다는 것이 명백할 것이다. 따라서, 설명은 제한적인 것 대신에 예시적인 것으로 간주되어야 한다.
다양한 실시예들을 예시하는 다음의 예들이 제공된다. 예들은 다른 예들과 조합될 수 있다. 그에 따라, 다양한 실시예들은 본 발명의 범위를 변경하지 않고 다른 실시예들과 조합될 수 있다.
예 1: 장치로서, 소스, 드레인, 및 게이트를 갖는 트랜지스터; 상기 게이트에 결합된 워드-라인; 제1 방향으로 연장되는 비트-라인 - 상기 비트-라인은 상기 트랜지스터의 소스 또는 드레인 중 하나에 결합됨 -; 상기 제1 방향으로 연장되는 플레이트-라인; 및 상기 트랜지스터의 소스 또는 드레인 중 하나에, 그리고 상기 플레이트-라인에 인접한 용량성 구조를 포함하고, 상기 용량성 구조는: 굴절성 금속간 화합물을 포함하는 제1 구조 - 상기 제1 구조는 상기 트랜지스터의 소스 또는 드레인에 인접함 -; 제1 도전성 산화물을 포함하는 제2 구조 - 상기 제2 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제2 섹션은 상기 제1 섹션에 평행하고, 상기 제3 섹션은 상기 제3 섹션이 상기 제1 방향으로 연장되도록 상기 제1 섹션 및 상기 제2 섹션에 인접하고, 상기 제1 섹션의 일부 및 상기 제2 섹션의 일부가 상기 제1 구조에 인접함 -; 페로브스카이트를 포함하는 제3 구조 - 상기 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제2 구조의 제1 섹션에 인접하고, 상기 제2 섹션은 상기 제2 구조의 제2 섹션에 인접하고, 상기 제3 섹션은 상기 제2 구조의 제3 섹션에 인접하고, 상기 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 상기 제2 방향을 따라 연장됨 -; 및 제2 도전성 산화물을 포함하는 제4 구조를 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접한다.
예 2: 예 1의 장치로서, 상기 용량성 구조는: 상기 제2 구조의 제1 섹션의 측면에 인접한 제5 구조; 및 상기 제2 구조의 제2 섹션의 측면에 인접한 제6 층을 포함하고, 상기 제6 및 상기 제7 구조들은 절연 재료를 포함한다.
예 3: 예 2의 장치로서, 상기 절연 재료는 Ti, Al, 또는 Mg의 산화물 중 하나 이상을 포함한다.
예 4: 예 2의 장치로서, 상기 트랜지스터는 평면 또는 비-평면 트랜지스터 중 하나이다.
예 5: 예 2의 장치로서, 상기 페로브스카이트는 La 또는 란탄 계열 원소들로 도핑된다.
예 6: 예 2의 장치로서, 상기 굴절성 금속간 화합물은 Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al, 또는 Co 중 하나 이상을 포함하는 도전성 재료이다.
예 7: 예 2의 장치로서, 상기 트랜지스터는 다이의 백엔드에 배치되거나, 상기 트랜지스터는 상기 다이의 프런트엔드에 배치된다.
예 8: 예 1의 장치로서, 상기 제1 또는 제2 도전성 산화물들은 Ir, Ru, Pd, Ps, 또는 Re 중 하나 이상의 산화물들을 포함한다.
예 9: 예 1의 장치로서, 상기 페로브스카이트는 LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, 또는 LaNiO3 중 하나를 포함한다.
예 10: 예 1의 장치로서, 상기 페로브스카이트는 La, Sr, Co, Ru, Mn, Y, Na, Cu, 또는 Ni 중 하나를 포함한다.
예 11: 예 1의 장치로서, 상기 용량성 구조는 형상이 원통형이다.
예 12: 예 1의 장치로서, 상기 제3 구조를 통한 누설을 제어하기 위해 상기 페로브스카이트는 Sc 또는 Mn으로 도핑된다.
예 13: 메모리 비트-셀을 형성하기 위한 방법으로서, 상기 방법은: 소스, 드레인, 및 게이트를 갖는 트랜지스터를 형성하는 단계; 상기 게이트에 결합된 워드-라인을 형성하는 단계; 제1 방향으로 연장되는 비트-라인을 형성하는 단계 - 상기 비트-라인은 상기 트랜지스터의 소스 또는 드레인 중 하나에 결합됨 -; 상기 제1 방향으로 연장되는 플레이트-라인을 형성하는 단계; 및 상기 트랜지스터의 소스 또는 드레인 중 하나에 인접한 용량성 구조를 형성하는 단계를 포함하고, 상기 용량성 구조를 형성하는 단계는: 굴절성 금속간 화합물을 포함하는 제1 구조를 형성하는 단계 - 상기 제1 구조는 상기 트랜지스터의 소스 또는 드레인에 인접함 -; 제1 도전성 산화물을 포함하는 제2 구조를 형성하는 단계 - 상기 제2 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제2 섹션은 상기 제1 섹션에 평행하고, 상기 제3 섹션은 상기 제3 섹션이 상기 제1 방향으로 연장되도록 상기 제1 섹션 및 상기 제2 섹션에 인접하고, 상기 제1 섹션의 일부 및 상기 제2 섹션의 일부가 상기 제1 구조에 인접함 -; 페로브스카이트를 포함하는 제3 구조를 형성하는 단계 - 상기 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제2 구조의 제1 섹션에 인접하고, 상기 제2 섹션은 상기 제2 구조의 제2 섹션에 인접하고, 상기 제3 섹션은 상기 제2 구조의 제3 섹션에 인접하고, 상기 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 상기 제2 방향을 따라 연장됨 -; 및 제2 도전성 산화물을 포함하는 제4 구조를 형성하는 단계를 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접한다.
예 14: 예 13의 방법으로서, 상기 용량성 구조를 형성하는 단계는: 상기 제2 구조의 제1 섹션의 측면에 인접한 제5 구조를 형성하는 단계; 및 상기 제2 구조의 제2 섹션의 측면에 인접한 제6 층을 형성하는 단계를 포함하고, 상기 제6 및 상기 제7 구조들은 배리어 재료를 포함한다.
예 15: 예 14의 방법으로서, 상기 배리어 재료는 Ti, Al, 또는 Mg의 산화물 중 하나 이상을 포함하고; 상기 트랜지스터는 평면 또는 비-평면 트랜지스터 중 하나이고; 상기 페로브스카이트는 La 또는 란탄 계열 원소들로 도핑되고; 상기 굴절성 금속간 화합물은 Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al, 또는 Co 중 하나 이상을 포함하고; 상기 트랜지스터는 다이의 백엔드에 배치되거나, 상기 트랜지스터는 상기 다이의 프런트엔드에 배치된다.
예 16: 예 13의 방법으로서, 상기 제1 또는 제2 도전성 산화물들은 Ir, Ru, Pd, Ps, 또는 Re 중 하나 이상의 산화물들을 포함한다.
예 17: 예 13의 방법으로서, 상기 페로브스카이트는 LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, 또는 LaNiO3 중 하나를 포함한다.
예 18: 예 13의 방법으로서, 상기 페로브스카이트는 La, Sr, Co, Ru, Mn, Y, Na, Cu, 또는 Ni 중 하나를 포함한다.
예 19: 예 13의 방법으로서, 상기 용량성 구조는 형상이 원통형이다.
예 20: 예 13의 방법으로서, 상기 제3 구조를 통한 누설을 제어하기 위해 상기 페로브스카이트는 Sc 또는 Mn으로 도핑된다.
예 21: 시스템으로서, 인공 지능 프로세서; 및 상기 AI 프로세서에 결합된 비-휘발성 메모리를 포함하고, 상기 비-휘발성 메모리는 비트-셀들을 포함하고, 상기 비트-셀 중 하나는: 소스, 드레인, 및 게이트를 갖는 트랜지스터; 상기 게이트에 결합된 워드-라인; 제1 방향으로 연장되는 비트-라인 - 상기 비트-라인은 상기 트랜지스터의 소스 또는 드레인 중 하나에 결합됨 -; 상기 제1 방향으로 연장되는 플레이트-라인; 및 상기 트랜지스터의 소스 또는 드레인 중 하나에 인접한 용량성 구조를 포함하고, 상기 용량성 구조는: 굴절성 금속간 화합물을 포함하는 제1 구조 - 상기 제1 구조는 상기 트랜지스터의 소스 또는 드레인에 인접함 -; 제1 도전성 산화물을 포함하는 제2 구조 - 상기 제2 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제2 섹션은 상기 제1 섹션에 평행하고, 상기 제3 섹션은 상기 제3 섹션이 상기 제1 방향으로 연장되도록 상기 제1 섹션 및 상기 제2 섹션에 인접하고, 상기 제1 섹션의 일부 및 상기 제2 섹션의 일부가 상기 제1 구조에 인접함 -; 페로브스카이트를 포함하는 제3 구조 - 상기 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제2 구조의 제1 섹션에 인접하고, 상기 제2 섹션은 상기 제2 구조의 제2 섹션에 인접하고, 상기 제3 섹션은 상기 제2 구조의 제3 섹션에 인접하고, 상기 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 상기 제2 방향을 따라 연장됨 -; 및 제2 도전성 산화물을 포함하는 제4 구조를 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접한다.
예 22: 예 21의 시스템으로서, 상기 용량성 구조는: 상기 제2 구조의 제1 섹션의 측면에 인접한 제5 구조; 및 상기 제2 구조의 제2 섹션의 측면에 인접한 제6 층을 포함하고, 상기 제6 및 상기 제7 구조들은 절연 재료를 포함한다.
예 23: 예 22의 시스템으로서, 상기 절연 재료는 Ti, Al, 또는 Mg의 산화물 중 하나 이상을 포함하고, 상기 트랜지스터는 평면 또는 비-평면 트랜지스터 중 하나이고; 상기 페로브스카이트는 La 또는 란탄 계열 원소들로 도핑되고; 상기 굴절성 금속간 화합물은 Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al, 또는 Co 중 하나 이상을 포함하고; 상기 트랜지스터는 다이의 백엔드에 배치되거나, 상기 트랜지스터는 상기 다이의 프런트엔드에 배치된다.
예 24: 장치로서, 소스, 드레인, 및 게이트를 갖는 트랜지스터; 상기 게이트에 결합된 워드-라인; 제1 방향으로 연장되는 비트-라인 - 상기 비트-라인은 상기 트랜지스터의 소스 또는 드레인 중 하나에 결합됨 -; 상기 제1 방향으로 연장되는 플레이트-라인; 및 상기 트랜지스터의 소스 또는 드레인 중 하나에 인접한 용량성 구조를 포함하고, 상기 용량성 구조는: 굴절성 금속간 화합물을 포함하는 제1 구조 - 상기 제1 구조는 상기 트랜지스터의 소스 또는 드레인에 인접함 -; 제1 도전성 산화물을 포함하는 제2 구조 - 상기 제2 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제2 섹션은 상기 제1 섹션에 평행하고, 상기 제3 섹션은 상기 제3 섹션이 상기 제1 방향으로 연장되도록 상기 제1 섹션 및 상기 제2 섹션에 인접하고, 상기 제1 섹션의 일부 및 상기 제2 섹션의 일부가 상기 제1 구조에 인접함 -; 육방정계 강유전체를 포함하는 제3 구조 - 상기 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제2 구조의 제1 섹션에 인접하고, 상기 제2 섹션은 상기 제2 구조의 제2 섹션에 인접하고, 상기 제3 섹션은 상기 제2 구조의 제3 섹션에 인접하고, 상기 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 상기 제2 방향을 따라 연장됨 -; 및 제2 도전성 산화물을 포함하는 제4 구조를 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접한다.
예 25: 예 24의 장치로서, 상기 용량성 구조는: 상기 제2 구조의 제1 섹션의 측면에 인접한 제5 구조; 및 상기 제2 구조의 제2 섹션의 측면에 인접한 제6 층을 포함하고, 상기 제6 및 상기 제7 구조들은 절연 배리어 재료를 포함한다.
예 26: 예 25의 장치로서, 상기 절연 배리어 재료는 Ti, Al, Hf, 또는 Mg의 산화물 중 하나 이상을 포함한다.
예 27: 예 25의 장치로서, 상기 트랜지스터는 평면 또는 비-평면 트랜지스터 중 하나이다.
예 28: 예 2의 장치로서, 상기 굴절성 도전성 금속간 화합물은 Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al, 또는 Co 중 하나 이상을 포함한다.
예 29: 예 25의 장치로서, 상기 트랜지스터는 다이의 백엔드에 배치되거나, 상기 트랜지스터는 상기 다이의 프런트엔드에 배치된다.
예 30: 예 24의 장치로서, 상기 제1 또는 제2 도전성 산화물들은 Ir, Ru, Pd, Ps, 또는 Re 중 하나 이상의 산화물들을 포함한다.
예 31: 예 24의 장치로서, 상기 제1 또는 제2 도전성 산화물은 In2O3, Fe2O3, Fe3O4; PtCoO3, PdCoO2, Al 도핑된 ZnO, 또는 Sn 도핑된 In2O3을 포함한다.
예 32: 예 24의 장치로서, 상기 용량성 구조는 형상이 원통형이다.
예 33: 예 24의 장치로서, 상기 육방정계 강유전체는 YMnO3 또는 LuFeO3 중 하나를 포함한다.
예 34: 예 24의 장치로서, 육방정계 강유전체는 h-RMnO3 타입이고, R은 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프라세오디뮴(Pr), 프로메튬(Pm), 사마륨(Sm), 스칸듐(Sc), 테르븀(Tb), 툴륨(Tm), 이테르븀(Yb), 또는 이트륨(Y) 중 하나를 포함하는 희토류 원소이다.
예 35: 차동 강유전 메모리를 형성하기 위한 방법으로서, 상기 방법은: 소스, 드레인, 및 게이트를 갖는 트랜지스터를 형성하는 단계; 상기 게이트에 결합된 워드-라인을 형성하는 단계; 제1 방향으로 연장되는 비트-라인을 형성하는 단계 - 상기 비트-라인은 상기 트랜지스터의 소스 또는 드레인 중 하나에 결합됨 -; 상기 제1 방향으로 연장되는 플레이트-라인을 형성하는 단계; 및 상기 트랜지스터의 소스 또는 드레인 중 하나에 인접한 용량성 구조를 형성하는 단계를 포함하고, 상기 용량성 구조는: 굴절성 금속간 화합물을 포함하는 제1 구조를 형성하는 단계 - 상기 제1 구조는 상기 트랜지스터의 소스 또는 드레인에 인접함 -; 제1 도전성 산화물을 포함하는 제2 구조를 형성하는 단계 - 상기 제2 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제2 섹션은 상기 제1 섹션에 평행하고, 상기 제3 섹션은 상기 제3 섹션이 상기 제1 방향으로 연장되도록 상기 제1 섹션 및 상기 제2 섹션에 인접하고, 상기 제1 섹션의 일부 및 상기 제2 섹션의 일부가 상기 제1 구조에 인접함 -; 육방정계 강유전체를 포함하는 제3 구조를 형성하는 단계 - 상기 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제2 구조의 제1 섹션에 인접하고, 상기 제2 섹션은 상기 제2 구조의 제2 섹션에 인접하고, 상기 제3 섹션은 상기 제2 구조의 제3 섹션에 인접하고, 상기 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 상기 제2 방향을 따라 연장됨 -; 및 제2 도전성 산화물을 포함하는 제4 구조를 형성하는 단계를 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접한다.
예 36: 예 35의 방법으로서, 상기 용량성 구조를 형성하는 단계는: 상기 제2 구조의 제1 섹션의 측면에 인접한 제5 구조; 및 상기 제2 구조의 제2 섹션의 측면에 인접한 제6 층을 포함하고, 상기 제6 및 상기 제7 구조들은 배리어 재료를 포함한다.
예 37: 예 36의 방법으로서, 상기 배리어 재료는 Ti, Al, 또는 Mg의 산화물 중 하나 이상을 포함한다.
예 38: 예 36의 방법으로서, 상기 트랜지스터를 형성하는 단계는 평면 또는 비-평면 트랜지스터 중 하나를 형성하는 단계를 포함한다.
예 39: 예 36의 방법으로서, 상기 굴절성 금속간 화합물은 Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al, 또는 Co 중 하나 이상을 포함한다.
예 40: 예 36의 방법으로서, 상기 트랜지스터를 형성하는 단계는 상기 트랜지스터를 다이의 백엔드에 배치하는 단계를 포함하거나, 상기 트랜지스터를 형성하는 단계는 상기 트랜지스터를 다이의 프런트엔드에 배치하는 단계를 포함한다.
예 41: 예 36의 방법으로서, 상기 제1 또는 제2 도전성 산화물들은 Ir, Ru, Pd, Ps, 또는 Re 중 하나 이상의 산화물들을 포함한다.
예 42: 예 36의 방법으로서, 상기 제1 또는 제2 도전성 산화물은 In2O3, Fe2O3, Fe3O4; PtCoO3, PdCoO2, Al 도핑된 ZnO, 또는 Sn 도핑된 In2O3을 포함한다.
예 43: 예 36의 방법으로서, 상기 용량성 구조는 형상이 원통형이다.
예 44: 예 36의 방법으로서, 상기 육방정계 강유전체는 YMnO3 또는 LuFeO3 중 하나를 포함한다.
예 45: 예 36의 방법으로서, 육방정계 강유전체는 h-RMnO3 타입이고, R은 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프라세오디뮴(Pr), 프로메튬(Pm), 사마륨(Sm), 스칸듐(Sc), 테르븀(Tb), 툴륨(Tm), 이테르븀(Yb), 또는 이트륨(Y) 중 하나를 포함하는 희토류 원소이다.
예 46: 시스템으로서, 인공 지능 프로세서; 및 상기 AI 프로세서에 결합된 비-휘발성 메모리를 포함하고, 상기 비-휘발성 메모리는 비트-셀들을 포함하고, 상기 비트-셀 중 하나는: 소스, 드레인, 및 게이트를 갖는 트랜지스터; 상기 게이트에 결합된 워드-라인; 제1 방향으로 연장되는 비트-라인 - 상기 비트-라인은 상기 트랜지스터의 소스 또는 드레인 중 하나에 결합됨 -; 상기 제1 방향으로 연장되는 플레이트-라인; 및 상기 트랜지스터의 소스 또는 드레인 중 하나에 인접한 용량성 구조를 포함하고, 상기 용량성 구조는: 굴절성 금속간 화합물을 포함하는 제1 구조 - 상기 제1 구조는 상기 트랜지스터의 소스 또는 드레인에 인접함 -; 제1 도전성 산화물을 포함하는 제2 구조 - 상기 제2 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제2 섹션은 상기 제1 섹션에 평행하고, 상기 제3 섹션은 상기 제3 섹션이 상기 제1 방향으로 연장되도록 상기 제1 섹션 및 상기 제2 섹션에 인접하고, 상기 제1 섹션의 일부 및 상기 제2 섹션의 일부가 상기 제1 구조에 인접함 -; 육방정계 강유전체를 포함하는 제3 구조 - 상기 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제2 구조의 제1 섹션에 인접하고, 상기 제2 섹션은 상기 제2 구조의 제2 섹션에 인접하고, 상기 제3 섹션은 상기 제2 구조의 제3 섹션에 인접하고, 상기 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 상기 제2 방향을 따라 연장됨 -; 및 제2 도전성 산화물을 포함하는 제4 구조를 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접한다.
예 47: 예 45의 시스템으로서, 상기 육방정계 강유전체는 YMnO3 또는 LuFeO3 중 하나를 포함한다.
예 48: 예 45의 시스템으로서, 육방정계 강유전체는 h-RMnO3 타입이고, R은 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프라세오디뮴(Pr), 프로메튬(Pm), 사마륨(Sm), 스칸듐(Sc), 테르븀(Tb), 툴륨(Tm), 이테르븀(Yb), 또는 이트륨(Y) 중 하나를 포함하는 희토류 원소이다.
예 49: 장치로서, 소스, 드레인, 및 게이트를 갖는 트랜지스터; 상기 게이트에 결합된 워드-라인; 제1 방향으로 연장되는 비트-라인 - 상기 비트-라인은 상기 트랜지스터의 소스 또는 드레인 중 하나에 결합됨 -; 상기 제1 방향으로 연장되는 플레이트-라인; 및 상기 트랜지스터의 소스 또는 드레인 중 하나에 인접한 용량성 구조를 포함하고, 상기 용량성 구조는: 굴절성 금속간 화합물을 포함하는 제1 구조 - 상기 제1 구조는 상기 트랜지스터의 소스 또는 드레인에 인접함 -; 제1 도전성 산화물을 포함하는 제2 구조 - 상기 제2 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제2 섹션은 상기 제1 섹션에 평행하고, 상기 제3 섹션은 상기 제3 섹션이 상기 제1 방향으로 연장되도록 상기 제1 섹션 및 상기 제2 섹션에 인접하고, 상기 제1 섹션의 일부 및 상기 제2 섹션의 일부가 상기 제1 구조에 인접함 -; 부적절한 강유전체를 포함하는 제3 구조 - 상기 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제2 구조의 제1 섹션에 인접하고, 상기 제2 섹션은 상기 제2 구조의 제2 섹션에 인접하고, 상기 제3 섹션은 상기 제2 구조의 제3 섹션에 인접하고, 상기 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 상기 제2 방향을 따라 연장됨 -; 및 제2 도전성 산화물을 포함하는 제4 구조를 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접한다.
예 50: 예 49의 장치로서, 상기 용량성 구조는: 상기 제2 구조의 제1 섹션의 측면에 인접한 제5 구조; 및 상기 제2 구조의 제2 섹션의 측면에 인접한 제6 층을 포함하고, 상기 제6 및 상기 제7 구조들은 배리어 재료를 포함한다.
예 51: 예 50의 장치로서, 상기 배리어 재료는 Ti, Al, 또는 Mg의 산화물 중 하나 이상을 포함한다.
예 52: 예 50의 장치로서, 상기 트랜지스터는 평면 또는 비-평면 트랜지스터 중 하나이다.
예 53: 예 50의 장치로서, 상기 굴절성 금속간 화합물은 Ti, Al, Ta, W, 또는 Co 중 하나 이상을 포함한다.
예 54: 예 50의 장치로서, 상기 트랜지스터는 다이의 백엔드에 배치되거나, 상기 트랜지스터는 상기 다이의 프런트엔드에 배치된다.
예 55: 예 49의 장치로서, 상기 제1 또는 제2 도전성 산화물들은 Ir, Ru, Pd, Ps, 또는 Re 중 하나 이상의 산화물들을 포함한다.
예 56: 예 49의 장치로서, 상기 용량성 구조는 형상이 원통형이다.
예 57: 예 49의 장치로서, 부적절한 강유전체는 [PTO/STO]n 또는 [LAO/STO]n - 여기서 'n'은 1 내지 100임 - 중 하나를 포함한다.
예 58: 강유전 메모리를 형성하기 위한 방법으로서, 상기 방법은: 소스, 드레인, 및 게이트를 갖는 트랜지스터를 형성하는 단계; 상기 게이트에 결합된 워드-라인을 형성하는 단계; 제1 방향으로 연장되는 비트-라인을 형성하는 단계 - 상기 비트-라인은 상기 트랜지스터의 소스 또는 드레인 중 하나에 결합됨 -; 상기 제1 방향으로 연장되는 플레이트-라인을 형성하는 단계; 및 상기 트랜지스터의 소스 또는 드레인 중 하나에 인접한 용량성 구조를 형성하는 단계를 포함하고, 상기 용량성 구조는: 굴절성 금속간 화합물을 포함하는 제1 구조를 형성하는 단계 - 상기 제1 구조는 상기 트랜지스터의 소스 또는 드레인에 인접함 -; 제1 도전성 산화물을 포함하는 제2 구조를 형성하는 단계 - 상기 제2 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제2 섹션은 상기 제1 섹션에 평행하고, 상기 제3 섹션은 상기 제3 섹션이 상기 제1 방향으로 연장되도록 상기 제1 섹션 및 상기 제2 섹션에 인접하고, 상기 제1 섹션의 일부 및 상기 제2 섹션의 일부가 상기 제1 구조에 인접함 -; 부적절한 강유전체를 포함하는 제3 구조를 형성하는 단계 - 상기 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제2 구조의 제1 섹션에 인접하고, 상기 제2 섹션은 상기 제2 구조의 제2 섹션에 인접하고, 상기 제3 섹션은 상기 제2 구조의 제3 섹션에 인접하고, 상기 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 상기 제2 방향을 따라 연장됨 -; 및 제2 도전성 산화물을 포함하는 제4 구조를 형성하는 단계를 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접한다.
예 59: 예 48의 방법으로서, 상기 용량성 구조를 형성하는 단계는: 상기 제2 구조의 제1 섹션의 측면에 인접한 제5 구조; 및 상기 제2 구조의 제2 섹션의 측면에 인접한 제6 층을 포함하고, 상기 제6 및 상기 제7 구조들은 배리어 재료를 포함한다.
예 60: 예 59의 방법으로서, 상기 배리어 재료는 Ti, Al, 또는 Mg의 산화물 중 하나 이상을 포함한다.
예 61: 예 59의 방법으로서, 상기 트랜지스터를 형성하는 단계는 평면 또는 비-평면 트랜지스터 중 하나를 형성하는 단계를 포함한다.
예 62: 예 59의 방법으로서, 상기 굴절성 금속간 화합물은 Ti, Al, Ta, W, 또는 Co 중 하나 이상을 포함한다.
예 63: 예 59의 방법으로서, 상기 트랜지스터를 형성하는 단계는 상기 트랜지스터를 다이의 백엔드에 배치하는 단계를 포함하거나, 상기 트랜지스터를 형성하는 단계는 상기 트랜지스터를 다이의 프런트엔드에 배치하는 단계를 포함한다.
예 64: 예 59의 방법으로서, 상기 제1 또는 제2 도전성 산화물들은 Ir, Ru, Pd, Ps, 또는 Re 중 하나 이상의 산화물들을 포함한다.
예 65: 예 59의 방법으로서, 상기 용량성 구조는 형상이 원통형이다.
예 66: 예 59의 장치로서, 부적절한 강유전체는 [PTO/STO]n 또는 [LAO/STO]n - 여기서 'n'은 1 내지 100임 - 중 하나를 포함한다.
예 67: 시스템으로서, 인공 지능 프로세서; 및 상기 AI 프로세서에 결합된 비-휘발성 메모리를 포함하고, 상기 비-휘발성 메모리는 비트-셀들을 포함하고, 상기 비트-셀 중 하나는: 소스, 드레인, 및 게이트를 갖는 트랜지스터; 상기 게이트에 결합된 워드-라인; 제1 방향으로 연장되는 비트-라인 - 상기 비트-라인은 상기 트랜지스터의 소스 또는 드레인 중 하나에 결합됨 -; 상기 제1 방향으로 연장되는 플레이트-라인; 및 상기 트랜지스터의 소스 또는 드레인 중 하나에 인접한 용량성 구조를 포함하고, 상기 용량성 구조는: 굴절성 금속간 화합물을 포함하는 제1 구조 - 상기 제1 구조는 상기 트랜지스터의 소스 또는 드레인에 인접함 -; 제1 도전성 산화물을 포함하는 제2 구조 - 상기 제2 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제2 섹션은 상기 제1 섹션에 평행하고, 상기 제3 섹션은 상기 제3 섹션이 상기 제1 방향으로 연장되도록 상기 제1 섹션 및 상기 제2 섹션에 인접하고, 상기 제1 섹션의 일부 및 상기 제2 섹션의 일부가 상기 제1 구조에 인접함 -; 부적절한 강유전체를 포함하는 제3 구조 - 상기 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제2 구조의 제1 섹션에 인접하고, 상기 제2 섹션은 상기 제2 구조의 제2 섹션에 인접하고, 상기 제3 섹션은 상기 제2 구조의 제3 섹션에 인접하고, 상기 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 상기 제2 방향을 따라 연장됨 -; 및 제2 도전성 산화물을 포함하는 제4 구조를 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접한다.
예 68: 예 67의 시스템으로서, 부적절한 강유전체는 [PTO/STO]n 또는 [LAO/STO]n - 여기서 'n'은 1 내지 100임 - 중 하나를 포함한다.
예 69: 용량성 구조로서, 굴절성 금속간 화합물을 포함하는 제1 구조 - 상기 제1 구조는 상기 트랜지스터의 소스 또는 드레인에 인접함 -; 제1 도전성 산화물을 포함하는 제2 구조 - 상기 제2 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제2 섹션은 상기 제1 섹션에 평행하고, 상기 제3 섹션은 상기 제3 섹션이 상기 제1 방향으로 연장되도록 상기 제1 섹션 및 상기 제2 섹션에 인접하고, 상기 제1 섹션의 일부 및 상기 제2 섹션의 일부가 상기 제1 구조에 인접함 -; 및 강유전 재료를 포함하는 제3 구조를 포함하고, 상기 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제2 구조의 제1 섹션에 인접하고, 상기 제2 섹션은 상기 제2 구조의 제2 섹션에 인접하고, 상기 제3 섹션은 상기 제2 구조의 제3 섹션에 인접하고, 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 제2 방향을 따라 연장된다.
예 70: 예 69의 용량성 구조로서, 제2 도전성 산화물을 포함하는 제4 구조를 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접한다.
예 71: 예 69의 용량성 구조로서, 제4 구조를 포함하고, 상기 제4 구조는: 제1 재료 및 제2 재료의 층들의 스택 - 상기 제1 재료는 Cu, Co, Ru, Ta, 또는 W 중 하나를 포함하고, 상기 제2 재료는 Cu, Co, Ru, Ta, W, TaN, 또는 WN 중 하나를 포함함 -; 및 상기 스택의 3개의 섹션 주위의 층을 포함하고, 상기 층은 Ti 및 Al을 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있다.
예 72: 예 69의 용량성 구조로서, 상기 굴절성 구조는 제1 굴절성 구조이고, 상기 용량성 구조는 제2 굴절성 금속간 화합물을 포함하는 제5 구조를 포함하고, 상기 제5 구조는 상기 플레이트-라인에 인접하고 상기 제4 구조에 인접한다.
예 73: 예 69의 용량성 구조로서, 상기 제2 구조의 제1 섹션의 측면에 인접한 제6 구조; 및 상기 제2 구조의 제2 섹션의 측면에 인접한 제7 층을 포함하고, 상기 제6 및 상기 제7 구조들은 배리어 재료를 포함한다.
예 74: 예 73의 용량성 구조로서, 상기 강유전 재료는 페로브스카이트, 육방정계 강유전체, 또는 부적절한 강유전체 중 하나이다.
예 75: 예 74의 용량성 구조로서, 상기 강유전 재료는: 상기 페로브스카이트는 LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, 또는 LaNiO3 중 하나를 포함하고; 상기 육방정계 강유전체는 YMnO3 또는 LuFeO3 중 하나; 또는 h-RMnO3 타입의 육방정계 강유전체를 포함하고, 여기서 R은 희토류 원소 즉, 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프라세오디뮴(Pr), 프로메튬(Pm), 사마륨(Sm), 스칸듐(Sc), 테르븀(Tb), 툴륨(Tm), 이테르븀(Yb), 또는 이트륨(Y)이고; 또는 상기 부적절한 강유전체는 [PTO/STO]n 또는 [LAO/STO]n - 여기서 'n'은 1 내지 100임 - 중 하나를 포함하는 것 중 하나를 포함한다.
예 76: 예 74의 용량성 구조로서, 상기 배리어 재료는 Ti, Al, 또는 Mg의 산화물 중 하나 이상을 포함한다.
예 77: 예 74의 용량성 구조로서, 상기 제1 또는 제2 굴절성 재료들은 Ti, Al, Ta, W, 또는 Co 중 하나 이상을 포함한다.
예 78: 예 74의 용량성 구조로서, 상기 제1 및 제2 도전성 산화물들은 상기 강유전 재료가 페로브스카이트일 때 Ir, Ru, Pd, Ps, 또는 Re; 상기 강유전 재료가 육방정계 강유전체일 때 PtCo, PdCo, 델라포사이트 구조의 육방정계 금속; Fe, LiV; 또는 InTi 중 하나의 산화물들을 포함한다.
예 79: 예 74의 용량성 구조로서, 상기 강유전 재료를 통한 누설을 제어하기 위해 상기 강유전 재료는 Sc 또는 Mn으로 도핑된다.
예 80: 용량성 구조를 형성하기 위한 방법으로서, 상기 방법은: 굴절성 금속간 화합물을 포함하는 제1 구조를 형성하는 단계 - 상기 제1 구조는 상기 트랜지스터의 소스 또는 드레인에 인접함 -; 제1 도전성 산화물을 포함하는 제2 구조를 형성하는 단계 - 상기 제2 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제2 섹션은 상기 제1 섹션에 평행하고, 상기 제3 섹션은 상기 제3 섹션이 상기 제1 방향으로 연장되도록 상기 제1 섹션 및 상기 제2 섹션에 인접하고, 상기 제1 섹션의 일부 및 상기 제2 섹션의 일부가 상기 제1 구조에 인접함 -; 및 강유전 재료를 포함하는 제3 구조를 형성하는 단계를 포함하고, 상기 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제2 구조의 제1 섹션에 인접하고, 상기 제2 섹션은 상기 제2 구조의 제2 섹션에 인접하고, 상기 제3 섹션은 상기 제2 구조의 제3 섹션에 인접하고, 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 제2 방향을 따라 연장된다.
예 81: 예 80의 방법으로서, 제2 도전성 산화물을 포함하는 제4 구조를 형성하는 단계를 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접한다.
예 82: 예 81의 방법으로서, 제4 구조를 형성하는 단계를 포함하고 이 단계는: 제1 재료 및 제2 재료의 층들의 스택을 형성하는 단계 - 상기 제1 재료는 Cu, Co, Ru, Ta, 또는 W 중 하나를 포함하고, 상기 제2 재료는 Cu, Co, Ru, Ta, W, TaN, 또는 WN 중 하나를 포함함 -; 및 상기 스택의 3개의 섹션 주위의 층을 형성하는 단계를 포함하고, 상기 층은 Ti 및 Al을 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있다.
예 83: 예 81의 방법으로서, 상기 굴절성 구조는 제1 굴절성 구조이고, 상기 방법은 제2 굴절성 금속간 화합물을 포함하는 제5 구조를 형성하는 단계를 추가로 포함하고; 상기 제5 구조는 상기 플레이트-라인에 인접하고 상기 제4 구조에 인접한다.
예 84: 예 81의 방법으로서, 상기 제2 구조의 제1 섹션의 측면에 인접한 제6 구조를 형성하는 단계; 및 상기 제2 구조의 제2 섹션의 측면에 인접한 제7 층을 형성하는 단계를 포함하고, 상기 제6 및 상기 제7 구조들은 배리어 재료를 포함한다.
예 85: 예 84의 방법으로서, 상기 강유전 재료는 페로브스카이트, 육방정계 강유전체, 또는 부적절한 강유전체 중 하나이다.
예 86: 예 85의 방법으로서, 상기 강유전 재료는: 상기 페로브스카이트는 LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, 또는 LaNiO3 중 하나를 포함하고; 상기 육방정계 강유전체는 YMnO3 또는 LuFeO3 중 하나; h-RMnO3 타입의 육방정계 강유전체를 포함하고, 여기서 R은 희토류 원소 즉, 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프라세오디뮴(Pr), 프로메튬(Pm), 사마륨(Sm), 스칸듐(Sc), 테르븀(Tb), 툴륨(Tm), 이테르븀(Yb), 또는 이트륨(Y)이고; 또는 상기 부적절한 강유전체는 [PTO/STO]n 또는 [LAO/STO]n - 여기서 'n'은 1 내지 100임 - 중 하나를 포함하는 것 중 하나를 포함한다.
예 87: 예 86의 방법으로서, 상기 배리어 재료는 Ti, Al, 또는 Mg의 산화물 중 하나 이상을 포함한다.
예 88: 예 86의 방법으로서, 상기 제1 또는 제2 굴절성 재료들은 Ti, Al, Ta, W, 또는 Co 중 하나 이상을 포함한다.
예 89: 예 86의 방법으로서, 상기 제1 및 제2 도전성 산화물들은 상기 강유전 재료가 페로브스카이트일 때 Ir, Ru, Pd, Ps, 또는 Re; 상기 강유전 재료가 육방정계 강유전체일 때 PtCo, PdCo, 델라포사이트 구조의 육방정계 금속; Fe, LiV; 또는 InTi 중 하나의 산화물들을 포함한다.
예 90: 예 86의 방법으로서, 상기 강유전 재료를 통한 누설을 제어하기 위해 상기 강유전 재료는 Sc 또는 Mn으로 도핑된다.
예 91: 시스템으로서, 용량성 구조를 포함하는 메모리; 및 상기 메모리에 결합된 인공 지능(AI) 프로세서를 포함하고, 상기 용량성 구조는: 굴절성 금속간 화합물을 포함하는 제1 구조 - 상기 제1 구조는 상기 트랜지스터의 소스 또는 드레인에 인접함 -; 제1 도전성 산화물을 포함하는 제2 구조 - 상기 제2 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제2 섹션은 상기 제1 섹션에 평행하고, 상기 제3 섹션은 상기 제3 섹션이 상기 제1 방향으로 연장되도록 상기 제1 섹션 및 상기 제2 섹션에 인접하고, 상기 제1 섹션의 일부 및 상기 제2 섹션의 일부가 상기 제1 구조에 인접함 -; 강유전 재료를 포함하는 제3 구조 - 상기 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제2 구조의 제1 섹션에 인접하고, 상기 제2 섹션은 상기 제2 구조의 제2 섹션에 인접하고, 상기 제3 섹션은 상기 제2 구조의 제3 섹션에 인접하고, 상기 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 상기 제2 방향을 따라 연장됨 -; 및 제2 도전성 산화물을 포함하는 제4 구조를 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접한다.
예 92: 예 91의 시스템으로서, 상기 강유전 재료는 페로브스카이트, 육방정계 강유전체, 또는 부적절한 강유전체 중 하나이다.
예 93: 예 92의 시스템으로서, 상기 강유전 재료는: 상기 페로브스카이트는 LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, 또는 LaNiO3 중 하나를 포함하고; 상기 육방정계 강유전체는 YMnO3 또는 LuFeO3 중 하나; h-RMnO3 타입의 육방정계 강유전체를 포함하고, 여기서 R은 희토류 원소 즉, 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프라세오디뮴(Pr), 프로메튬(Pm), 사마륨(Sm), 스칸듐(Sc), 테르븀(Tb), 툴륨(Tm), 이테르븀(Yb), 또는 이트륨(Y)이고; 또는 상기 부적절한 강유전체는 [PTO/STO]n 또는 [LAO/STO]n - 여기서 'n'은 1 내지 100임 - 중 하나를 포함하는 것 중 하나를 포함한다.
독자가 기술적 개시내용의 본질 및 요지를 확인할 수 있게 할 요약서가 제공된다. 이 요약서는 청구항들의 범위 또는 의미를 제한하기 위해 사용되지 않을 것이라는 이해와 함께 제출된다. 다음의 청구항들은 이로써 상세한 설명에 통합되고, 각각의 청구항은 개별 실시예로서 그 자체로 독립한다.

Claims (30)

  1. 장치로서,
    소스, 드레인, 및 게이트를 갖는 트랜지스터;
    상기 게이트에 결합된 워드-라인;
    제1 방향으로 연장되는 비트-라인 - 상기 비트-라인은 상기 트랜지스터의 소스 또는 드레인 중 하나에 결합됨 -;
    상기 제1 방향으로 연장되는 플레이트-라인; 및
    상기 트랜지스터의 소스 또는 드레인 중 하나에, 그리고 상기 플레이트-라인에 인접한 용량성 구조를 포함하고, 상기 용량성 구조는:
    굴절성 금속간 화합물을 포함하는 제1 구조 - 상기 제1 구조는 상기 트랜지스터의 소스 또는 드레인에 인접함 -;
    제1 도전성 산화물을 포함하는 제2 구조 - 상기 제2 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제2 섹션은 상기 제1 섹션에 평행하고, 상기 제3 섹션은 상기 제3 섹션이 상기 제1 방향으로 연장되도록 상기 제1 섹션 및 상기 제2 섹션에 인접하고, 상기 제1 섹션의 일부 및 상기 제2 섹션의 일부가 상기 제1 구조에 인접함 -;
    페로브스카이트를 포함하는 제3 구조 - 상기 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제2 구조의 제1 섹션에 인접하고, 상기 제2 섹션은 상기 제2 구조의 제2 섹션에 인접하고, 상기 제3 섹션은 상기 제2 구조의 제3 섹션에 인접하고, 상기 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 상기 제2 방향을 따라 연장됨 -; 및
    제2 도전성 산화물을 포함하는 제4 구조를 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접하는, 장치.
  2. 제1항에 있어서,
    상기 용량성 구조는:
    상기 제2 구조의 제1 섹션의 측면에 인접한 제5 구조; 및
    상기 제2 구조의 제2 섹션의 측면에 인접한 제6 층을 포함하고, 상기 제6 및 상기 제7 구조들은 절연 재료를 포함하는, 장치.
  3. 제2항에 있어서,
    상기 절연 재료는 Ti, Al, 또는 Mg의 산화물 중 하나 이상을 포함하는, 장치.
  4. 제2항에 있어서,
    상기 트랜지스터는 평면 또는 비-평면 트랜지스터 중 하나인, 장치.
  5. 제2항에 있어서,
    상기 페로브스카이트는 La 또는 란탄 계열 원소들로 도핑되는, 장치.
  6. 제2항에 있어서,
    상기 굴절성 금속간 화합물은 Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al, 또는 Co 중 하나 이상을 포함하는 도전성 재료인, 장치.
  7. 제2항에 있어서,
    상기 트랜지스터는 다이의 백엔드에 배치되거나, 상기 트랜지스터는 상기 다이의 프런트엔드에 배치되는, 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 또는 제2 도전성 산화물들은 Ir, Ru, Pd, Ps, 또는 Re 중 하나 이상의 산화물들을 포함하는, 장치.
  9. 제1항에 있어서,
    상기 페로브스카이트는 LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, 또는 LaNiO3 중 하나를 포함하는, 장치.
  10. 제1항에 있어서,
    상기 페로브스카이트는 La, Sr, Co, Ru, Mn, Y, Na, Cu, 또는 Ni 중 하나를 포함하는, 장치.
  11. 제1항에 있어서,
    상기 용량성 구조는 형상이 원통형인, 장치.
  12. 제1항에 있어서,
    상기 제3 구조를 통한 누설을 제어하기 위해 상기 페로브스카이트는 Sc 또는 Mn으로 도핑되는, 장치.
  13. 메모리 비트-셀을 형성하기 위한 방법으로서,
    상기 방법은:
    소스, 드레인, 및 게이트를 갖는 트랜지스터를 형성하는 단계;
    상기 게이트에 결합된 워드-라인을 형성하는 단계;
    제1 방향으로 연장되는 비트-라인을 형성하는 단계 - 상기 비트-라인은 상기 트랜지스터의 소스 또는 드레인 중 하나에 결합됨 -;
    상기 제1 방향으로 연장되는 플레이트-라인을 형성하는 단계; 및
    상기 트랜지스터의 소스 또는 드레인 중 하나에 인접한 용량성 구조를 형성하는 단계를 포함하고, 상기 용량성 구조를 형성하는 단계는:
    굴절성 금속간 화합물을 포함하는 제1 구조를 형성하는 단계 - 상기 제1 구조는 상기 트랜지스터의 소스 또는 드레인에 인접함 -;
    제1 도전성 산화물을 포함하는 제2 구조를 형성하는 단계 - 상기 제2 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제2 섹션은 상기 제1 섹션에 평행하고, 상기 제3 섹션은 상기 제3 섹션이 상기 제1 방향으로 연장되도록 상기 제1 섹션 및 상기 제2 섹션에 인접하고, 상기 제1 섹션의 일부 및 상기 제2 섹션의 일부가 상기 제1 구조에 인접함 -;
    페로브스카이트를 포함하는 제3 구조를 형성하는 단계 - 상기 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제2 구조의 제1 섹션에 인접하고, 상기 제2 섹션은 상기 제2 구조의 제2 섹션에 인접하고, 상기 제3 섹션은 상기 제2 구조의 제3 섹션에 인접하고, 상기 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 상기 제2 방향을 따라 연장됨 -; 및
    제2 도전성 산화물을 포함하는 제4 구조를 형성하는 단계를 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접하는, 방법.
  14. 제13항에 있어서,
    상기 용량성 구조를 형성하는 단계는:
    상기 제2 구조의 제1 섹션의 측면에 인접한 제5 구조를 형성하는 단계; 및
    상기 제2 구조의 제2 섹션의 측면에 인접한 제6 층을 형성하는 단계를 포함하고, 상기 제6 및 상기 제7 구조들은 배리어 재료를 포함하는, 방법.
  15. 제14항에 있어서,
    상기 배리어 재료는 Ti, Al, 또는 Mg의 산화물 중 하나 이상을 포함하고;
    상기 트랜지스터는 평면 또는 비-평면 트랜지스터 중 하나이고;
    상기 페로브스카이트는 La 또는 란탄 계열 원소들로 도핑되고;
    상기 굴절성 금속간 화합물은 Ti, V, Cr, Mn, Zr, Nb, Mo, Tc, Ru, Rh, Hf, Ta, W, Re, Os, Ir, Al, 또는 Co 중 하나 이상을 포함하고;
    상기 트랜지스터는 다이의 백엔드에 배치되거나, 상기 트랜지스터는 상기 다이의 프런트엔드에 배치되는, 방법.
  16. 제13항에 있어서,
    상기 페로브스카이트는 LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, 또는 LaNiO3 중 하나를 포함하는, 방법.
  17. 제13항에 있어서,
    상기 페로브스카이트는 La, Sr, Co, Ru, Mn, Y, Na, Cu, 또는 Ni 중 하나를 포함하는, 방법.
  18. 제13항에 있어서,
    상기 용량성 구조는 형상이 원통형인, 방법.
  19. 제13항에 있어서,
    상기 제3 구조를 통한 누설을 제어하기 위해 상기 페로브스카이트는 Sc 또는 Mn으로 도핑되는, 방법.
  20. 제13항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1 또는 제2 도전성 산화물들은 Ir, Ru, Pd, Ps, 또는 Re 중 하나 이상의 산화물들을 포함하는, 방법.
  21. 시스템으로서,
    인공 지능 프로세서; 및
    상기 AI 프로세서에 결합된 비-휘발성 메모리를 포함하고, 상기 비-휘발성 메모리는 비트-셀들을 포함하고, 상기 비트-셀 중 하나는:
    소스, 드레인, 및 게이트를 갖는 트랜지스터;
    상기 게이트에 결합된 워드-라인;
    제1 방향으로 연장되는 비트-라인 - 상기 비트-라인은 상기 트랜지스터의 소스 또는 드레인 중 하나에 결합됨 -;
    상기 제1 방향으로 연장되는 플레이트-라인; 및
    상기 트랜지스터의 소스 또는 드레인 중 하나에 인접한 용량성 구조를 포함하고, 상기 용량성 구조는:
    굴절성 금속간 화합물을 포함하는 제1 구조 - 상기 제1 구조는 상기 트랜지스터의 소스 또는 드레인에 인접함 -;
    제1 도전성 산화물을 포함하는 제2 구조 - 상기 제2 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제2 섹션은 상기 제1 섹션에 평행하고, 상기 제3 섹션은 상기 제3 섹션이 상기 제1 방향으로 연장되도록 상기 제1 섹션 및 상기 제2 섹션에 인접하고, 상기 제1 섹션의 일부 및 상기 제2 섹션의 일부가 상기 제1 구조에 인접함 -;
    페로브스카이트를 포함하는 제3 구조 - 상기 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제2 구조의 제1 섹션에 인접하고, 상기 제2 섹션은 상기 제2 구조의 제2 섹션에 인접하고, 상기 제3 섹션은 상기 제2 구조의 제3 섹션에 인접하고, 상기 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 상기 제2 방향을 따라 연장됨 -; 및
    제2 도전성 산화물을 포함하는 제4 구조를 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접하는, 시스템.
  22. 제21항에 있어서,
    상기 용량성 구조는 제2항 내지 제12항 중 어느 한 항에 따르는, 시스템.
  23. 장치로서,
    소스, 드레인, 및 게이트를 갖는 트랜지스터;
    상기 게이트에 결합된 워드-라인;
    제1 방향으로 연장되는 비트-라인 - 상기 비트-라인은 상기 트랜지스터의 소스 또는 드레인 중 하나에 결합됨 -;
    상기 제1 방향으로 연장되는 플레이트-라인; 및
    상기 트랜지스터의 소스 또는 드레인 중 하나에 인접한 용량성 구조를 포함하고, 상기 용량성 구조는:
    굴절성 금속간 화합물을 포함하는 제1 구조 - 상기 제1 구조는 상기 트랜지스터의 소스 또는 드레인에 인접함 -;
    제1 도전성 산화물을 포함하는 제2 구조 - 상기 제2 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제2 섹션은 상기 제1 섹션에 평행하고, 상기 제3 섹션은 상기 제3 섹션이 상기 제1 방향으로 연장되도록 상기 제1 섹션 및 상기 제2 섹션에 인접하고, 상기 제1 섹션의 일부 및 상기 제2 섹션의 일부가 상기 제1 구조에 인접함 -;
    육방정계 강유전체를 포함하는 제3 구조 - 상기 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제2 구조의 제1 섹션에 인접하고, 상기 제2 섹션은 상기 제2 구조의 제2 섹션에 인접하고, 상기 제3 섹션은 상기 제2 구조의 제3 섹션에 인접하고, 상기 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 상기 제2 방향을 따라 연장됨 -; 및
    제2 도전성 산화물을 포함하는 제4 구조를 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접하는, 장치.
  24. 제23항에 있어서,
    상기 육방정계 강유전체는 YMnO3 또는 LuFeO3 중 하나를 포함하고; 또는
    육방정계 강유전체는 h-RMnO3 타입이고, R은 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프라세오디뮴(Pr), 프로메튬(Pm), 사마륨(Sm), 스칸듐(Sc), 테르븀(Tb), 툴륨(Tm), 이테르븀(Yb), 또는 이트륨(Y) 중 하나를 포함하는 희토류 원소인, 장치.
  25. 용량성 구조로서,
    굴절성 금속간 화합물을 포함하는 제1 구조 - 상기 제1 구조는 상기 트랜지스터의 소스 또는 드레인에 인접함 -;
    제1 도전성 산화물을 포함하는 제2 구조 - 상기 제2 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제2 섹션은 상기 제1 섹션에 평행하고, 상기 제3 섹션은 상기 제3 섹션이 상기 제1 방향으로 연장되도록 상기 제1 섹션 및 상기 제2 섹션에 인접하고, 상기 제1 섹션의 일부 및 상기 제2 섹션의 일부가 상기 제1 구조에 인접함 -; 및
    강유전 재료를 포함하는 제3 구조를 포함하고, 상기 제3 구조는 제1 섹션, 제2 섹션, 및 제3 섹션을 포함하고, 상기 제1 섹션은 상기 제2 구조의 제1 섹션에 인접하고, 상기 제2 섹션은 상기 제2 구조의 제2 섹션에 인접하고, 상기 제3 섹션은 상기 제2 구조의 제3 섹션에 인접하고, 제3 구조의 제1 섹션 및 제2 섹션은 서로 평행하고 제2 방향을 따라 연장되는, 용량성 구조.
  26. 제25항에 있어서,
    상기 강유전 재료는 페로브스카이트, 육방정계 강유전체, 또는 부적절한 강유전체 중 하나인, 용량성 구조.
  27. 제26항에 있어서,
    상기 페로브스카이트는 LaCoO3, SrCoO3, SrRuO3, LaMnO3, SrMnO3, YBa2Cu3O7, Bi2Sr2CaCu2O8, 또는 LaNiO3 중 하나를 포함하고;
    상기 육방정계 강유전체는 YMnO3 또는 LuFeO3 중 하나; 또는
    h-RMnO3 타입의 육방정계 강유전체를 포함하고, 여기서 R은 희토류 원소 즉, 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프라세오디뮴(Pr), 프로메튬(Pm), 사마륨(Sm), 스칸듐(Sc), 테르븀(Tb), 툴륨(Tm), 이테르븀(Yb), 또는 이트륨(Y)이고; 또는
    상기 부적절한 강유전체는 [PTO/STO]n 또는 [LAO/STO]n - 여기서 'n'은 1 내지 100임 - 중 하나를 포함하는, 용량성 구조.
  28. 제25항에 있어서,
    제2 도전성 산화물을 포함하는 제4 구조를 포함하고, 상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있고, 상기 제4 구조의 일부는 상기 제3 구조의 제3 섹션의 일부에 인접하는, 용량성 구조.
  29. 제25항에 있어서,
    제4 구조를 포함하고, 상기 제4 구조는:
    제1 재료 및 제2 재료의 층들의 스택 - 상기 제1 재료는 Cu, Co, Ru, Ta, 또는 W 중 하나를 포함하고, 상기 제2 재료는 Cu, Co, Ru, Ta, W, TaN, 또는 WN 중 하나를 포함함 -; 및
    상기 스택의 3개의 섹션 주위의 층을 포함하고, 상기 층은 Ti 및 Al을 포함하고,
    상기 제4 구조는 상기 제3 구조의 제1 섹션과 제2 섹션 사이에 있는, 용량성 구조.
  30. 제28항 또는 제29항에 있어서,
    상기 굴절성 구조는 제1 굴절성 구조이고, 상기 용량성 구조는 제2 굴절성 금속간 화합물을 포함하는 제5 구조를 포함하고, 상기 제5 구조는 상기 플레이트-라인에 인접하고 상기 제4 구조에 인접하는, 용량성 구조.
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