JPH0160951B2 - - Google Patents

Description

請求の範囲 １ 書き込みの際に導入データの関数として１方
の型のキヤリアを再分布させる為の制御信号に応
答する半導体スイツチのアレイによつて形成さ
れ、前記再分布されたキヤリアが読み出しの際に
反対の型のキヤリアのデータ導出電流を少なくと
も部分的に決定し、データの書き込み、貯蔵及び
データの読み出しが可能なRAMであつて、 １方の型を有する半導体基体手段、 前記基体手段上に拡延して半導体スイツチのア
レイを定義する複数個の反対の型を有する離隔さ
れたソース手段及び反対の型を有するドレン手
段、 読み出しの際に反対の型のキヤリアのデータ導
出電流を伝導する為に各半導体スイツチ内におい
て前記ソース手段及びドレン手段間に設けられた
読み出し通路手段、 読み出しの際に反対の型のキヤリアのデータ導
出電流を決定する為に書き込みの際にデータ導入
の関数として前記基体手段から１方の型のキヤリ
アの制御された量を受け取る各半導体スイツチ内
において前記読み出し通路手段の近傍に設けられ
た記憶貯蔵手段、 １方の型及び反対の型のキヤリアが前記記憶貯
蔵手段及び前記基体手段間を移動することを抑制
する為に両者間に設けられた隔離手段、 書き込みの際に再分布された一方の型のキヤリ
アを導通させるために、前記記憶貯蔵手段及び前
記基体手段間を連絡する各半導体スイツチ内に設
けられた書き込み通路手段、及び データ導入の関数として１方の型のキヤリアの
再分布を制御し、前記記憶貯蔵手段内に貯蔵され
た１方の型のキヤリアの関数として読み出しの際
に反対の型のキヤリアのデータ導出電流を促進す
る為の制御信号に応答する各半導体スイツチ内に
おいて前記通路手段の近傍に設けられた制御手段
を有するもの。 ２ 請求の範囲１のRAMにおいて、前記制御手
段が前記制御信号に応答して前記通路手段内に電
界を与える為に各半導体スイツチ内に複数個のゲ
ート手段を包含するもの。 ３ 請求の範囲２のRAMにおいて、前記複数個
のゲート手段が前記書き込み通路の導電性を制御
する電解を与える為に前記書き込み通路近傍に書
き込み通路ゲート手段を包含するもの。 ４ 請求の範囲３のRAMにおいて、前記複数個
のゲート手段が、前記書き込み通路が導電状態の
場合に前記記憶手段によつて受け取られる再分布
されたキヤリアの量を制御する電界を与える為
に、前記記憶手段の近傍に記憶ゲート手段を包含
するもの。 ５ 請求の範囲４のRAMにおいて、前記半導体
スイツチのアレイが行マトリツクスによつて一列
に配設されており、又各半導体スイツチ内の前記
制御手段が書き込み及び読み出しの為に各半導体
スイツチに個々にアクセスする為の横列アクセ
ス・ゲート手段及び縦列アクセス・ゲート手段を
包含するもの。 ６ 請求の範囲５のRAMにおいて、前記書き込
み通路ゲート手段及び前記アクセス・ゲート手段
の１つが、各スイツチ内において前記書き込み通
路手段の近傍で前記ソース手段及びドレン手段間
に位置された単一の第１電極構造によつて形成さ
れているもの。 ７ 請求の範囲６のRAMにおいて、前記記憶ゲ
ート手段及び前記アクセス・ゲート手段の他方
が、各スイツチ内において前記記憶手段の近傍で
前記ソース手段及びドレン手段間に前記第１電極
構造と直列の関係に位置された単一の第２電極構
造によつて形成されているもの。 ８ 請求の範囲７のRAMにおいて、前記半導体
スイツチを書き込み用にアクセスし、前記書き込
み通路手段を導電状態にする為に、書き込みの際
に書き込み制御信号が前記第１電極構造に付与さ
れるもの。 ９ 請求の範囲８のRAMにおいて、前記半導体
スイツチを書き込み用、及び前記書き込み制御信
号が前記第１電極構造に付与される場合に前記基
体手段から前記書き込み通路手段を通して前記記
憶手段によつて受け取られた再分布されたキヤリ
アの量の制御用にアクセスする為に、データ導入
制御信号が前記第２電極構造に付与されるもの。 １０ 請求の範囲９のRAMにおいて、前記書き
込み通路手段が１方の型の半導体材料で、又、前
記第１電極構造に付与される前記書き込み制御信
号は、前記第２電極構造に付与される前記データ
導入制御信号によつて決定される如く、前記第１
電極の近傍に１方の型のキヤリアを蓄積させて前
記記憶手段内に侵入させるもの。 １１ 請求の範囲１０のRAMにおいて、書き込
みの際に前記第１電極構造に付与される前記書き
込み信号は前記基体手段に関して同一の型のも
の。 １２ 請求の範囲１０のRAMにおいて、前記デ
ータ導入制御信号が２つの電圧レベルを有し、そ
の１方のレベルは書き込みの際に１方の型の再分
布されたキヤリアのより大きな電荷が前記記憶手
段内に侵入することを許容し、又、他方のレベル
は書き込みの際に１方の型の再分布されたキヤリ
アのより小さな電荷が前記記憶手段内に侵入する
ことを許容して、読み出しの際に前記読み出し通
路手段内に反対の型のキヤリアの２つのデータ導
出電流レベルを定義するもの。 １３ 請求の範囲１０のRAMにおいて、前記記
憶手段内の再分布された電荷強度の対応する範囲
がデータ導出電流レベルの範囲を決定することを
許容する為に前記データ導入制御信号がある範囲
の電圧レベルに渡つて変化するもの。 １４ 請求の範囲１０のRAMにおいて、少なく
とも前記第１電極構造近傍の前記書き込み通路手
段の部分を１方の型のキヤリアに対し非導通状態
とする為に、前記第１電極構造が書き込み又は読
み出し用にアクセスされていない場合に前記基体
手段に関し同一の型の第１貯蔵制御信号が前記第
１電極構造に付与されるもの。 １５ 請求の範囲１４のRAMにおいて、前記第
１電極構造に付与される前記第１貯蔵制御信号は
１方の型の枯渇領域を前記書き込み通路を横切つ
て確立することにより前記書き込み通路を非導通
状態にするもの。 １６ 請求の範囲１５のRAMにおいて、前記書
き込み制御信号はある電圧レベルであり、又、前
記第１貯蔵制御信号は前記書き込み制御電圧より
もより大きな電圧レベルであるもの。 １７ 請求の範囲１４のRAMにおいて、１方の
型のキヤリアが前記記憶手段に更に移動すること
を阻止する為に、前記第２電極構造が書き込み用
又は読み出し用にアクセスされていない場合に前
記基体手段に関し同一の１方の型の第２貯蔵制御
信号が前記第２電極構造に付与されるもの。 １８ 請求の範囲１４のRAMにおいて、前記記
憶手段内に含まれる前記再分布した電荷の強度に
応じて前記ソース手段と前記ドレン手段間に前記
読み出し通路手段に沿つて反対の型のキヤリアの
流動を許容する為に読み出し制御信号が少なくと
も前記電極構造の１つの付与されるもの。 １９ 請求の範囲９のRAMにおいて、両方の電
極構造が読み出し用にアクセスされている場合に
前記記憶貯蔵手段内の再分布された電荷に応答し
て反対の型のキヤリアのデータ導出電流を導通す
る為に、前記読み出し通路手段は前記ソース手段
と前記第１電極構造及び前記第２電極構造及び前
記記憶貯蔵手段近傍の前記ドレン手段間に延長す
るもの。 ２０ 請求の範囲１９のRAMにおいて、前記第
２電極構造近傍の前記読み出し通路手段の部分は
反対の型であるもの。 ２１ 請求の範囲２０のRAMにおいて、前記記
憶貯蔵手段は前記第２電極構造及び前記読み出し
通路の前記反対の型の部分の間にあり、前記第２
電極に付与される第２読み出し制御信号と協働し
て前記読み出し通路の前記隣接する反対の型の部
分内のデータ導出電流の流れを制御するもの。 ２２ 請求の範囲２１のRAMにおいて、前記記
憶貯蔵手段は１方の型の半導体領域であるもの。 ２３ 請求の範囲２１のRAMにおいて、前記記
憶貯蔵手段は前記第２電極構造及び前記読み出し
通路の前記反対の型の部分間の境界面に沿つた１
方の型の表面層であるもの。 ２４ 請求の範囲２０のRAMにおいて、前記第
１電極近傍の前記読み出し通路の前記部分は１方
の型で、前記第１電極に付与される第１読み出し
制御信号に応答して反対の型のキヤリアに対し導
電状態となり、前記読み出し通路の前記１方の型
の部分に沿つて反転領域を生ぜしめるもの。 ２５ 請求の範囲２１のRAMにおいて、前記ソ
ース手段及び前記ドレン手段は前記基体手段中に
拡散され、隣接の半導体スイツチ間に延長する反
対の型のバスであるもの。 ２６ 請求の範囲２５のRAMにおいて、前記読
み出し通路の前記反対の型の部分は前記ドレン手
段と電気的接続状態にあり、又前記ドレン電圧に
よつて反対の型のキヤリアが枯渇されているも
の。 ２７ 請求の範囲２６のRAMにおいて、前記第
１電極構造が前記ソース手段及び前記横列アクセ
ス・ゲート近傍で、又前記第２電極は前記ドレン
手段及び前記縦列アクセス・ゲート近傍であるも
の。 ２８ 請求の範囲２７のRAMにおいて、前記第
２電極構造に付与される前記データ導入制御信号
と共に前記第１電極構造に付与される前記書き込
み制御信号によつて各半導体スイツチは書き込み
用にアクセスされるもの。 ２９ 請求の範囲２８のRAMにおいて、前記第
２電極構造に付与される第２読み出し制御信号と
共に前記第１電極構造に付与される第１読み出し
制御信号によつて各半導体スイツチは読み出し用
にアクセスされるもの。 ３０ 請求の範囲２９のRAMにおいて、１方の
型はＰ型であり反対の型はＮ型であるもの。 ３１ 請求の範囲２０のRAMにおいて、両方の
型のキヤリアの導通を阻止する為に前記隔離手段
は貯蔵及び書き込みの際に前記記憶貯蔵手段を包
囲するもの。 ３２ 請求の範囲３１のRAMにおいて、前記ソ
ース手段に対向する前記記憶貯蔵手段の側面に沿
つた前記隔離手段の部分は前記第１電極構造に付
与される前記制御信号によつて前記隣接書き込み
通路内に形成された枯渇領域であるもの。 ３３ 請求の範囲３２のRAMにおいて、前記記
憶貯蔵手段の前記ドレン側の前記隔離手段の部分
は前記反対の型のドレン手段によつて形成され、
又前記記憶貯蔵手段の前記基体側の前記隔離手段
の部分は前記読み出し通路の前記反対の型の部分
によつて形成されているもの。 ３４ 請求の範囲３３のRAMにおいて、前記記
憶貯蔵手段の前記第２電極側の前記隔離手段の部
分は前記第２電極構造を前記記憶貯蔵手段から分
離する絶縁材料によつて形成されているもの。 ３５ 請求の範囲３４のRAMにおいて、前記記
憶貯蔵手段の残りの２つの対向側面上の前記隔離
手段の部分は前記残りの２つの側面の各々に隣接
して形成された絶縁材料により形成されているも
の。 ３６ 請求の範囲３４のRAMにおいて、前記記
憶貯蔵手段の残りの２つの対向側面上の前記隔離
手段の部分は前記残りの２つの側面の各々に沿つ
た１方の型の枯渇した半導体領域により形成され
ているもの。 ３７ 請求の範囲３のRAMにおいて、各半導体
スイツチは複数個の記憶領域を有するもの。 ３８ 請求の範囲３７のRAMにおいて、前記複
数個のゲート手段は各記憶領域近傍に記憶ゲート
を包含するもの。 ３９ 請求の範囲３８のRAMにおいて、各半導
体スイツチは、その半導体スイツチに対して前記
ソース手段近傍の第１記憶領域とその半導体スイ
ツチに対して前記ドレン手段近傍の第２記憶領域
との２つの記憶領域を有するもの。 ４０ 請求の範囲３９のRAMにおいて、各半導
体スイツチは前記２つの記憶ゲート間に書き込み
ゲートを有するもの。 ４１ 請求の範囲４０のRAMにおいて、前記２
つの記憶領域は１方の型の半導体領域であるも
の。 ４２ 請求の範囲４１のRAMにおいて、反対の
型の第１領域が前記第１記憶領域の下で前記ソー
ス手段から前記書き込みゲートに延長しており、
又反対の型の第２領域が前記第２記憶領域の下で
前記ドレン手段から前記書き込みゲートに延長し
ているもの。 ４３ １方の型のキヤリアによつて形成される複
数個の貯蔵された電荷レベル及び反対の型のキヤ
リアによつて形成される対応した複数個の電流レ
ベルを有し、付与される制御信号に応答する半導
体スイツチであつて、 前記半導体スイツチを支持するベース手段、 前記ベース手段によつて担持される第１端子手
段、 前記第１端子手段と離隔して前記ベース手段に
よつて担持される第２端子手段、 前記電荷及び電流レベルを制御する為に前記制
御信号に応答し前記ベース手段によつて担持され
る制御手段、 前記制御手段に応答して反対の型のキヤリアに
対して導電状態となる前記第１端子手段及び前記
第２端子手段間の電流通路、 前記電流通路内に電流が流れる場合に前記電流
通路内の反対の型のキヤリアの複数個の電流レベ
ルの１つを維持する為に１方の型の複数個の貯蔵
された電荷レベルの１つを受け取る為に前記制御
手段に応答し、前記電流通路の近傍の記憶手段、 前記ベース手段によつて担持されている１方の
型のキヤリアの蓄積手段、及び 前記制御手段に応答して前記記憶手段と前記キ
ヤリアの蓄積手段間を１方の型のキヤリアで導電
状態にする為に両者間の電荷通路、を有するも
の。 ４４ 請求の範囲４３の半導体スイツチにおい
て、前記制御手段が前記電荷通路の連続性を確立
又は破壊することにより前記電荷通路に沿つた１
方の型のキヤリアの導通を制御する電荷通路制御
手段を包含するもの。 ４５ 請求の範囲４４の半導体スイツチにおい
て、前記電荷通路制御手段は記憶手段が複数個の
貯蔵電荷レベルの１つを受け取る為に前記電荷通
路の連続性を確立し、又その後に前記電荷通路の
連続性を破壊する為に電荷通路制御信号に応答す
るもの。 ４６ 請求の範囲４５の半導体スイツチにおい
て、前記電荷通路制御信号は前記電荷通路の連続
性を制御する為に連続用信号及び断続用信号を包
含するもの。 ４７ 請求の範囲４７の半導体スイツチにおい
て、前記電荷通路制御信号は直流電圧であるも
の。 ４８ 請求の範囲４６の半導体スイツチにおい
て、前記電荷通路制御信号は１方の型の直流電圧
で、断続電圧は連続電圧より大なるもの。 ４９ 請求の範囲４５の半導体スイツチにおい
て、前記制御手段は前記電荷通路から前記記憶手
段内へ１方の型のキヤリアの流れを制御する為の
記憶電荷制御手段を包含するもの。 ５０ 請求の範囲４９の半導体スイツチにおい
て、前記記憶電荷制御手段は前記記憶手段内に貯
蔵された電荷のレベルを確立する為に記憶電荷制
御信号に応答するもの。 ５１ 請求の範囲５０の半導体スイツチにおい
て、前記記憶電荷制御信号は前記複数個の貯蔵さ
れた電荷レベルを定義付ける為に複数個のバイア
ス・レベルを包含するもの。 ５２ 請求の範囲５０の半導体スイツチにおい
て、前記電荷通路制御手段は前記電荷通路の連続
性を制御する為に前記電荷制御信号に応答して電
荷通路電界を与える前記電荷通路近傍のゲート手
段であるもの。 ５３ 請求の範囲５２の半導体スイツチにおい
て、前記電荷通路制御ゲート手段は前記電荷通路
内に不連続的な電荷通路電界強度を与える為に前
記電荷通路制御信号の不連続的な電圧レベルに応
答する電極部材を有するもの。 ５４ 請求の範囲５３の半導体スイツチにおい
て、前記電荷制御信号が、１方の型のキヤリアの
導通を支持する連続用電圧レベルと、前記電荷通
路の少なくとも１部に１方の型の枯渇状態を作り
出し、従つて、前記記憶手段と前記蓄積手段間の
キヤリアの導通を阻止するに十分な電荷通路電界
を与える断続用電圧レベルとの２つの不連続な電
圧レベルを有するもの。 ５５ 請求の範囲５４の半導体スイツチにおい
て、前記記憶電荷制御手段は電荷レベルを決定す
る為に前記記憶手段内において記憶電荷電界を与
える前記記憶手段近傍のゲート手段であるもの。 ５６ 請求の範囲５５の半導体スイツチにおい
て、前記記憶電荷ゲート手段は前記複数個の貯蔵
された電荷レベルを定義付ける複数個の記憶電荷
電界強度を与える複数個の記憶電荷制御信号に応
答する電極を包含するもの。 ５７ 請求の範囲５６の半導体スイツチにおい
て、前記複数個の記憶電荷制御信号は前記記憶手
段内において不連続な貯蔵電荷レベルを定義付け
る不連続な記憶電荷電界強度を支持する不連続な
電圧レベルを有するもの。 ５８ 請求の範囲５７の半導体スイツチにおい
て、前記記憶電荷制御信号は２つの不連続な貯蔵
電荷レベルを定義付ける２つの不連続な記憶電荷
電界を支持する２つの不連続なレベルを有するも
の。 ５９ 請求の範囲５８の半導体スイツチにおい
て、前記不連続な貯蔵電荷レベルの１つは１方の
型のキヤリアの高電荷であつてそれに対応して反
対の型のキヤリアの高電流の流れが生じ、又前記
不連続な貯蔵電荷レベルの他方は１方の型のキヤ
リアの低電荷であつてそれに対応して反対の型の
キヤリアの低電流の流れが生じるもの。 ６０ 請求の範囲４４の半導体スイツチにおい
て、前記複数個の記憶電荷制御信号は貯蔵電荷レ
ベルの連続した範囲及び電流レベルの連続した範
囲を定義付ける記憶電荷電界強度の連続した範囲
を支持する電圧レベルの連続した範囲を形成する
もの。 ６１ 複数個の半導体スイツチによつて構成され
る層状電荷RAMの製造方法であつて、１方の型
のドープ剤を有する適当な基体を用意し、隔離用
酸化物のストリツプを形成してその間に一連の半
導体スイツチ用の場所を定義付け、 前記一連の場所に他方の型のドープ剤の埋設層
を形成し、 前記一連の場所において前記１方のドープ剤の
上部層を形成し、 前記一連の場所において縦列ゲート酸化物を形
成し、 前記隔離用酸化物のストリツプと一連の場所間
に渡つて適当な導電性の縦列導線を形成し、 エツチングにより前記隔離ストリツプを横断し
てソース・バス及びドレン・バス用の場所を形成
し、 前記一連の場所内に半導体スイツチのアレイを
形成する為に前記バス用の場所に沿つて前記他方
のドープ剤のソース・バス及びドレン・バスを形
成し、 前記隔離ストリツプの方向において前記半導体
アレイの上に適当な導電性の横列導線を形成する
ステツプを有するもの。 技術分野 本発明は電荷制御型記憶アレイ（array）に関
するもので、更に詳細には書き込みの際中に一方
の型のキヤリアを貯蔵して、読み出しの際に他方
の型のキヤリアの流れを制御するというアレイに
関するものである。 背景技術 従来、内部ゲインを有するダイナミツクRAM
（ランダム・アクセス・メモリー）セルは少なく
とも３個のトランジスタの合成したゲインを必要
とした。セルからの読み出しの際にはこのトラン
ジスタは出力信号線の電流を制御していた。より
大容量の記憶に対しては、複数個のトランジス
タ・セルは内部貯蔵用コンデンサ上に入力信号電
荷を貯蔵する一個の高密度トランジスタ・セルに
取つて代わつた。この様なセルからの読み出しの
際には信号電荷は比較的長い信号線に供給されて
小さな電圧変化を生じ、この電圧変化は高感度の
センス増幅器（sense amplifier）により検知さ
れる。 発明の開示 従つて、本発明の目的とするところは、一方の
型（極）の電荷を貯蔵してそこを通過する他方の
型（極）の電流の流れを制御する半導体スイツチ
を提供することにある。 本発明の別の目的とするところは、非破壊的読
み出しと高速のアクセス時間を有する電流型
RAMを提供することにある。 本発明の更に別の目的とするところは、従来の
ものよりもより高度のセル密度及びウエフアー産
出高を有するRAMを提供することにある。 本発明の更に他の目的とするところは、高ゲイ
ン、高密度セルを有するRAMを提供することに
ある。 本発明の更に他の目的とするところは、読み込
みの際にホール電荷を再分布させ、貯蔵の際にホ
ール電荷を維持し、読み出しの際に電子流路を確
立する如く作用するセルのアクセス構造を有する
RAMを提供することにある。 本発明の更に他の目的とするところは、読み込
みの際に一方の型のキヤリア用の導通路を使用
し、又読み出しの際に他方の型のキヤリア用の導
通路を使用するセルを有するRAMを提供するこ
とにある。 本発明の別の目的とするところは、理論的限界
に近づいた密度を有するRAMを提供することに
ある。 本発明の他の目的とするところは、各出力セン
ス増幅器が隣接するセル縦列の対によつて共有さ
れているRAMを提供することにある。 本発明の別の目的とするところは、セル縦列の
両側に共通のドレン・バスを有し、又セル縦列の
両側に共通のソース・バスを有するRAMを提供
することにある。

【図面の簡単な説明】

本発明の他の目的及び優益性、及び反対極性の
キヤリアを使用する書き込み導通路及び読み出し
導通路の作動は図面を参考に次の詳細な説明から
当業者等に明瞭に理解されるものである。 第１図は、単独の記憶セルの内部構造を示した
RAMの一部を分解した等角図で、 第２Ａ図乃至第２Ｆ図は、書き込みの際のホー
ル電荷の再分布の制御及び読み出しの際の出力電
子電流路の確立状態を示す単独のセルの（透視図
上にエネルギダイヤグラムを有する）一連の側面
断面図で、 第３Ａ図及び第３Ｂ図は、記憶Ｐ型領域内に記
憶ホールを維持する為の隔離方法を示した側面及
び正面断面図で、 第４図はＰ型記憶反転層実施例の側面断面図
で、 第５Ａ図乃至第５Ｆ図は、低密度の横5F縦2F
の大きさの実施例を示し、 第６図は１サイクル読み出しの横4F縦2Fの大
きさの実施例の断面側面図で、 第７図は２サイクル読み出しの横3F縦2Fの大
きさの実施例の断面側面図で、又 第８Ａ図及び第８Ｂ図は電荷電位図を有する４
サイクル読み出しの横2F縦2Fの大きさの実施例
の断面側面図である。 発明を実施するための最良の形態 第節 Ｐ型記憶領域の実施例 Ａ セル構造 第１図に示す如く、RAM１００はＮ＋ソー
ス・バス１１４、Ｎ＋ドレン・バス１１６、及
びこれら両者間のアクテイブ・チヤンネル１１
８より形成される記憶セル１１０のアレイ（配
列）を有するＰ型基体１０４を包含する。各セ
ル１１０は横列ゲート電極１２２Ｒを介して横
列導線１２０Ｒにより、又縦列ゲート電極１２
２Ｃを介して縦列導線１２０Ｃによりアクセス
（access）される。縦列及び横列デコーダ１３
０Ｃ及び１３０Ｒは系統的に高電圧（V_hi−Ｒ
及びV_hi−Ｃ）、又は低電圧（V_lp−Ｒ及びV_lp−
Ｃ）、又は中間貯蔵電圧（V_st）を適切な横列及
び縦列導線に供給して、RAM１００の書き込
み、読み出し、及びリフレツシユのサイクルを
決定する。横列ゲート領域１３４Ｒは、アクテ
イブ・チヤンネル１１８内において横列ゲート
電極１２２Ｒ直下に形成される。PN縦列ゲー
ト領域１３４Ｃは、アクテイブ・チヤンネル１
１８内において縦列ゲート電極１２２Ｃの直下
で上部Ｐ型領域１３６及び下部Ｎ型領域１３８
により形成される。上部Ｐ型領域１３６は記憶
貯蔵区域で縦列導線１２０Ｃ上へのDATA IN
（データ導入）の機能とし、書き込みサイクル
の際にＰ型基体１０４からホール電荷を取得す
る。読み出しの際には、Ｐ型領域１３６内の記
憶ホール電荷は隣接した下部Ｎ型領域１３８を
通過するソースからドレンへの電子電流を変化
せしめてセンス増幅器（sense amplifier）１
４４からのDATA OUT（データ導出）を構成
する。 Ｂ 書き込み 書き込みサイクルにおいて、選択された縦列
ゲート導線１２０ＣはＰ型記憶領域１３６内に
“１”を書き込む為のV_lp−Ｃ制御電圧（第２
Ａ図参照）及び“０”を書き込む為のV_hi−Ｃ
制御電圧（第２Ｂ図参照）の形でDATA INの
信号を受け取る。選択された横列導線１２０Ｒ
は書き込みの際にV_lp−Ｒを受け取り、通常基
体１０４の全体に渡つて分布しているホールの
一部を一時的に横列ゲート領域１３４Ｒの表面
領域２１０に沿つて蓄積させる。V_lp−Ｃが縦
列ゲート電極１２２Ｃ上に存在すると、第２Ａ
図に示す如く、前記蓄積したホールの一部が上
部Ｐ型領域１３６に流入して高濃度の記憶ホー
ルを形成し“１”を記録する。付随のエネル
ギ・ダイアグラム（第２図に透視図で示してあ
る）は記憶セル１００の縦列部分を通して垂直
方向に初期エネルギ分布２１６（点線）を示し
ている。エネルギ分布２１６はＰ型領域１３６
及びＮ型領域１３８内におけるドープ剤濃度及
び縦列ゲート電極１２２Ｃ上のV_lp−Ｃ制御電
圧によつて確立される。ここにおいて、“０”
（ホール貯蔵無し）状態が、いくらかのホール
貯蔵を必要とする“１”状態に対向してＰ型領
域１３６内に前以つて記録されていたものと仮
定する。初期分布２１６は上部Ｐ型領域１３６
内にホール維持ポケツト２１８を有し、ホール
に対し周辺の基体１０４よりもより低エネルギ
状態を（より小さな正電位）を提供する。V_lp
−Ｒが横列ゲート電極１２２Ｒに与えられる
と、基体内のホールは横列表面領域２１０に引
き寄せられ上部Ｐ領域１３６内の低エネルギ・
ポケツト２１８内に流入する。ポケツト２１８
が更にホールを捕獲するに従い、その中で増加
するホール電荷は初期エネルギ分布２１６を書
き込み“１”分布２２０に変化させ、ポケツト
２１８を中和して電圧V_subにおいて平坦部分２
２２を形成する。隣接の電子ポケツト２２６は
ドレン電圧V_dによつて確立された電場勾配に
よつて電子は枯渇（depletion）状態に維持さ
れる。Ｎ型ドレン１１６のＮ型ドープ剤濃度は
下部Ｎ型領域１３８のＮ型ドープ剤濃度よりも
高いことが望ましく、従つて、枯渇されること
が無い。 V_hi−Ｃが縦列ゲート電極１２２Ｃに存在す
ると、第２Ｂ図に示す如く、横列ゲート区域１
３４内に集中されているホールは上部Ｐ型領域
１３６内に流入することを妨げられる。第２図
のエネルギ・ダイアグラムはポケツト２１８が
ホールに対し基体１０４よりもより高いエネル
ギ・レベル（より正）にあることを示してい
る。V_hi−Ｃがゲート１２２Ｃに付与されてい
る間はポケツト２１８は基体からホールを受け
取ることは無く、前に記録された“１”状態か
らのポケツト２１８内のどのホールも基体１０
４に戻される。上部Ｐ型領域１３６内に記録ホ
ールが存在しない（又は低濃度）状態は“０”
の記録されている状態である。Ｐ型領域１３６
内のドーピング・レベルを増加すると、“０”
状態を記録する場合にＰ型領域１３６内に更に
多くのホールが存在することとなり、その結
果、エネルギ分布２１６に多少の平坦部を構成
することとなる。しかして、“１”状態の書き
込みは更にもつと多くのホールの存在を必要と
し、エネルギ分布２２２に更に広範囲の平坦部
を構成する。 要するに、アクテイブ・チヤンネル１１８を
横切つて適切なる制御電圧（V_lp−Ｒ、V_lp−
Ｃ）により確立されるホール導通路を介して上
部Ｐ型領域１３６内にホール電荷の形で“１”
状態が記録される。一方、ホール電荷の上部Ｐ
型領域１３６への侵入を妨げることによつて上
部Ｐ型領域１３６内に“０”状態を記録する。
ホールは制御電圧V_hi−Ｃを付与することによ
り引き止められる。 Ｃ 貯 蔵 書き込み動作の終り近くにおいて、中間貯蔵
電圧V_st−Ｒ、（V_lp＜V_st−Ｒ＜V_hi−Ｒ）が横列
ゲート１２２Ｒ上のV_lp−Ｒに取つて代わる。
表面領域２１０に集中されていたホールは、第
２Ｃ図及び第２Ｄ図に示す如く、基体１０４全
体に再分布され、横列ゲート区域１３４Ｒをホ
ール枯渇状態とする。この際、ポケツト２１８
内のホール電荷はV_st−Ｃによつて縦列ゲート
１３４Ｃ上に維持される。後に、書き込み動作
の終りにおいて、V_st−Ｃを縦列ゲート１３４
Ｃに付与しても良い。しかしながら、枯渇領域
１３４Ｒ内の正電位の為に、ホール電荷は基体
１０４に戻ることは無い。これらの記憶ホール
は基体１０４から全ての面において隔離されて
おり（以下の隔離に関する第節参照）、次の
書き込み動作迄上部Ｐ型領域１３６内に捕獲さ
れている。 Ｄ 読み出し 読み出し動作の際に、（第２Ｅ図及び第２Ｆ
図参照）V_hi−Ｒが選択された横列導線１２０
Ｒに、又V_hi−Ｃが選択された縦列導線１２０
Ｃに付与される。横列ゲート電極１２２Ｒ上に
V_hi−Ｒが付与されると、表面領域２１０内に
Ｎ型反転層（inversion layer）を形成し、電
子伝導を確立する。縦列ゲート電極１２２Ｃ上
へのV_hi−Ｃの付与は下部Ｎ型領域１３８を横
切つての電子伝導に貢献するが、V_hi−Ｃのみ
では電子流を構成するのに不十分である。上部
Ｐ型領域１３６内に記録されている“１”状態
のホール電荷がV_hi−Ｃ縦列電圧を補充する。
貯蔵されている正電荷と正のV_hi−Ｃ電圧とが
合成されて、第２Ｅ図に示す如く下部Ｎ型領域
を電子伝導状態とするに十分な効果が現われ
る。横列ゲート電極１２２Ｒの下のＮ型反転領
域２１０と縦列ゲート電極１２２Ｃの下の下部
Ｎ型領域によつて形成される電子導通路に沿つ
て、ソース１１４からドレン１１６へ、アクテ
イブ・チヤンネル１１８を横切つて電子出力電
流が流れる。ソース１１４からドレン１１８へ
のV_sdによりアクテイブ・チヤンネル１１８を
横切つて電界が構成され、上部Ｐ型領域１３６
内に“１”状態が記録されている場合には読み
出しの際に電子流が構成される。一方、“０”
状態が記録されている場合にはＮ型領域１３８
を非導通状態とし、ソースからドレンへの電流
は流れない。センス増幅器１４４は読み出し電
流を検出可能である。読み出しの為の必要条件
は、横列がV_hi−Ｒで縦列がV_hi−Ｃの場合にの
みセルが電流を流すということである。 第節 隔 離 Ａ 電界遮断方法 隔離は書き込みサイクル以外において常に上
部Ｐ型領域１３６と基体１０４との間のホール
伝導を禁止する為に必要な事項である。数種の
隔離方法によつて、基体１０４からの残留ホー
ルは低エネルギ記録“０”状態のポケツト２１
８に侵入することが妨げられる。第３Ａ図及び
第３Ｂ図に示す如く本実施例における上部Ｐ型
領域１３６は６面体である。各面におけるホー
ルの隔離は以下の如く実施される。 背 面：“１”状態書き込みの際に、基体ホー
ルはホール・ポート及び背面３１０（第３Ａ
図参照）を通つて上部Ｐ型領域１３６に入
り、記憶ホールとなる。前記記憶ホールは該
領域から逃げることができず、又追加の基体
ホールはホール・ポート３１０を通つて該領
域に入ることができない、何如ならば横列ゲ
ート電極１２２Ｒ上のV_stによつて横列ゲー
ト区域１３４Ｒ内にホール枯渇領域が確立さ
れている為である。 正 面：ドレン１１６に付与される正電圧V_d
によつて確立された高電位の為に基体ホール
は上部Ｐ型領域１３６（第３Ａ図参照）の正
面３２０を通つてドレン１１６に入ることは
出来ない。 底 面：下部Ｎ型領域１３８を横切つて電圧バ
リアがある為に基体ホールは上部Ｐ型領域１
３６（第３Ａ図参照）の下面３３０を通つて
侵入することは出来ない。 上 面：ゲート絶縁３４４の為に、記憶ホール
は上部Ｐ型領域１３６（第３Ａ図参照）の上
面３４０を通つて逃避不可能である。 側 面：セル１１０の両側面は２つの隔離条件
を必要とする。 (1) ポケツト２１８内への記憶ホールの封じ
込め、及び (2) 読み出しの際中における隣接するＮ型チ
ヤンネル１１４と１１６の隔離。 側壁隔離は、隣接した横列電極１２２間の
領域においてＰ型基体に沿つて枯渇した
MOS表面を創成することにより達成される。
領域３７０の表面電位はソース電位V_sと記
憶ホールポケツト１３６の最も正の電位との
中間である。基体ホールは、正にバイアスさ
れた隔離電極３５４Ｌ及び３５４Ｒの為に、
上部Ｐ型領域１３６の側面３５０Ｌ及び３５
０Ｒを通つて侵入することは出来ない。隔離
電極３５４は横列ゲート導線１２０Ｒの両側
においてそれと並行に延びており、該横列に
おける各セルの両側面３５０に対しホール枯
渇領域を形成する。これらの電極は直流バイ
アスされており、下にあるＰ型シリコン内に
小さな正の表面電位を形成する。 Ｂ 他の隔離方法 隔離電極材を付着する前に適当量のＮ型イオ
ン移植（ion implantation）を浅く施した場合
には、隔離電極３５４は基体電位V_subにバイア
スさせることが可能である。 隔離電極３５４を使用する代わりに、厚い酸
化物を構成してＮ型読み出しチヤンネル１３８
及びホール貯蔵ポケツト１３６を封じ込めるこ
とも可能である。 Ｃ リフレツシユ 隔離手段を講じることにより基体１０４と上
部Ｐ型領域１３６間のホールの移動を抑制す
る。しかしながら、熱により発生したホールが
ポケツト２１８内に貯蔵されている信号を変衰
させる可能性があり、即ち貯蔵されている
“０”状態（第２Ｂ図参照）を“１”状態に変
衰させる可能性がある。何等かの機構によりホ
ールが発生される場合には、そのホールが信号
を変化させるか否かは該ホールがどこで発生さ
れたかということと局所的電界に依存する。多
くの熱により発生したホールは基体１０４に流
れる。全てのダイナミツク記憶装置における如
く、“０”状態から“１”状態への変衰は貯蔵
されているデータをリフレツシユすることによ
り防止することができる。このリフレツシユ操
作は周期的なデータの読み出し及び再書き込み
を各横列毎に順次行なうことにより実施され
る。 第節 Ｐ型記憶反転層（第４図） 第１図乃至第３図のＰ型記憶領域実施例は、上
部Ｐ型領域１３６を除去し、基体電圧V_subに関し
負である縦列電極１２２Ｃに電圧を印加すること
により形成されるＰ型反転層４１０内に書き込み
ホールを貯蔵する形式に変更することができる。 反転層に記憶させる為に適切な操作電圧は V_lp−Ｒ −１乃至０ ボルト V_lp−Ｃ −６ ボルト V_st−Ｒ ＋3.5 ボルト V_hi−Ｒ ＋８ ボルト V_hi−Ｃ −４ ボルト V_d ＋６ ボルト V_s ＋３ ボルト しかしながら、全ての実施例に対する操作電圧
は種種の応用例に適応する電圧範囲から選択すれ
ば良い。加うるに、縦列貯蔵電位としてV_lp−Ｃ
又はV_hi−Ｃを使用することによりV_st−Ｃを除去
することができる。即ち、貯蔵されているデータ
に影響を与えること無しに、ある範囲の電圧を縦
列電極に印加することが可能である。V_hi−Ｃを
貯蔵電位として使用することにより各縦列電極は
読み出し準備完了状態に維持され、この場合、セ
ルの全横列は単にV_st−ＲをV_hi−Ｒで置換するこ
とにより読み出される。この読み出し準備完了操
作の実施例においては、貯蔵動作と読み出し動作
との間で縦列電圧を変化させる必要が無い。第１
図の上部Ｐ型領域実施例は、反転層実施例の両極
操作とは対称的に、全て正の電圧で操作する如く
構成することが可能である。所望により、セルを
V_lp−Ｃ＝V_lp−Ｒ、又はV_hi−Ｒ＝V_hi−Ｃで操作
する如く構成することにより、印加される電圧レ
ベルの数を最少にすることが可能である。印加電
圧の数を減らしたとしても、拡散、イオン移植、
及び酸化物の厚さを包含する製造過程を変更する
ことにより、各セル素子に与える最適な内部電圧
を発生することができる。 第節 製造方法 以下に説明するステツプは、スタンダードな
MOS酸化物成長、マスキング、イオン移植、ポ
リシリコン（polysilicon）付着、拡散、及びエ
ツチング等のステツプを包含し、本発明の層状電
荷記憶装置を作成する為の基本的製造方法を例示
するものである。これらの製造ステツプは種々の
応用例に適合して修正することが可能である。 Ａ 上部Ｐ型領域RAM１００の製造 ステツプ(1) 所望の抵抗値を持つたＰ型シリコ
ン基体１０４を用意する。約５乃至50ohm−
cmの抵抗値が適切である。 ステツプ(2) 望ましくは砒素のイオン移植によ
り基体１０４上に、チヤンネル隔離の為に適
当な表面電位を維持する為に十分な濃度を持
つた浅いＮ型層を形成する。 ステツプ(3) 基体１０４上に酸化物を成長させ
る。１ミクロンの厚さのSiO₂が適切である。 ステツプ(4) 複数個の隔離用ストリツプをマス
クし、各々一連のアクテイブ・チヤンネル用
敷地を有する複数個の横列用ストリツプを隔
離用ストリツプ間に露出せしめる。各チヤン
ネル・ストリツプからステツプ３の一時的な
酸化物をエツチングにより除去して、チヤン
ネル・ゲート区域１３４Ｒ及び１３４Ｃ用の
敷地をむきだしにする。マスクを除去する。 ステツプ(5) 前記チヤンネル・ストリツプに酸
化物を供給してゲート１３４Ｒ及び１３４Ｃ
用のゲート酸化物を形成する。1000オングス
トロームの厚さのSiO₂の成長が適切である。 ステツプ(6) ステツプ５の1000オングストロー
ムの厚さのチヤンネル酸化物を通過して全チ
ヤンネル・ストリツプに渡つて、好ましくは
ホスホラス（燐）のイオン移植により、埋設
されたＮ型ストリツプを形成する。イオン移
植用の電圧として200Kev及び１平方cm当た
り2.4×10¹²の添加量が適切である。この埋
設されたＮ型ストリツプは、ステツプ17にお
いて横列ゲート区域１３４から除去される。
埋設されたＮ型ストリツプの他の部分は縦列
ゲート区域１３４Ｃ内において埋設されたＮ
型領域１３８を形成する。ステツプ３の１ミ
クロンの厚さを持つた一時的な酸化物はＮ型
移植の際に隔離用ストリツプを保護する。 ステツプ(7) 拡散率と時間の積の平方根を２倍
したものが0.5ミクロンになる迄基体１０４
中に更にステツプ６のホスホラス（燐）を拡
散させる。 ステツプ(8) ステツプ５の1000オングストロー
ムの厚さを持つたチヤンネル酸化物を通して
チヤンネル・ストリツプ全体に渡り、好まし
くはボロン（硼素）のイオン移植により、上
部Ｐ型ストリツプを形成する。このイオン移
植用電圧としては30Kev、又その結果として
基体１０４中に１平方cm当り３×10¹²の添加
量が適切である。上部Ｐ型ストリツプはステ
ツプ15において横列ゲート区域１３４から除
去される。上部Ｐ型ストリツプの他の部分は
縦列ゲート区域１３４Ｃ内において上部Ｐ型
領域１３６を形成する。好ましくは、以下の
ステツプにおいて移植されたボロン（硼素）
の引続いての拡散は最小限にとどめるべきで
ある。 ステツプ(9) 縦列導線用材料を設ける為にポリ
シリコン（polysilicon）の第１層を形成す
る。5000オングストロームの厚さの付着層と
することが適切である。 ステツプ(10) 前記ポリシリコンの第１層をドー
プして縦列電極に所望の導電性を与える。 ステツプ(11) マスクにより縦列導線ストリツ
プを被覆し縦列導線１２０Ｃ及び縦列電極１
２２Ｃを除いて前記第１ポリシリコン層の露
出されたストリツプをエツチングする。 ステツプ(12) 横列ゲート区域１３４Ｒ内のホ
スホラス（燐）濃度をステツプ６において形
成された埋設Ｎ型ストリツプに打ち勝つ如く
補償する。この逆ドーピングはボロン（硼
素）のイオン移植によつて実施することが望
ましく、全Ｐ型ドープ剤の濃度が１平方cm当
たり約２×10¹⁵乃至５×10¹⁵の値のＮ型ドー
プ剤濃度よりも僅かに大きくなる迄実施する
のが適切である。縦列ゲート区域１３４Ｃは
縦列電極１２２Ｃによつてボロン（硼素）移
植から保護されている。 ステツプ(13) 縦列導線１２０Ｃの中心を心合
わせに使用してマスクにより縦列導線１２０
Ｃと並行にソース及びドレン用敷地のストリ
ツプを露出する。前記露出部分において１ミ
クロンの厚さのステツプ３の酸化物及び1000
オングストロームの厚さのステツプ５の酸化
物をエツチングする。 ステツプ(14) ホスホラス（燐）又は砒素で前
記露出したストリツプをドープすることによ
りソース・バス１１４及びドレン・バス１１
６を形成する。イオン移植用電圧として
200keV及びその結果として１平方cm当たり
１×10¹⁴の添加量が適切である。ステツプ13
のマスクを除去する。 ステツプ(15) 露出された1000オングストロー
ムの厚さを持つたステツプ５の酸化物を横列
ゲート区域１３４Ｒからデイツプ・エツチ
（dip etch）により除去する。 ステツプ(16) 基体１０４の露出部分をエツチ
ング又は酸化することにより横列ゲート区域
１３４Ｒからステツプ８の表面ボロン（硼
素）を除去する。対応するステツプ８の縦列
ゲート１３４Ｒ上の表面ボロン（硼素）は縦
列電極１２２Ｃにより保護されている。 ステツプ(17) ステツプ15において除去された
横列ゲート区域１３４Ｒ上のゲート酸化物を
置換する。1000オングストロームの厚さの酸
化物の成長が適切である。 ステツプ(18) １つおきの横列導線に対し材料
を供給する為にポリシリコンの第２層を形成
する。 ステツプ(19) 前記ポリシリコンの第２層をド
ープして横列電極に所望の導電性を与える。
書き込み動作の場合にホールの蓄積を促す為
にはＰ型のドープ剤が望ましい。 ステツプ(20) マスクにより１つおきの横列電
極を被覆して、エツチングにより横列導線１
２０Ｒ及び電極１２２Ｒの半数を残して第２
ポリシリコン層の露出部を除去する。 ステツプ(21) 残りの横列からステツプ17の
1000オングストロームの厚さの酸化物をエツ
チングにより除去する。 ステツプ(22) 残りの露出された横列ゲート区
域上にゲート酸化物を形成する。1000オング
ストロームの厚さの酸化物の成長が適切であ
る。 ステツプ(23) 前記残りの横列導線用の材料を
供給する為にポリシリコンの第３層を形成す
る。 ステツプ(24) 所望の導電性を与える為にポリ
シリコンの第３層をドープする（ステツプ19
参照）。 ステツプ(25) マスクにより前記残りの横列ゲ
ート区域を被覆し、前記第３ポリシリコン層
の露出部分をエツチングにより除去し、該残
りの横列に対し横列導線１２０Ｒ及び電極１
２２Ｒを形成する。 ステツプ(26) 一般的な接触マスキング及び金
属化シリコン・ゲート処理方法を使用してポ
リシリコン電極に適当な接点を形成する。 Ｂ 反転層RAM４００の製造 第４図の反転層実施例を製造する為のステツ
プは、以下の点を除いては、第１図の上部Ｐ型
領域実施例におけるステツプと同じである。 (1) ステツプ６における200keVのホスホラス
（燐）移植は減少され、１平方cm当たり1.0×
10¹²の添加量が適切である。 (2) ステツプ８のボロン（砒素）移植は排止さ
れ、従つて、ステツプ16はもはや必要ではな
い。 (3) ステツプ12のボロン（砒素）移植は単にス
テツプ６のホスホラス（燐）移植を補償する
為だけのものとなる。１平方cm当たり約1.5
×10¹²の全添加量が適切である。 反転層実施例の製造は、ステツプ８の移植の
拡散を最小限にする必要が無いので簡単化され
ている。 第節 アナログ及び多重レベル操作 Ｐ型記憶領域１３６（及びＰ型反転層４１０）
はセル１１０内において制御素子として機能す
る。従つて、出力電子電流（DATA OUT）の
レベルは上部Ｐ型領域１３６内に貯蔵された記憶
電荷の量を反影している。大量の記憶ホール電荷
は、読み出しの際に、セルをより大きな電子伝導
状態とし、より小さな記憶電荷は読み出し電流を
減少させる。故に、記憶電荷の量は書き込みの際
に縦列電極１２２Ｃに印加されるV_lpの大きさと
は逆の関係で変化する。従つて、縦列導線１２０
Ｃ上のDATA IN（データ導入）はアナログ又は
多重レベルでも良く、その場合は、ドレン１１６
上のDATA OUT（データ導出）は対応するアナ
ログ又は多重レベルの形で変化する。 第節 記憶セル部分 本層状記憶セルは種々のレイアウトを取り得
る。第５図、第６図、第７図及び第８図に図示し
たレイアウトは、以下に述べる如く、３つの基本
的なセル・パターンを例示するものである。各レ
イアウトにおける個別的なセルの大きさは、特徴
寸法(F)を用いて表わしてある。最も緻密な実施例
においては、Ｆは写真平板上の分解能限度に接近
している。 Ａ 低密度レイアウト−5F×2F（10F²） 第５Ａ図は低密度セル・パターンの平面図
で、そこにおいて各記憶セル５１０（網目模様
を付けた部分）は横5Fで縦2Fの大きさである。
即ち、横列導線５２０Ｒの方向におけるセルの
大きさは5Fで、それは、隣接ソース間の隔離
ストリツプ５３０Ｓの半分、ソース・バス５１
４、横列ゲート区域５３４Ｒ、縦列ゲート区域
５３４Ｃ、ドレン・バス５１６、及び隣接ドレ
ン間隔離ストリツプ５３０Ｄの半分、から構成
される。この5F構造は、横列電極５２０Ｒの
下でアクテイブ・チヤンネル５１８を横切つて
取つた断面側面図である第５Ｂ図に明確に示さ
れている。縦列導線５２０Ｃの方向におけるセ
ルの大きさは2Fで、それは、横列隔離ストリ
ツプ５５４Ｌの半分、アクテイブ・チヤンネル
５１８、及び別の横列隔離５５４Ｒの半分、か
ら構成される。この2F構造は、ドレン・バス、
縦列導線、及び横列ゲート区域に沿つて夫々取
られた断面正面図である第５Ｃ図、第５Ｄ図、
及び第５Ｅ図に示されている。隣接した横列導
線５２０Ｒ間のこの接近した間隔は、第４図の
１サイクル読み出し記憶の製造の際に３個の別
個のポリシリコン層（ステツプ９、18、及び
22）を使用することによつて実現可能である。
１つのポリシリコン層は縦列導線５２０Ｃを形
成し、又他の２つの層は互い違いにセツトにな
つた横列導線５２０Ｒを形成する。仮りに、１
つのポリシリコン層を使つて横列導線５２０Ｒ
を形成するとすると、縦列導線５２０Ｃの方向
におけるセルの大きさは3Fとなる。 １サイクル読み出しレイアウトにおける記憶
セルの各縦列は別個のドレン・バス５１６（及
び別個のソース・バス５１４）を有し、従つ
て、選択された横列内の各セルはドレン電流を
介してセンス増幅器に別個に読み出される。 第５Ｆ図は、セル５１０の電位ダイヤグラム
で、ソース電圧V_s、ドレン電圧V_d、及び印加
電圧V_lp−Ｒ、V_hi−Ｒ、V_st−Ｒ、V_lp−Ｃ、及
びV_hi−Ｃによつて確立されるセル５１０内の
内部電圧の相対的な値を示している。セル５１
０の操作及びこれら電圧の印加は第２図に示し
てある。V_lp−ｒは、書き込みの際にV_lp−Ｒが
横列導線５２０Ｒに印加された場合の横列ゲー
ト区域５３４Ｒの上部における表面電位であ
る。V_lp−ｒは横列ゲート区域５３４Ｒ内での
ホールの蓄積を許容するに十分に小さいもので
ある。V_st−ｒは、貯蔵動作の際にV_st−Ｒが横
列導線５２０Ｒへ印加された場合の横列ゲート
区域５３４Ｒの上部における表面電位である。
V_st−ｒはV_sより小さく、横列ゲート区域５３
４Ｒを横切つての電流の流れを阻止している。
V_st−ｒは、縦列電圧V_lp−Ｒ又はV_hi−Ｒによ
つて確立される上部Ｐ型領域５３６の最大電位
よりも大きい。V_hi−ｒ（点線で示してある）は
実現化されない表面電位で、それは読み出しの
際にV_sのクランプ効果によつて横列ゲート区
域５３４Ｒの上部において発達することを防止
されている。V_hi−Ｒによつて確立された反転
層は横列ゲート区域５３４Ｒの上部における表
面電位がV_s以上に上層することを防止してい
る。V_hi−ｃは、V_hi−Ｃが読み出しの際に縦列
導線５２０Ｃに印加された場合に、枯渇した埋
設Ｎ型チヤンネル５３８内における最大電位で
ある。V_hi−ｃは２つの値を持ち、上部Ｐ型領
域５３６内に“１”状態又は“０”状態が記録
されているかにより、夫々V_sのどちらか側に
位置する。埋設したＮ型領域５３８を介しての
縦列５３４Ｃを横切つての導通路は貯蔵されて
いるデータに作用される。記録された“１”状
態に対するV_hi−ｃはV_sよりも大きく、従つ
て、セル５１０を横切つて読み出し電流の導通
を許容する。記録された“０”状態に対する
V_hi−ｃはV_sより小さく、従つて、読み出し電
流の流れを阻止する。V_lp−ｃは、貯蔵動作の
際にV_lp−Ｃが縦列導線５２０に印加された場
合に埋設したＮ型チヤンネル５３８内における
最大電位である。V_lp−ｃも又２値を持ち、１
つは記録された“１”状態に又、もう１つは記
録された“０”状態に対応する。しかしなが
ら、V_lp−ｃのどちらの値もセル５１０を横切
つての電流の流れを起こさせない。 Ｂ １サイクル読み出しレイアウト−4F×2F
（8F²） 第６図は各記憶セルの大きさが横4F縦2Fで
ある１サイクル読み出しセル・パターンを示す
断面側面図である。横列導線６２０Ｒの方向に
おけるセルの大きさは4Fであり、ソース・バ
ス６１４の半分、横列ゲート区域６３４Ｒ、縦
列ゲート区域６３４Ｃ、ドレン・バス６１６、
及び隣接ドレン間の隔離ストリツプ６３０Ｄに
より構成される。第５図の隣接ソース間の隔離
ストリツプ５３０は除去されており、隣接ソー
ス５１４は結合されて単一ソース６１４を形成
し、該単一ソース６１４は横列ゲート６３４Ｒ
の隣接縦列間で共有されている。縦列導線６２
０Ｃの方向におけるセル構造及び大きさは第５
Ｃ図、第５Ｄ図、第５Ｅ図に示した低密度実施
例のものと同様である。 Ｃ ２サイクル・レイアウト−3F×2F（6F²） 第７図は、各記憶セルが横3F縦2Fの大きさ
を持つた２サイクル読み出しセル・パータンの
断面側面図である。横列導線７２０Ｒの方向に
おけるセルの大きさは3Fであり、ソース・バ
ス７１４の半分、横列ゲート区域７３４Ｒ、縦
列ゲート区域７３４Ｃ、及びドレン・バス７１
６の半分より構成されている。記憶セルの各縦
列は、１方の側においてセルの隣接する縦列と
共通のソースを共有し、又他方の側においてセ
ルの隣接する縦列と共通のドレンを共有する。
各横列において１つおきのセルのみが同時に読
み出され得る。共通ドレンの実施例における読
み出しサイクルには２サイクルを必要とする。
共通導線７２０Ｃの方向におけるセル構造及び
大きさは第５Ｃ図、第５Ｄ図、第５Ｅ図に示し
た低密度実施例のものと同様である。 Ｄ ４サイクル読み出しレイアウト−2F×2F
（4F²） 第８図は各記憶セルの大きさが横2F縦2Fで
ある４サイクル読み出しセル・パターンの断面
側面図である。各ドレン８１６及びそれと連合
したセンス増幅器はセルの２つの隣接する縦列
から読み出し電流を受け取り、該セルの両側に
は全面積8F×2Fを有する４セル・ユニツト
（、、、及び）が定義されている。完
全な読み出しの為には、セルの選択された横列
は４つの読み出しサイクルを必要とする。各４
セル・ユニツトにおけるセルは４つの縦列導線
８２０Ｃ−，８２０Ｃ−，８２０Ｃ−、
及び８２０Ｃ−、と２つのソース８１４Ａ及
び８１４Ｂにより更に番地付けされる。 横列導線７２０Ｒ（8F）の方向における４セ
ル・ユニツトの大きさはソース８１４Ａの半
分、縦列導線８２０Ｃ−、横列ゲート区域８
３４Ｒ−Ａ、縦列導線８２０Ｃ−、ドレン・
バス８１６、縦列導線８２０Ｃ−、横列ゲー
ト区域８３４Ｒ−Ｂ、縦列導線８２０Ｃ−、
及びソース・バス８１４Ｂの半分から構成され
ている。縦列導線（2F）の方向の４セル・ユ
ニツトの構造及び大きさは第５Ｃ図、第５Ｄ
図、及び第５Ｅ図の１サイクル読み出し実施例
のものと同様である。 第８Ｂ図は４セル・ユニツトの電位ダイヤグ
ラムで、ソース電圧V_s−lo及びV_s−hi、ドレ
ン電圧V_d、及び横列導線８２０Ｒ及び縦列導
線８２０Ｃに印加された外部電圧により確立さ
れたセル８１０内の内部電圧の相対的な値を示
している。例えば８１０の如き特定のセルに
アクセスするには、４つの電圧の協力が必要で
ある。 １ 横列導線８２０Ｒに印加されたV_hi−Ｒ ２ ソース８１４Ａに印加されたV_lp−SA ３ 縦列導線８２０Ｃ−に印加されたV_lp−
Ｃ ４ 縦列導線８２０Ｃ−に印加されたV_hi−
Ｃ V_hi−Ｒは横列ゲート区域８３４Ｒ−Ａ及び
８３４Ｒ−Ｂの両方にV_hi−ｒを確立し、これ
が各横列ゲート区域の上部において反転領域を
形成する。これらの反転領域は、残りの３つの
読み出し電圧が印加されると、横列ゲート区域
８３４Ｒ−Ｂ内に読み出し電流を生じる。アク
セスされていないセルの横列内に存在するV_lp
−ｒは必要とされる反転層を作り出すには不十
分である。ソース８１４Ａに印加されたV_lp−
SAはソースからドレンへの電圧を確立し、セ
ル８１０及び８１０を通つての導通を誘起
せしめる。アクセスされていないソース８１４
Ｂに印加されたV_hi−SBはセル８１０及び８
１０を通つての導通のいかなる可能性も阻止
する。縦列導線８２０Ｃ−に印加されたV_lp
−Ｃは埋設されたＮ型領域８３８−内にV_lp
−を確立する。V_lp−は２値のうちの１方
を取ることができ、埋設されたＮ型領域８３８
を通しての導通路の確立を左右する。記録さ
れた“１”状態に対するV_lp−はV_lp−SAよ
りも大きく、読み出し電流を支持する。記録さ
れた“０”状態に対するV_lp−はV_lp−SAよ
りも小さく、ソース８１４Ａ及びドレン８１６
間の読み出し電流を阻止する。該当の縦列電極
に印加されたV_hi−Ｃにより、アクセスされて
いないセル８１０に対し埋設されたＮ型領域
８３８内にV_hi−が確立される。記録され
ている“１”状態及び記録されている“０”状
態の両方に連合したV_hi−はV_lp−SAよりも
大きいので、埋設されたＮ型領域８３８は無
条件に導通状態とされる。 セルの寸法を小さくすると、横列内に貯蔵さ
れた全データを取り出す為に必要とされる読み
出しサイクルの数が増加する。面積を小さくす
ると、通常の機能に加えて隔離能力の機能をさ
せる為にセル素子の数が増加する。この２重機
能は隔離ストリツプの代わりにセルの隣接縦列
間の境界に沿つて更に多くのセル素子を位置さ
せることによつて実施される。隔離ストリツプ
を１つ除去するとセルの長さを1Fユニツトだ
け減少させる、即ち、セルの面積においては２
ユニツトの減少となる。しかしながら、境界線
上のセル素子は隣接縦列間で共有されねばなら
ず、このことはアクセスの為のステツプ、即
ち、読み出しサイクルの数を増加せしめる。以
下の表は、セル面積、読み出し困難性、及び共
有セル素子間の相関関係を示している。

【表】 横列ゲート区
域