KR960008027B1 - 다층콘덴서 유전체막이 있는 반도체장치 및 그 제어방법 - Google Patents

다층콘덴서 유전체막이 있는 반도체장치 및 그 제어방법 Download PDF

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Abstract

내용 없음.

Description

다층콘덴서 유전체막이 있는 반도체장치 및 그 제어방법
제1도는 종래의 DRAM구성을 표시한 블록도.
제2도는 종래의 스택형 DRAM의 메모리셀 단면도.
제3도는 DRAM메모리의 등가회로도.
제4도는 종래의 플레이트형 DRAM의 메모리셀 단면도.
제5도는 제1도의 스택형 DRAM의 콘덴서 유전체막의 상세 설명을 위한 단면구조도.
제6도(a)는 이 발명의 특징을 설명하기 위한 트랜지스터 구조의 개략구성을 표시한 단면도.
제6도(b)는 및 (c)는 제6도(a) 콘덴서의 에너지도.
제7도는 이 발명의 기초가 되는 유전체막 수명의 측정데이타를 표시한 그래프.
제8도는 이 발명의 콘덴서의 셀 플레이트전압 VGG의 혀용범위를 표시한 그래프.
제9도(a)-(c)는 이발명의 한 실시예에 의한 스택형 DRAM의 메모리셀 제조프로세서를 설명하기 위한 단면 구조도.
제10도는 이발명의 한 실시예에 의한 DRAM의 등기 회로도.
제11도는 이 발명의 한 실시예에 의한 VGG발생기를 포함하는 DRAM구성을 표시한 블록도.
제12도는 제11도의 VGG발생기의 상세한 설명을 위한 구성도이다.
* 도면의 주요부분에 대한 부호의 설명
7 : 하부극전 8 : 유전체막
9 : 상부전극 11 : 비트선
13 : 콘덴서
이 발명은 반도체 및 그 제어방법에 관하여 특히 DRAM(Dynamic Random Access Memory)의 메모리셀(cell) 및 그 제어방법에 관한 것이다.
최근에, 컴퓨터등의 정보 처리기기의 눈부신 보급으로 인하여 반도체 기억장치의 수요가 급속히 증가하고 있다. 이 반도체 기억장치는 기능적으로 대규모의 기억용량과 고속 동작이 가능한 것이 요구되고 있으므로, 반도체기억장치의 고집적화, 고속응답성 및 높은 신뢰성에 관한 기술개발이 진행되고 있다. DRAM은 기억정보의 임의 입출력 가능한 반도체 기억장치로 알려져 있다. DRAM은 일반적으로 복수위 기억정보를 축적하는 기억영역인 메모리 셀 어레이(array)와 외부와의 입출력에 필요한 주변 회로로 구성되어 있다.
제1도는 종래의 DRAM구성을 표시한 블록도이다.
제1도에서, DRAM(50)은 기억정보의 데이터신호를 축적하기 위한 메모리셀 어레이(51), 단일기억회로를 구성하는 메모리 셀을 선택하기 위한 주소신호를 외부로부터 수신하기 위한 행 및 열 주소 버퍼(52), 주소신호의 해독에 의하여 메모리 셀 어레이를 지정하기 위한 행해독기(53) 및 열해독기(54), 지정된 메모리셀에 축적된 신호를 증폭하여 판독하기 위한 감지회복증폭이(Seuse refresh amplifer)(55), 데이터 입출력을 위한 데이터-인 버퍼(56) 및 데이터-아우트버퍼(57), 그리고 클럭신호를 발생하는 클럭발생기(58)로 구성된다.
반도체 침상에 큰 면적을 차지하는 메모리 셀 어레이(52)는 단일 기억정보를 축적하기 위한 메모리 셀이 행렬 방식으로 복수개 배치되어 형성되어 있다.
일반적으로 메모리 셀은 1개의 MOS 트랜지스터와 이에 접속된 1개의 콘덴서로 구성된다.
이 메모리 셀은 1트랜지스터 1콘덴서형 메모리 셀로 잘 알려져 있다.
이러한 메모리 셀은 구조가 간단하여 메모리 어레이의 고집적도를 향상시킬 수 있어 대용량의 DRAM용으로 널리 사용된다. DRAM의 메모리 셀은 콘덴서구조에 따라 몇가지 형으로 분리할 수 있다. 스택형(Stacked type)콘덴서는 코넨서의 주요부를 게이트 전극 및 필드분리막의 상부까지 뻗게 함으로써 콘덴서의 전극간의 대향면적을 증대시텨 콘덴서용량을 증가시킬 수 있다.
이와같은 특징에 의한 반도체 장치의 고밀도 집적하에 따라 소자가 미세화된 경우에도 스택형 콘덴서의 용량을 충분히 확보할 수 있다.
이러한 반도체 장치의 고밀도집접화의 결과 스택형 콘덴서를 많이 사용하게 되었다.
제2도는 예를들면 기국 특허 제4922312호와 일본 특개소 57-23261호에 제시된 종래의 스택형 DRAM의 메모리 셀 단면도이다.
제2도에서, 종래의 DRAM메모리 셀은 반도체기판(101), 분리영역(102), MOS트랜지스터의 절연막(103), MOS트랜지스터의 게이트 전극(워드선)(104), 반도체기판(101)과 반대 도전형을 가진 불순물확산층(105), 층간절연막(106), 불순물확산층(105)에 전기적으로 접속된 콘덴서의 하부전극(107), 콘덴서의 유전체막(108), 콘덴서의 사우전극(109), 충간절연막(110), 그리고 콘덴서 전극(107)과는 반대측과의 불순물 확산층(105)에 전기적으로 접속된 도전체로된 비트(111)을 구비하고 있다. MOS트랜지스터(112)는 한쌍의 불순물확산층(105), 절연막(103), 게이트전극(104) 및 반도체기판(101)로 구성된다. 콘덴서(113)은 하부전극(107), 유전체막(108) 및 상부전극(109)로 구성된다. 이 장치는 1-트랜지스터 1-콘덴서형 MOS DRAM으로 분류되는 것이다.
메모리로서의 동작원리는 예를들면 Addison-Wesley출판사 발행, John Mavor, Mervyn Jack, Peter Denyer저서의 Introduction to MOS LSI Desing의 제5장에 기술되어 있다.
제3도는 DRAM메모리 셀의 등가회로도이다.
제3도에서, 비트선(111)은 신호입력출력선이고, 워드선(104)는 선택선이다.
트랜스퍼게이트 트랜지스터는 MOS형 트랜지스터(112)로 구성되어 있다. 신호전하축적용 콘덴서(113)의 용량은 CS(축적용량)이다. 셀 플레이트(116)는 콘덴서(113)의 상부전극(109)에 전기적으로 접속되어 있다. 제2도의 게이트전극(104)은 또한 트랜지스터의 게이트전극이며 워드선(104)으로서의 기능을 제공한다. 다음은 메모리로서의 DRAM의 동작을 제3도에 의하여 설명한다. 다른 반도체 메모리와 마찬가지로 이 DRAM에서는 기억이 2진법으로 수행된다.
즉, H 및 L의 논리레벨의 2종의 상태를 특정메모리 셀에 대하여 설명한다.
각 셀이 H혹은 L중 어느것으로 되어 있는가를 판정한 정보가 기억된다.
DRAM내 H 및 L의 기억은 트랜스퍼게이트에 접속된 콘덴서(113)의 전극전위(제3도중 A로 표시되고 이 점을 스토리지 노트(Storaganode라 한다)로 구별하고 있다.
H상태 및 L상태는 일반적으로 다음과 같이 정의된다.
H상태:A점의 전위가 높다(VH).전자는 열평형상태보다도 물리적으로 극히 소량이 된다.
L상태:A점의 전위가 낮다.(VL).통상적으로 장치는 OC전위가 된다. H논리레벨에 해당하는 전위 VH와 L논리레벨에 해당하는 전위 VL간에 일정한 차가 유지되어 있으면, 메모리 동작 원리상 절대치로서 어떤 V치를 취하여도 된다. 실레로 VH는 메모리 셀을 제어하는 회로계의 전원전압(VCC)을, 그리고, VL는 등회로계의 접지전압(VSS=OV)으로 한다.
H레벨에서 축적전하량 QH는 아래 (1)식으로 표시된다.
QH=CSㆍVH……………………………………………………(1)
L레벨에서 축적전하량 QL는 아래 (2)식으로 표시된다.
QL=CSㆍVL……………………………………………………(2)
H레벨과 L레벨은 축적전하량의 차△Q=QH-QL를 전위차로 변환하여 판독함으로써 H와 L의 구분을 한다. 이를 위하여 감지회복증폭기로 불리우는 고감도의 차동증폭회로가 사용되거나 이동작은 상기 Introduction to MOS LSI Desing에 기술되어 있다.
제3도에 표시한 셀 플레이트(116)의 전위 VGG는 축적된 차동전하에 영향을 주지 않는 것에 주목하여야 한다. 이는 DRAM을 동작시키기 위하여 VGG는 일정전위라면 어떤 V치도 사용할 수 있음을 뜻한다. 따라서, VGG로서 회로의 전류전압 VCC혹은 접지전압 VSS가 양선품(量産品)의 DRAM에 사용되었다. 이러한 DRAM의 콘덴서가 점유한 면적은 DRAM의 고집적화에 따라 감소되었다. 한편, 콘덴서용량 CS의 감소는 회로의 S/N(신호/잡음)를 확보하여 (형상태하에서 최소한 20fF필요) 오동작을 방지하여야 하는 사실 때문에 제약을 받게 된다.
이 결과 콘덴서의 유전체 막두께를 감소시켜 단위 면적당 용량을 증가시킬 필요가 생겼다.
즉 콘덴서의 용량 CS는 아래 (3)식으로 표시된다.
S : 콘덴서의 대향면적
d : 유전체막 두께
∈0: 진공유전물
∈ : 비유전율
∈0ㆍ∈ : 유전체막의 유전율
이 (3)식에서 콘덴서의 대향면적 S의 감소분을 유전체막 두께 d의 축소로 보상한다는 발상이다. 그러나 유전체막이 가해지는 전계강도의 E의 증가로 인하여 유전체막의 신뢰성관점에서 문제가 있었다. 일반적으로 유전체막의 파괴수명(이후 MTTF라함)은 아래 (4)식과 같이 인가 전계 E와 높은 상관 관계가 있음이 알려져 있다.
E:인가 전계강도
α:전계가속계수
유전체막으로 Sio2를 사용한 α치는 대략 1.5(MV/cm)가 측정되었다.
따라서 Sio2에 인가되는 전계가 1MV/cm증가할때마다 막의 수명(10n초로 가정)은 n=1.5씩 감소한다. 이와같은 막의 다수명화를 해소하는 방법이 예를들면 일본특공소 60-5005
6에서 제한되어 있다. 이 방법은 셀 플레이트 전위 VGG를 대부분의 경우 회로의 전원전압 VCC과 같은 메모리로서의 논리전압진폭의 절반으로 감소시키는 것이다.
제4도는 일본특공소 60-50065에서 제안된 플레이너형 DRAM셀의 단면도이다.
이 제4도에서, 콘덴서는 실리콘기판(201)표면의 불순물확산층(205)를 한쪽 전극으로 하고 셀 플레이트(209)를 다른쪽 전극으로 형성되어 있다. 콘덴서의 중간의 절연층(217)은 실리콘기판(201)을 열산화하여 형성한 Sio2가 사용된다.
일본특공소 60-50065에서 개시된 발명의 특징은 셀 플레이트(209)의 전위 VGG를 메모리에 기록되는 논리전압진폭(여기서는 VCC로 가정)의 절반으로 감소시키는 것이다.
이렇게 하여 얻는 효과는 다음 제1표에 표시한 Sio2막에 인가되는 전계 E의 값으로 보아도 명백하다.
종래 사용된 V셀 플레이트(V=V)방식과 V셀 플레이트(V=V)방식에서는 전계방향(부호)이 다르다. 절연막에 인가되는 전계강도의 절대치는 V/d가 된다.
셀 플레이트 전위를 V의 1/2로 설정함으로써 전계강도의 절대치는 H기억 및 L기억의 경우 모두 V및 V셀 플레이트방식에 비교하여 절반인 V/2d가 된다.
그러나 H가 기억되는 확률과 L이 기억되는 확률이 같다고 가정할 때 1/2V셀 플레이트의 전계가 인가되는 시간은 평균적으로 V및 V이 셀 플레이트방식의 2배로 된다.
그러나 상술한 바와같이 절연막 수명의 전계강도 의존성은 예컨데 Sio의 경우 n=1.5MV/cm와 같이 크다. 이 때문에 시간이 2배라고 전계를 절반으로 감소시키는 것이 신뢰성상 유리하다.
여기서 유의할 것은 1/2V셀 플레이트방식을 채용하는 목적은 콘덴서 유전체막에 인가되는 전계의 절대치를 제1표와 같이 E(high)일 때 +V/2d그리고 E(Low)일 때 -V/2d와 같게 하는것이다(셀 플레이트 전위발생화수의 변동으로 약간 차이는 있으나 목표는 1/2V이다).
이는 절연막의 수며이 콘덴서의 전계가 정(셀 플레이트축이 고전위_이든 부(스토리지노드, 제3도의 A축이 고전위)이든 관계없이 동일하다는 것을 전제로 한 것이다.
제4도는 일본특공소 60-50053이 출원되었을 당시의 셀 구조를 표시한다.
즉 실리콘 기판을 콘덴서의 한쪽 전극으로 하고 그 표면을 열산화한 Sio를 콘덴서 절연막을 하였다. 이 절연막의 수명은 전계 방향에 관계없이 오직 전계의 절대치 크기에 달려 있었다.
그 전계가속계수 α는 약1.5/(MV/cm)임이 실험으로 확인되었다.
그런데 DRAM이 더욱 고집적화됨에 따라 1개의 메모리셀이 점유하는 면적은 더욱 감소되어 왔다. 제4도에 표시한 구조의 콘덴서에 사용할 수 있는 면적이 현저하게 축소된다.
이때에, 제2도에 도전성 박막을 상부전극(109) 및 하부전극(107)로서 구성하고 채용되고 있는 것이다.
이 콘덴서는 2매의 도전성 박막을 상부전극(109) 및 하부전극(107)로서 구성하고 그 사이에 유전체막(108)을 끼운 구조로 되어 있다. 하부전극(107)은 제3도의 스토리지노드 A에 상당한다. 이 스토리지노드는 각 셀마다 독립된 패턴으로 되어 있고 그 하부에서 불순물확산층(105)에 전기적으로 접속되어 있으며, 여기서 신호전하가 출입된다.
상부전극(109)셀 플레이트로서 복수의 셀에 전기적으로 또 많은 경우는 물리적으로도 접속되어 있으며 전체의 셀 플레이트가 일정한 셀 플레이트 전위 V에 유지된다.
스토리지노드(하부전극)(107)은 트랜스퍼게이트 전극(104) 및 분리영역(102)의 상방으로 뻗어서 콘덴서로서의 유효면적을 확대시킨다. 사하부전극(109)및(107)은 인이나 비소와 같은 불순물을 혼입하여서 저항치를 감소시킨 폴리실리콘막등올 형성된다.
이 폴리실리콘막은 통상적으로 감압 CVD법에 의하여 형성되며, CVD막형성과 동시 또는 막형성후에 불순물이 도입도니다. 하부전극이 폴리실리콘으로 되어 있고 그위에 콘덴서용 절연막(108)을 형성하려고 할 때, 제4도와 관련하여 설명한 열 산화법을 채용할 수 있다.
폴리실리콘막을 산화시키기 때문에 생성된 Sio의 신뢰성은 극히 열화된다는 것이 실험결과 명백히 나타났다. 이 원인은 산화중 하층 폴리실리콘의 다 결정입계의 대 이동으로 인하여 일산화막에 산재하는 신뢰성이 낮은 약점(weak point)의 발생에 기인한다고 추정된다.
그러므로, CVD법으로 형성된 절연막은 주로 제2도와 같은 구조의 스택형 콘덴서에 사용된다. CVD법에 의하여 콘덴서 절연막을 형성하면 형성하는 막의 종류는 하층 재료에 관계없이 선택할 수 있다, 실리콘 질화막(SiN)이 많이 사용되며 이는 그 유전율이 Sio의 약 2배로서, 상술한(3)식에 표시한 콘덴서용량 C를 확보할 수 있기 때문이다.
그러나 CVD법으로 형성한 SiN막은 콘덴서로 단독 사용한 경우, 전체막을 통하여 누설전류가 많아진다. 이 때문에, SiN막 형성은 일반적으로 ON(Oxidized Nitride)막 구조를 형성하기 위하여 산화성의 고온분위기에서 그 표면의 산화가 뒤따르게 된다.
제5도는 제2도의 스택형 DRAM셀의 콘덴서 유전체막을 상세히 설명하기 위한 단면 구조도이다. 제5도에서, 콘덴서 유전체막(108)은 CVD법에 의하여 퇴적된 SiN막(108a)과 SiN(108a)을 산화시켜 형성한 Sio막(108b)로 구성된다.
하층 폴리실리콘(하부전극)과 CVD법으로 퇴적된 SiN막(108a)의 계면에는 아주 얇은 Sio층(도시생략)이 존재한다. 이 얇은 층은 약 700℃이상의 온도에서 폴리실리콘(하부전극 107)상에 CVD법에 의하여 SiN막(108A)을 형성할 때, 막이 퇴적되기 전에 폴리실리콘 표면이 약간 열산화되기 때문이다. Sio층의 두께는 감압 CVD장치에서는 대략 0.5mm이하로 추정된다.
셀 플레이트 전위는 또한 제2도 및 제5도의 스택형 DRAM셀에1/2V를 채용하여왔다.
이는 Sio형 ON막의 신뢰성정인 특징이 명확히 이해되어 있지 않았기 때문이다.
1/2V의 관례상의 채용은 다만 종래의 선택에 지나지 않는다.
상기 ON막은 제2도와 같은 스택형 콘덴서 뿐만 아니라 기판홈에 형성된 콘덴서 전극이 있는 트랜치(trench)형 콘덴서에서도 적용할 수 있는 것이다.
현재의 트랜치형 콘덴서가 있는 DRAM도 대부분의 경우와 이와같은 ON마과 1/2V셀 플레이트방식을 채용하고 있다. 종래의 MOS형 DRAM에서는 상술한 바와같이 열산화에 의한 Sio막을 유전체막으로 사용한 경우에 유전체막내에 전계를 촤소로 하기 위하여 셀 플레이트 전압을 1/2V로 설정하였다. 그후 콘덴서의 유효면적확대를 목적으로 스택형 혹은 트랜지형의 셀구조를 채용하였다. 이 경우에 다결정입계의 변동에 의한 영향을 피하기 위하여 그위에 형성되는 유전체막으로서 CVD로 퇴적한 SiN를 주체로 하는 ON막이 사용되었다.
V로서 상술한 바와같이, 1/2V를 선택한 것은 다음과 같은 조건을 전체로 한 것이다.
즉 실리콘 열산화막을 단 결정 실리콘상에 형성한 경우와 같이 유전체막의 신뢰성이 콘데선전극에 인가되는 전계방향에 무관하다는 것이다.
또 신뢰성면에서 수명에 대하여 전계인가 시간의 영향보다도 전계저감효과가 더 유리하다는 물리적 사실이었다. 그런데 스택형 또는 트랜치형 콘덴서에서 사용되는 ON막은 자체가 산화막/질화막의 2층 구조(정확히 말하면 3층구조)로 되어 있으며 막 두께 방향으로 비대칭이다.
그러므로 상기와 같은 전제조건이 성립하지 않는 가능성이 있다.
그런데도 종래의 스택형 혹은 트렌치형 콘덴서의 DRAM에 1/2V셀 플레이트를 채용하였다. 따라서, 콘덴서유전체막의 정상수명보다도 월등하게 짧은 시간에 열화된다는 결점이 있었다.
이 발명의 한 목적은 반도체 장치에 사용되는 콘덴서유전체막의 수명을 향상하는데 있다.
이 발명의 다른 목적은 DRAM의 메모리셀의 신뢰성을 향상하는데 있다.
이 발명의 또다른 목적은 반도체 장치의 제어방법에서 ON(Oxidized Nitride)막이 형성된 콘덴서유전체먹의 신뢰성을 향상시키는데 있다.
이 발명에 의하면 반도체 장치는 콘덴서와 고정전압 발생기를 포함하고 있다.
콘덴서는 고논리전압 V와 저논리전압V를 축적하며, 서로 대항하여 배치된 제1 및 제2의 전극과 이양전극간에 형성된 다층 유전체막을 구비하고, 논리전압은 상기 제1전극에 인가된다. 고정전압발생기는 콘덴서의 제2전극에 접속되고, 이 제2전극에 0보다 크고, 고논리전압 V및 저논리전압 V의 산술평균치 보다 낮은 고정전압을 인가하는 것이다.
동작에서, 0.6보다 크고, 고논리전압 V및 저논리전압 V의 산술평균치보다 낮은 고정전압이 고정전압발생기에서 콘덴서의 제2전극으로 인가되므로, 다층유전체막의 수명특성에 적합한 고정전압이 제2전극에 인가되어 콘덴서유전체막의 수명이 현저하게 향상된다.
이 발명에 의하면 반도체 장치의 제어방법은 동작시에, 고논리전압 V와 저논리전압V를 교대로 제1전극에 인가하고, 0보다 크며, 고논리전압 V및 저논리전압V의 산술평균치보다 낮은 고정전압 V를 제2전극에 인가한다.
동작에서, 고논리전압 V와 저논리전압V가 제1전극에 교대로 인가되고 고정전압을 0보다 크고, 고논리전압 V및 저논리전압 피의 산술평균치보다 낮게 설정된 고정전압이 제2전극으로 이가되므로 다층유전체막이 수평특성에 적합한 고정전압이 제2전극에 인가되어 콘덴서유전체막의 수명이 향상된다. DRAM의 절연막은 대략 반영구적으로 간주되는9.5×10 초(30년)의 수명을 필요로 한다. 실제로 상기와 같은 수명이 있는가를 실측하는 것은 곤란하다.
이 수명은 일반적으로 가속열화테스트에 의하여 예측하게 된다. 유전체막의 신뢰성에 관하여는 상술한(4)식에서 표시하는 바와 같이 유전체막의 열화가 인가된 전계강도에 의하여 매우 큰 가속성을 가지고 있다. 이 때문에 유전체막에 실제 사용되는 전압보다도 높은 전압을 인가하는 가속열화방법이 사용된다. 실사용조건보다도 높은 전압으로 예측하여도 (4)식이 성립하는 한은 저전계시에 수평을 극히 정확하게 예측할 수 있다.
다음은 이 발명의 실시예를 도면에 의하여 설명한다. 제6도(a)-(c)에서, 산화막층(8c)는 스토리지노드를 구성하는 폴리실리콘츨(7)상에 CVD법에 의하여 실리콘질화막(8a)를 형성시에 생성된다. 다시 말하면 산화막층(8c)는 실리콘질화막(8a)의 형성전에 CVD체임버내에 잔존하는 산소로 인하여 산화된 실리콘층(7)에 의하여 발생된다.
결과적으로, 제6도(a)-(c)와 같이 실제의 ON막은 산화막/질화막/산화막의 3층구조로 되어 있다, 제6도(b) 및 (c)에서 알 수 있듯이, 상기 3층막층의 전계강도에 고나한 가우스정리에 의하여 ∈.∈. E (∈:진공유전율, ∈:비유전율, E:전계강도)가 일정하게 유지된다.
제6도(b) 및 (c)의 밴드도에서 밴드의 경사는 전계강도를 표시한다.
결과적으로 전계강도는 유전율(Sio)의 약2배,(∈=7.6)의 SiN에서 Sio의 경사는 약1/2로 감소된다. 이와 같은 막에 강한 전계가 인가되어서, 홀(hole)과 전자가 정 및 전극으로부터 각각 터널주입된다. 이들 홀과 전자가 절연막 내부를 손상시켜 전하를 트랩(trap)한다.
이들 트랩에 의하여 국부적인 전계가 한계수준을 초과하면, 점차 전류 주입이 조장된다.
이 결과 절연막의 손상을 초래하게 된다. 상술한 것이 절연막 파괴의 모델이다.
제6도(a)에 표시한 바와 같은 산화막/질화막/산화막의 3층 구조로 된 콘덴서 양측 상하부전극에 다결정 실리콘을 사용한 콘덴서의 신뢰성에 관한 실혐결과 다음과 같은 결론을 얻었다.
(i)하부산화막(8c)은 가능한한 얇아야 한다. 이것은 산화중 폴리실리콘의 결정입계 변동이 이 산화막(8c)에 신뢰성이 불균질을 일으키게 하기 때문으로 추정도니다.
현존의 CVD장치에서는 하부산화막의 두께를 0.5mm정도까지 감소시킬 수 있다.
(ii)상부산화막(8b)는 절연막중의 누설잔류를 제어하는 작용을 하며, 전체막의 누설잔류는 통과하는 캐리어(carrier)수로 결정된다. DRAM의 충분한 회생시간(refresh time)을 유지하기 위하여는 상부산화막(8b)의 두께는 다음(5)식으로 표시된 값 이상으로 되어야 한다.
상부산화막 두께(nm)≥3/5V(nm/볼트)………………… (5)
폴리실리콘으로 형성된 상부 및 하부의 전극을 실험하였다.
다수의 콘덴서가 유전체막으로서 상술한 ON막을 사용하여 그들 사이에 형성되었다.
이 절연작의 수명은 양 전극간에 인가된 전압을 측정하였다. 그 결과는 제7도에 표시된 바와 같다. 유전체막의 두께는 상부 Sio/중간부 SiN/하부=3nm/8nm/0.5nm이다. 모든 유전체막 두께가 Sio의 경우라고 하면, 콘덴서는 Sio막 7.5nm에 상당한다.
이 막두께가 변동하여도 결과의 직선관계가 예컨데 직선의 경사가 동일하기 때문에 다음 결론에 영향을 주지 않는다. 실험의 측정에 관하여, 폴리실리콘의 하부전극(7)에 불순물 도입법으로 다음 3방법이 사용되었다.
(a) CVD중에 동시에 10 cm 이상의 인을 도프(dope)한 인도폴리실리콘, (b) CVD폴리실리콘 형성후 10 cm 이상의 비소를 이온주입한 폴리실리콘, (c)막 (b)의 형성 후 질소분위기중 (900℃)에서 30분간 소둔하고, 미리 비소를 활성화한 폴리실리콘.
이들 3종류의 폴리실리콘상에 상기 유전체막을 형성하여 콘덴서를 생성하였다. 콘덴서의 MTTF는 전극잔에 인가된 전압(V-Vstore)을 변동시켜 측정하였으며 그 결과는 제7도에 표시되어 있다. 제7도에서. 인가전압이 절대치 8V를 초과한 영역에서는 전계의존성이 약간 완만한 곡선으로 되는 경향이 있음을 인지하였다.
그러나, 이 도면에서 표시된 영역에서는, logMTTF와 (V-Vstore)는 직선관계가 되고 상기 제(4)식에 표시한 전계의존성이 유지되어있다. 수명예측선(18)은 상부전극(9)측이 마이너스인 수명예측선이며, 폴리실리콘으 형성법(a), (b) 및 (c)의 방법으로 형성된 모든 실리콘은 거의 차이가 없으며 동일한 직선상에 있게 된다. 수명예측선(19)는 상부전극선(9)측이 플러스인 수명예측선이고, 폴리실리콘을 (a)혹은 (b)방법으로 형성한 경우의 수명예측선이다.
수명예측선(20)은 상부전극(9)측이 플러스인 구명예측선이고, 폴리실리콘은 (c)방법으로 형성된 것이다. 폴리실리콘상의 ON막의 신뢰성(수명)은 막에 인가되는 전계방향에 대하여 비대칭이며 상부전극(9)에 플러스전위가 인가된 쪽이 단면임이 명백하다.
이는 제6도(a)-(c)를 참조로 설명될 수가 있다. 제6도(b)에서 막 내를 흐르는 전류는 상부전극(9)이 마이너스일 때 상부산화막(8b)을 터널링(tunneling)하는 전자로 지배된다.
제6도(c)와 같이 상부전극이 플러스일 때 상부산화막을 흐르는 전류는 주로 상부산화막(8b)을 흐르는 홀에 의하여 지배된다. 홀은 전자보다도 유전체막을 파손(트랩의 생성)하는데 더 큰 영향을 준다. 그러므로 플러스의 상부전극(9)은 ON막에 대하여 가혹한 스트레스로서 작용하여 수명을 단축시키게 된다. 유전체막의 수명이 전계 방향에 의하여 비대칭이므로, 폴리실리콘상의 ON막에 대하여 플러스ㆍ마이너스의 동일한 절대치의 전계를 인가하는 1/2V셀 플레이트방식은 신뢰성상 불리함을 발견하였다. 예를 들면, (c)방법의 폴리실리콘상의 막에 대한 수명예측선(플러스측이 수명예측선(20), 마이너스측이 수명예측선(18)에 V=5V의 경우 1/2V셀 플레이트방싱에 의한 전압을 인가하여 제7도에서 수명을 구한다.
결과는 제7도에서 화살표(21)로 표시된다. 즉 수명은 플러스측에서 10 초인데 대하여 마이너스측에서는 10 초이다. 이는 마이너스측에서는 많은 여우가 있는 반면 플러스의 수명이 먼저 전체적으로 약 10 초의 MTTF의 수명을 다하게 된다.
한편, 동일형의 유전체막에 대하여 V=5V에서 동작시 셀 프레이트전압을 1.2V까지 내리고, 유전체막에 인가되는 전압을 플러스측에서 1.2V, 마이너스측에서 -3.8V로 설정한 경우 결과는 화살표(22)로 표시한 바와 같이 플러스측, 마이너스측 양쪽 수명이 동일하게 약 5×10 초로 신장된다. 이 결과, 종래의 1/2V셀 플레이트(10 초)의 경우보다도 더 긴 약 10 초의 수명을 얻을 수 있다. 상기 사실은 또한 상기 방법(a) 및 (b)의 경우에도 적용된다.
제7도 화살표(23)로 표시한 바와 같이 1/2V셀 플레이트에 의한 수명은 10 초에 한정된다.
셀 플레이트전압을 1.6V로 설정하고, 유전체막에 인가되는 전압을 플러스측에서 1.6V, 마이너스측에서 -3.4V(전압진폭5V)로 함으로써, 수명은 5×10 초로 향상된다.
이 발명은 콘덴서전극의 유전체막 수명이 전계의 방향에 의하여 비대칭인 것을 이용하고 있다. 즉 셀 플레이트(제2콘덴서전극)의 콘덴서전압 V을 제1콘덴서전극이 동작시 인가되는 논리전압 진폭이 0V가 아닌 동등하지 않는 전압으로 분할되는 것을 이용한 것이다.
상기 부등 분할의 전압치의 최적치는 다음 (7)식과 같다. 논리전압 진폭이 제7도와 같이 5V일 때 상기에서 구한 V의 최적치는 제8도의 일반적인 전압진폭(V-V)로 표시된다.
제8도에서 사선영역은 가종하부폴리실리콘(콘덴서 하부전극)의 변동을 고려한 V의 최적치 범위를 표시하고 있다. 실험결과에 의하면 논리전압진폭(V-V)이 2.5V로 하강할때까지도 V의 최적치는 (6)식의 범위로 되어야 한다고 말할 수 있다.(전압의 단위는 볼트)
0.65(VH-VL)-1.6≥VGG≥0.65(VH-VL)-2.1 …………… (6)
상기 식은 제7도에 표시한 (a)(b)(c)의 3종류의 하부 폴리실리콘(콘덴서 하부전극)에 대하여 실시한 실험에 의하여 설정된 것이다.
하부폴리실리콘의 변동으로 인한 변동폭을 상하한의 허용범위 20%로 볼 때, VGG의 최대치 범위는 다음 (7)식과 같이 약간 확대된다(단위는 볼트).
0.65(VH-VL)-1.3≥VGG≥0.65(VH-VL)-2.5 ………… (7)
또한 제8도에 명백한 바와 같이 논리전압진폭(VH-VL)이 2V이하인 영역에서는 상술한 ON막을 콘덴서 유전체막으로 사용하는 한은 VGG를 0V로 설정함으로써 막의 신뢰성이 향상된다.
이는 또한 이 발명에 관련한 실험에서 얻은 중요한 결론이다. 다음은 이 발명의 한 실시예를 상기 결론에 의하여 설명한다. 먼저, 이 발명의 실시예에 의한 제조프로세서를 제9도 (a)-(c)에 의하여 설명한다. 제9도 (a)와 같이 반도체기판(1)상에 분리영역이 되는 두꺼운 실리콘산화막(Sio2)중 (2)을 선택적으로 형성한다. 이어서, 제9도(b)와 같이 기판 표면을 산화시켜 MOS트랜지스터에 게이트산화막(3)을 형성한 후 게이트전극(4)을 형성한다.
이 게이트전극을 마스크로 사용하여 기판(1)과 반대 도전형의 불순물을 도입하여 불순물확산층(5)을 형성한다. 게이트전극(4)의 재료로서 인 등의 불순물로 유전율이 감축된 폴리실리콘을 사용하는 경우가 많으나 WSi2및 MOSi2와 같은 실리사이드로 사용될 수 있다.
그리고 제9도(c)에 표시한 바와 같이, 층간 절연막층(6)을 CVD법에 의해 전면표면상에 형성한 후 이방성(異方性)에 칭법을 사용하여 MOS트랜지스터영역과 분리영역간에 확산층(5) 표면을 노출시킨다. 제9도(d)와 같이, 예컨대 폴리실리콘을 CVD법에 의하여 그 전면에 퇴적한다.
리소그래피(lithography)법을 사용하여 소정형상으로 패턴하고 콘덴서의 하부전극(7)을 형성한다. 이 하부전극(7)의 형성방법을 콘덴서의 신뢰성에 중대한 영향을 미친다.
좋은 결과를 가져오는 폴리실리콘의 형성방법은 실란(SiH4)과 포스핀(PH3)을 약 650℃로 가열한 감압 CVD체임버에 반응시킨 인도프폴리실리콘 또는 동일한 체임버에서 실란만의 반응으로 폴리실리콘막을 형성한다. 그후 이온주입법에 의하여 3×10 15cm-2정도의 비소를 주입한다.
제9도(e)와 같이, 유전체막(8)을 전표면상에 형성한다. 즉 약 720℃-750℃로 가열된 감압 CVD체임버에 실란(SiH4)와 암모니아(NH3)를 도입하여 먼저 Si3N4막을 형성한다.
이후 이 막은 850℃-900℃의 산화체임버(상압)에서 산소 혹은 수증기(H2O)분위기로서 그 표면을 Si3N4로부터 Sio2로 전환시킨다.
이 결과 형성된 막은 제5도(a)와 같은 Sio2/Si3N4/Sio2의 3층구조가 된다.
제9도(F)와 같이, 콘덴서 상부전극(9)는 통상적인 리소그래피법 및 에칭법으로 패턴닝하여서 하부전극측을 완전히 덮도록 퇴적된다. 인과 비소를 도프한 폴리실리콘은 통상적으로 콘덴서 상부전극층(9)의 재료로서 사용되나 WSi2및 MOSi2와 같은 실리사이드도 사용된다.
이렇게하여 콘덴서 및 트랜지스터가 상술한 공정으로 형성된다.
제9도(g)와 같이, 층간절연막(10)을 형성하고 확산층(5) 표면까지 소정위치에 접촉홀을 형성한다. 그리고 게이트전극(4)의 뻗는 방향과 대략 직각인 방향으로 뻗도록 비트선 배선(11)을 형성한다. 이에 따라 DRAM메모리셀의 주요부분이 완성된다.
그리고 한쌍의 확산층(5), 게이트산화막(3), 게이트전극(4) 및 반도체기판(1)으로 MOS트랜지스터(12)가 구성된다, 또, 하부전극(7), 유전체막(8), 및 상부전극(9)으로 콘덴서(13)가 구성된다. 이 실시예에서는 비트선(11)이 최종단계에서 형성하였으나 원칙적으로 콘덴서 형성전에 비트선(11)을 형성하여도 지장은 없다. 상기와 같은 스텝으로 스택형 콘덴서가 있는 DRAM셀이 형성된다. 콘덴서 구조는 폴리실리콘으로 된 상하부전극과 Sio2/Si3N4/Sio2의 3층구조로 층간 절연작으로 구성된다. 이러한 DRAM셀의 회로도는 제10도와 같다.
제9도(g)에서 VGG에 접속된 콘덴서의 한쪽전극은 콘덴서 상부전극(9)에 상당한다.
이 부분에 인가되는 전압 VGG를 (7)식 범위의 특정치로 설정함으로써, 산화된 실리콘질화막의 수명은 종래의 1/2VCC형셀 플레이트 전위방식에 비하여 n=1.5이상 길게 된다.
여기서 VGG의 설정을 상기와 같은 값으로 회로상에 설정하는 것은 전압 VCC의 분압 비율을 변동시키면 되면 회로의 큰 곤란없이 용이하게 구성할 수 있다.
제11도는 이 발명의 실시예에 의한 VGG발생기가 있는 DRAM구성의 블록도이다.
이 제11도에서, 복수의 워드선(4)은 비트선(11)을 교차하는 방향에 소정의 간격을 두고 배치된다. 트랜스퍼게이트 트랜지스터(12)의 한쪽 전극은 비트선(11)의 소정위치에 접속된다.
트랜스퍼게이트 트랜지스터(12)의 제어전극은 워드선(4)에 접속된다.
트랜스퍼게이트 트랜지스터(12)의 다른 전극은 콘덴서(13)의 하부전극(7)에 접속된다.
콘덴서(13)의 상부전극(9)은 VGG발생기 (17)에 접속된다. 전원전압 VCC(5V) 및 접지전압VSS(0V)는 VGG발생기(17)에 접속된다. VGG는 VGG의 허용범위가 ±20%인 (7)식에서 구한다.
이 실시예에서, VH는 VCC에, 그리고 VL는 VSS에 상당한다. 그리고, VCC는 5V 및 VSS는 0V이다. 따라서 VGG는 0.75V이상 1.95V 이하의 범위에서 설정하면 된다.
상기 범위내에 설정된 VGG를 콘덴서(13)의 상부전극(9)에 인가상태에서 콘덴서(13)의 하부전극(7)에 VH혹은 VL의 전압을 인가함으로써 메모리동작이 수행된다
이에 따라 종래의 1/2VCC셀플레이트방식에 비하여 콘덴서(13)의 유존체막(8)수명을 연장시킬 수 있다. 제12도는 제11도의 VGG발생기의 상세 설명을 위한 구성도이다.
이 제12도에서, 저항 R1 및 R2가 VCC가 접속되는 단자(17a)와 VSS가 접속되는 단자(17b)간에 직렬로 접속된다. 저항 R!과 R2의 접석점은 VGG를 공급하는 단자(17c)에 접속된다.
이와 같이 구성함으로써 VGG의 소정의 분할비로 분할할 수 있어 VGG를 소정치로 용이하게 설정할 수 있다. 이러한 구성의 경우 VGG는 다음 (8)식으로 표시된다.
이 실시예에서는 저항 R1 및 R2를 사용하여 VCC를 분할하는 고정전압 발생기(17)를 기술하였으나 이에 한정되는 것은 아니고 저항기 사용없이 소정치로 VGG를 설정하는 고정전압 발생기를 채용하여도 된다. 또 이 발명에서는 폴리실리콘 스택형 DRAM셀을 채용하는 것을 설명하였으나 실리콘기판의 홈에 콘덴서가 있는 트랜치현 DRAM셀의 적용도 가능하다.
제4도의 종래의 플레이너형 DRAM셀에서, 콘덴서의 유전체막으로 Sio2/ Si3N4/ Sio2의 3층막을 채용할 수도 있다. 이 경우 VGG전압 설정에 관하여 이 발명이 유효하다.
왜냐하면 제6도(b) 및 (c)에 관련하여 설명한 바와 같이 이 발명의 전제가 물리형상이 절연막내 트랩형성에 관여하기 때문이다.
이 발명의 반도체 장치에서, 0보다 크고 고논리전압 VH및 저논리전압 VL의 산술평균치보다 작은 고정전압이 고정전 발생기에서 서로 대향 배치된 제1전극과 제2전극과 그 양 전극간에 형성된 다층 유전체막으로 구성된 콘덴서의 제2전극으로 인가됨으로써, 다층유전체막의 수명특성에 적합한 고정전압이 콘덴서의 제2전극에 인가되어 콘덴서유전체막의 수명을 현저하게 향상시킨다. 이 발명의 반도체 장치의 제어방법은 서로 대향하여 배치된 제전극과 제2전극과 그 양 전극간에 형성된 다층유전체막으로 구성된 콘덴서의 제1전극에 반도체 장치의 동작시 고논리전압 VH와 저논리전압 VL을 교대로 인가하는 스텝과, 0보다 크고 고논리전압 VH및 저논리전압 VL의 산술평균치보다 적게 설정된 고정전압치 VGG을 제2전극으로 인가하는 스텝으로 구성된다, 그러므로, 다층 유전체막의 수명특성에 적합한 고정전압이 콘덴서의 제2전극에 인가된다. 결과적으로 콘덴서의 유전체막의 수명은 현처히 향상되고, ON(Oxidized Nltride)막으로 형성된 콘덴서유전체막의 신뢰성을 향상시킬 수 있다.

Claims (24)

  1. 고논리레벨신호 VH및 저논리레벨신호 VL을 축적하는 것으로, 다층유전체막으로 분리된 제1전극과 제2전극으로 형성되고, 상기 제1전극에서 상기 논리레벨신호를 수신하는 콘덴서와, 상기 콘덴서의 제2전극에 접속되고, 제(0)보다 크고, 상기 고논리레벨신호 VH와 저논리레벨신호 VL의 산술평균치보다 작은 고정전압 VGG를 상기 제2전극에 인가하는 고정전압 발생기를 구비한 반도체장치.
  2. 제1항에 있어서, 상기 고정전압VGG는 아래식으로 표시된 전압범위내인 반도체장치.
    0.65(VH-VL)-1.3≥VGG≥0.65(VH-VL)-2.5
  3. 제2항에 있어서, 상기 저논리레벨신호는 0V이며, 상기 고정전압은 0.75내지 1.95V범위내에이고, 그리고 고논리레벨신호는 5V인 반도체장치.
  4. 제2항에 있어서, 상기 저논리레벨신호는 제로(0)V, 상기 고정전압은 0.9내지 1.3V범위내, 그리고 고논리레벨신호는 5V인 반도체장치.
  5. 제1항에 있어서, 상기 다층유전체막은 상기 제1전극상에 형성된 실리콘 산화막과, 상기 제1전극양측상의 상기 실리콘 질화막을 덮는 실리콘 산화막으로 구성된 반도체장치.
  6. 제5항에 있어서, 고정전압 VGG는 아래식으로 표시된 전압범위인 반도체장치.
    0.65(VH-VL)-1.3≥VGG≥0.65(VH-VL)-2.5
  7. 제6항에 있어서, 상기 저논리레벨신호는 제로(0)V, 상기 고정전압은 0.75내지 1.95V범위내, 그리고 상기 고논리레벨신호는 5V인 반도체 장치.
  8. 제1항에 있어서, 복수의 상기 콘덴서와, 복수의 워드선과 행렬을 형성하는 상기 워드선에 교차하는 복수의 비트선과, 상기 워드선과 비트선의 교차점에 비치된 복수의 메모리셀을 추가 구비하고, 상기 메모리셀은 각각(i)상기 메모리셀중 하나를 선택하는 선택신호에 반응하여, 제1스위칭단자가 비트선중 한선에 접속되고 제어단자가 워드선중 한선에 접속된 반도체 스위칭 소자와, (ii)상기 반도체 스위칭 소자의 제2스위칭 단자에 상기 제1전극이 각각 접속되고 이 제1전극에서 논리레벨신호를 수신하는 상기 복수의 콘덴서중 하나로 구성된 반도체장치.
  9. 제8항에 있어서, VGG는 아래식으로 표시된 전압범위내인 반도체장치.
    0.65(VH-VL)-1.3≥VGG≥0.65(VH-VL)-2.5
  10. 제9항에 있어서, 상지 저논리레벨신호는 0V, 상기 고정전압은 0.75내지 1.95V범위내, 그리고 상기 고논리레벨신호는 5V인 반도체장치.
  11. 제10항에 있어서, 상기 논리레벨신호 제로(0)V, 고정전압 0.9내지 1.3V범위내, 그리고 고논리레벨산호는 5V인 반도체장치.
  12. 제8항에 있어서, 상기 다층유전체막은 제1전극상에 형성된 실리콘 질화막과, 상기 제1전극 양측상의 상기 실리콘 질화막을 덮는 실리콘 산화막으로 구성된 반도체장치.
  13. 다층유전체막으로 분리된 제1및 제2의 전극이 있는 콘덴서로 구성된 반도체장치의 동작시에 상기 제1전극으로 고정전압을 교대로 인가하는 스텝과 상기 제2전극에 제로보다 크고 상기 고정전압(VH)(V`)의 산술편균치보다 적은 고정전압 VGG를 인가하는 스텝으로 구성되는 반도체장치 제어방법.
  14. 제13항에 있어서, 상기 고정전압 VGG는 아래식으로 표시된 전압범위인 반도체장치 제어방법.
    0.65(VH-VL)-1.3≥VGG≥0.65(VH-VL)-2.5
  15. 다층유전체막으로 분리된 제1및 제2의 전극이 있는 콘덴서내에 고논리레벨신호 VH및 저논리레벨신호 VL을 선택적으로 축적하는 방법은, 상기 제2전극에 고정전압 VGG를 인가하는 스텝과, 상기 제 1전극에 상기 고논리레벨신호VH및 저논리레벨신호VL을 선택적으로 인가하는 스텝으로 구성되고, 상기 고정전압 VGG는 제로보다 크고 상기 VL및 VH의 산술평균치보다 적으며, 이에 따라 고저논리레벨에 상당하는 전하가 상기 콘덴서에 각각 축적되는 반도체장치 제어방법.
  16. 제15항에 있어서, 상기 고정전압 VGG는 아래식으로 표시되는 전압범위내인 반도체장치 제어방법.
    0.65(VH-VL)-1.3≥VGG≥0.65(VH-VL)-2.5
  17. 제16항에 있어서, 상기 저논리레벨신호는 VL는 제로(0)V, 상기 고정전압은 0.75내지 1.95범위내, 그리고 상기 고논리레벨신호 VH는 5V인 반도체 제어방법.
  18. 제16항에 있어서, 상기 저논리레벨산호 VL는 제로(0)V, 상기 고정전압 0.9내지 1.3V범위내, 그리고 고논리레벨신호는 5V인 반도체 제어방법.
  19. 제15항에 있어서, 상기 다층유전체막은 제1전극상에 형성된 실리콘 질화막을 덮는 실리콘 산화막으로 구성된 반도체 제어방법.
  20. 복수의 워드선과, 행렬을 형성하는 상기 워드선에 교차하여 배치된 복수의 비트선과, 상기 워드선과 비트선의 교차점에 배치된 복수의 메모리셀로 구성되고, 상기 각 메모리셀은 고논리레벨신호 VH및 저논리레벨신호 VL를 축적하는 다층유전체막으로 분리된 제1및 제2의 전극이 있는 콘덴서와, 반도체 스위칭 소자를 구비하며, 상기 제1전극이 상기 반도체 스위칭 소자의 제2스위칭 단자에 접속되어 상기 제1전극에 상기 논리레벨신호를 수신하는 반도체의 동작방법은, 상기 고저레벨신호 VH및 VL의 산술평균치이하의 제로가 아닌 고정전압 VGG를 상기 제2전극에 인가하는 스텝과 ,상기 고저논리레벨신호 VH제2전극에 인가하는 스텝과, 상기행선택전압에 응답하여 상기 메모리셀중 하나의 해당 콘덴서를 상기 비트선중 해당선에 접속하고 상기 고저논리레벨신호 VH및 VL중 하나를 선택적으로 인가하는 스텝으로 구성된 반도체 제어방법.
  21. 제20항에 있어서, 고정전압 VGG는 아래식으로 표시된 전압범위내인 반도체 제어방법.
    0.65(VH-VL)-1.3≥VGG≥0.65(VH-VL)-2.5
  22. 제21항에 있어서, 상기 저논리레벨신호 VL는 제로(0)V, 상기 고정전압 0.75내지 1.95V내, 그리고 고논리레벨신호는 5V인 반도체 제어방법.
  23. 제21항에 있어서, 상기 저논리레벨신호는 제로(0)V, 상기 고정전압은 0.9내지 1.3V범위내, 그리고 상기 고논리레벨신호는 5V인 반도체 제어방법.
  24. 제20항에 있어서, 상기 다층유전체막은 상기 제1전극상에 형성된 실리콘 질화막과, 상기 제1전극 양측상의 상기 실리콘 질화막을 덮는 산화막으로 구성된 반도체 제어방법.
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