JPS6123662B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は絶縁ゲート型電界効果トランジスタの
一種であるMOS電界効果トランジスタとコンデ
ンサとを有する半導体装置に関するものであり、
メモリ素子などに適したものである。

従来、MOS電界効果トランジスタとコンデン
サとを有する半導体装置においては、該コンデン
サの一方の電極として半導体基板表面の反転層を
利用しているので、該半導体基板表面が上記
MOS電界効果トランジスタのためのソース領
域、ドレン領域および反転層だけでなく上記コン
デンサの反転層によつても占有されてしまう。さ
らに、該コンデンサの容量を増加させるためには
より広い面積に渡る反転層を要し、半導体基板表
面がコンデンサによつて占められる面積は増々増
大する。このように従来の構造は半導体基板表面
の占有面積の縮小化さらには集積度の向上の面で
望ましくない。

ここで、MOS電界効果トランジスタとコンデ
ンサとを有する半導体装置として代表的なメモリ
素子を例にとつて具体的に説明する。第１図は従
来のトランジスタ型メモリ素子を示した断面図で
ある。図示のように、従来の１トランジスタ型メ
モリ素子はＰ型半導体基板１の一表面にMOS電
界効果トランジスタＱとコンデンサＣとが並置さ
れた恰好となつている。半導体基板１の一表面に
適当な半導体拡散技術によつて一対のN⁺拡散層
２，３を適宜離間させて形成した後、ゲート酸化
膜４を略々全面に、但し図面上の右手のN⁺拡散
層２からの引出線Ｙの接続部を除いて被覆し、そ
の上部、両拡散層２，３間に渡つて蒸着等これも
周知の手法によりゲート電極５を設けてなつてい
てゲート電極には引出線Ｘが付されている。拡散
層２および３はMOSトランジスタＱのソース領
域およびドレイン領域を構成している。コンデン
サＣは半導体基板１にあつてもドレイン拡散層３
の更に左方に位置する部分の表面反転層１ａと電
極６との間で構成され両者の間に通常挾まれる絶
縁膜４ａは一般に既述のトランジスタＱの作成時
に施したゲート酸化膜４がそのまま流用されてい
る。コンデンサのゲート電極６には外部引出線
Y′が適宜備えられるが他方の電極、即ち半導体
基板表面反転層１ａは必然的にトランジスタＱの
ドレイン領域３に電気的に結合されることにな
る。

このような構成を採る等価回路を図示したもの
が第２図である。図においてドレイン領域はコン
デンサＣの一方の電極として表面反転層１ａに予
め接続されているから、例えばトランジスタＱの
ゲート電極引出線Ｘをワード線、ソース電極引出
線Ｙをビツト線、コンデンサＣのゲート電極引出
線Y′を電源線または接地線とすればトランジス
タＱの転送ゲートそしてのスイツチ作用とコンデ
ンサＣの選択的な電荷蓄積機能とによりメモリ素
子としての機能が生まれる訳である。

第２図に示す等価回路は既存の１トランジスタ
型メモリ素子の基本回路ともいえるものであつ
て、その書き込み、読み出しの動作態様は既に周
知のごとであり、これい上説明しない。

この１トランジスタ型メモリ素子においてもコ
ンデンサが半導体基板表面を占有してしまう。さ
らにコンデンサは電荷蓄積量を大きく取ろうとす
れば必然的に半導体基板表面の占有面積も大きく
なつてしまい一メモリ素子当りの占有面積縮小
化、総体的な集積度向上の面からはますます望ま
しくないことになる。

本発明の目的は、絶縁ゲート型電界効果トラン
ジスタとコンデンサとを有する半導体装置におい
て、半導体基板表面上に形成させた絶縁物中に上
記コンデンサを構成する２つの電極を設け、上記
半導体基板表面を上記コンデンサが全く占有しな
い構造とした半導体装置を提供することにある。

本発明によれば、絶縁ゲート型電界効果トラン
ジスタとコンデンサとを有する半導体装置におい
て、半導体基板と、該半導体基板の一表面に形成
された、上記電界効果トランジスタ構成用のソー
スおよびドレイン領域と、上記半導体基板の上記
表面上に形成された、上記電界効果トランジスタ
のゲート絶縁膜となる第１の絶縁膜と、該第１の
絶縁膜上に形成された、上記電界効果トランジス
タ構成用のゲート電極と、上記半導体基板の上記
表面上に形成された第２の絶縁膜と、該第２の絶
縁膜上に形成され、上記ソースおよびドレイン領
域の一方に接続された、上記コンデンサ構成用の
第１の電極と、該第１の電極上に形成された第３
の絶縁膜と、該第３の絶縁膜上に形成された上記
コンデンサ構成用の第２の電極と、該第２の電極
と絶縁された状態に該第２の電極上に形成され、
上記ゲート電極に接続されたゲート電極引出線と
を有し、上記第２の絶縁膜は、その直下の半導体
基板表面に上記第１の電極による反転層を形成さ
せ得ない厚みを有し、上記半導体基板の上記表面
上より透視的にみて上記第１および第２の電極が
それぞれ上記ソース領域と上記ドレイン領域との
対向部間の領域以外の領域の少なくとも一部に配
置されていることを特徴とする半導体装置が得ら
れる。

以下、本発明の実施例について図面を参照して
説明する。

第３図は本発明を１トランジスタ型メモリ素子
に適用した第１の実施例を示したもので、ａは断
面図、ｂは平面図である。なお、第３図ｂは図面
を見易くするために第３図ａにおける酸化膜１４
を除去して示してある。図において、Ｑは選択ト
ランジスタ（MOS電界効果トランジスタ）、Ｃは
データ蓄積コンデンサであつて、メモリ全体とし
てはふつう極めて多くの選択トランジスタおよび
データ蓄積コンデンサが整列している。また、１
１はｐ型半導体基板、１２および１３はいずれも
n⁺拡散層であつて、トランジスタＱのソース領
域およびドレイン領域をそれぞれ構成している。
またソース領域１２はメモリ素子のビツト線を形
成している。１４は酸化膜、１５は金属配線であ
つてトランジスタＱのゲート電極であると同時に
ワード線を形成している。１６および１７はそれ
ぞれ3000Å程度の導電皮膜（ポリシリコンでもよ
い）である。１６はコンデンサＣの第１の電極を
形成し、ドレイン領域１３に結合している。１７
はコンデンサＣの第２の電極を形成すると同時に
メモリ素子の電源線または接地線を形成してい
る。また、１４ａは1000Å程度の高誘電率の酸化
膜であつて、トランジスタＱのゲート絶縁膜とな
るものであり、ソース領域１２とドレイン領域１
３との間の半導体基板表面に反転層（チヤンネ
ル）の形成を可能にするものである。１４ｂは
6000Å程度の高誘電率の酸化膜であつて、直下の
半導体基板表面に反転層（チヤンネル）の形成を
不可能にするものである。１４ｃは1000Å程度の
高誘電率の酸化膜であり、コンデンサＣの第１お
よび第２の電極１６，１７に挾持されるものであ
る。この第３図のメモリ素子は第３図と同一の等
価回路を構成している。第３図ｂから明らかなよ
うにワード線１５がビツト線１２の上方でビツト
線１２と交さしている。なお、第３図ａにおい
て、コンデンサの電極１６，１７の下方の半導体
基板１１表面を選択トランジスタＱ間の分離層を
形成するのに用いることができる。また、コンデ
ンサＣの第１および第２の電極間の酸化膜１４ｃ
として酸化シリコンの代りに誘電率の更に高い窒
化シリコンや酸化シリコンと窒化シリコンとを組
合せたものを用いて、コンデンサＣの容量を更に
大きくすることができる。また第３図においては
ワード線１５がトランジスタＱのゲート電極を兼
ねているが、ゲート電極とワード線とを別個に形
成しこれらの間をコンタクトにて電気的な接続を
とるようにしてもよい。

第４図は本発明を１トランジスタ型メモリ素子
に適用した第２の実施例を示し、ａは平面図、ｂ
はａのＡ―Ａ断面図である。なお、第４図ａは図
面を見易くするため酸化膜１４および電源（接地
線）１７を除去して示し、ワード線１５を一点鎖
線にて示してある。なお、接地線１７は第４図ａ
においてドレイン領域１３とビツト線１２との対
向部間の領域（チヤンネル領域）１８のみに穴が
あけられた形状のものである。また、コンデンサ
Ｃの第１の電極１６は全体が平坦なもの１６ａと
両端が１６ａと両端が上つているものの１６ｂの
２種類で構成しこれらを素子交互配置したもので
ある。特に第４図ｂから分るように各第１の電極
は２回に分け２つのレベルで形成することができ
るので、中間にマスクのためのスペースを設ける
必要がなく、第１の電極をビツト線１２の方向に
隙間なく形成することができ、コデンサＣの容量
の実効面積を増加させることができる。なお、各
第１の電極は第４図ａから分るようにワード線１
５の方向にはビツト線１２にいたるまで延びてい
るが、ドレイン領域１３とビツト線１２との対向
部間の領域（チヤンネル領域）１８を覆つてはい
ない。

第５図は本発明を１トランジスタ型メモリ素子
に適用した第３の実施例を示した第４図ａと同様
な図である。コンデンサＣの第１の電極として平
坦なもの１６ａと両端が上がつているもの１６ｂ
の２種類用意するのは第１図の場合と同様である
が、ただ端の上つたところがワード線１５の方向
であり、したがつて素子はワード線方向に隙間な
く形成することができることが異なつている。電
極線（接地線）は第４図と同様に領域１８のみに
穴があけられた形状のものである。

第６図は本発明を１トランジスタ型メモリ素子
に適用した第４の実施例を示した第４図と同様な
図である。この場合、コンデンサＣの第１の電極
を３つのレベル１６ａ，１６ｂ，１６ｃで形成
し、ドレイン領域１３とビツト線１２との対向部
間の領域（チヤンネル領域）１８以外のすべての
領域に隙間なくしきつめたものである。電源線
（接地線）は第４図および第５図と同様に領域１
８のみに穴をあけた形状のものを使用する。

以上に本発明を１トランジスタ型メモリ素子に
適用した実施例を説明したが、本発明はそれに限
定されずその他のコンデンサと絶縁ゲート型電界
効果トランジスタとを有する半導体装置にも適用
可能である。

以上説明したように、本発明によれば、絶縁ゲ
ート型電界効果トランジスタのソース領域とドレ
イン領域との対向部間の領域以外の半導体基板表
面上に、形成させた絶縁物中に、上記コンデンサ
を構成する２つの電極を設け、半導体基板表面を
上記コンデンサが全く占有しない構造とした、集
積度向上に適した半導体装置が得られる。また、
本発明では、該コンデンサの下方の半導体基板表
面を上記トランジスタとそれに隣接する絶縁ゲー
ト型電界効果トランジスタとの間の分離層を形成
するのに用いることができる。更に、本発明で
は、固定電位が与えられるコンデンサ構成用の第
２の電極が、絶縁ゲート型電界効果トランジスタ
のソース及びドレイン領域の一方に結合したコン
デンサ構成用の第１の電極の上に、絶縁物を介し
て形成され、また、該絶縁ゲート型電界効果トラ
ンジスタのゲート電極に接続されたゲート電極引
出線（即ち、ワード線）が上記第２の電極の上に
絶縁物を介して形成されている。即ち、固定電位
の上記第２の電極が上記ゲート電極引出線と上記
トランジスタに結合された上記第１の電極との間
にあるので、上記ゲート電極引出線のパルスのノ
イズがメモリ素子としての本半導体装置の電位と
静電的に結合するのを防止することができる。従
つて、メモリ素子としての信頼性を向上させるこ
とができる。

【図面の簡単な説明】

第１図は従来の１トランジスタ型メモリ素子を
示した断面図、第２図は１トランジスタ型MOS
メモリ素子の等価回路を示した回路図である。第
３図は本発明を１トランジスタ型MOSメモリ素
子に適用した第１の実施例を示し、ａは断面図、
ｂは酸化膜１４を除去して示した平面図である。
第４図は本発明を１トランジスタ型メモリ素子に
適用した第２の実施例を示し、ａは酸化膜１４お
よび電源線（接地線）１７を除去して示した平面
図、ｂはａのＡ―Ａ断面図である。第５図は本発
明を１トランジスタ型メモリ素子に適用した第３
の実施例を示した第４図ｂと同様な図である。第
６図は本発明を１トランジスタ型メモリ素子に適
用した第４の実施例を示した第４図ｂと同様な図
である。 １１……ｐ型半導体基板、１２……ビツト線、
１３……ドレイン領域、１４……酸化膜、１５…
…ワード線、１６……コンデンサＣの第１の電
極、１７……電源線（接地線）。

Claims (1)

【特許請求の範囲】
1. １ 絶縁ゲート型電界効果トランジスタとコンデ
   ンサとを有する半導体装置において、半導体基板
   と、該半導体基板の一表面に形成された、上記電
   界効果トランジスタ構成用のソースおよびドレイ
   ン領域と、上記半導体基板の上記表面上に形成さ
   れた、上記電界効果トランジスタのゲート絶縁膜
   となる第１の絶縁膜と、該第１の絶縁膜上に形成
   された、上記電界効果トランジスタ構成用のゲー
   ト電極と、上記半導体基板の上記表面上に形成さ
   れた第２の絶縁膜と、該第２の絶縁膜上に形成さ
   れ、上記ソースおよびドレイン領域の一方に接続
   された、上記コンデンサ構成用の第１の電極と、
   該第１の電極上に形成された第３の絶縁膜と、該
   第３の絶縁膜上に形成された上記コンデンサ構成
   用の第２の電極と、該第２の電極と絶縁された状
   態に該第２の電極上に形成され、上記ゲート電極
   に接続されたゲート電極引出線とを有し、上記第
   ２の絶縁膜は、その直下の半導体基板表面に上記
   第１の電極による反転層を形成させ得ない厚みを
   有し、上記半導体基板の上記表面上により透視的
   にみて上記第１および第２の電極がそれぞれ上記
   ソース領域と上記ドレイン領域との対向部間の領
   域以外の領域の少なくとも一部に配置されている
   ことを特徴とする半導体装置。