KR920001404B1 - 겹쳐진 스택캐패시터를 내장한 반도체장치 - Google Patents

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Abstract

내용 없음.

Description

겹쳐진 스택캐패시터를 내장한 반도체장치
제1도는 종래방법에 따른 평면도.
제2도는 제1도는 선 A-A선 절단한 단면도.
제3도는 본 발명에 따른 평면도.
제4도는 제3도를 선 B-B로 절단한 단면도.
본 발명은 반도체 장치에 관한 것으로, 특히 캐패시터의 축전용량을 크게하여 집적도를 향상시킬 수 있는 겹쳐진 스택캐패시터를 내장한 반도체장치에 관한 것이다.
반도체 메모리 기술분야에 있어서 메모리용량을 증가시키기 위해 하나의 칩상에 메모리셀의 수를 증가시키는데 많은 노력을 기울이고 있으며, 이와 같은 목적을 달성하기 위하여 칩의 표면상에 다수의 메모리셀이 형성되는 메모리셀 어레이의 면적을 최소화 하는 것이 중요하다. 따라서 메모리셀의 면적을 최소화하기 위하여 1트랜지스터 1캐패시터의 메모리셀이 사용되며, 이 경우 캐패시터가 소정 용량을 갖기 위해서는 셀의 면적중 대부분을 캐패시터가 점유한다.
제1도는 종래의 스택캐패시터(Stack Capacitor)를 내장한 반도체 장치의 평면도로서, 영역(10)은 반도체기판이고, 영역(12)은 게이트 전극이며, 영역(14)는 콘택영역이고, 영역(16)은 스토리지 캐패시터(Storage Capacitor)를 나타내고 있다.
제2도는 제1도는 선 A-A로 절단한 단면도로서, 제1도전형의 반도체기판(10)상의 소정위치에 필드산화막(32)이 형성되었다. 또한 상기 필드산화막(32) 양측의 제1도전형의 반도체기판(10)에 제2도전형의 소오스영역(18)이 형성되고, 상기 소오스영역(18) 사이의 제1도전형의 반도체기판(10)에 상기 소오스영역(18)과 소정거리 이격되어 제2도전형의 드레인영역(20)이 형성되었다.
상기 소오스와 드레인영역(18)(20) 사이에는 채널영역이 형성되고, 상기 채널영역 상부에는 200-500A정도의 게이트 산화막(22)을 개재시켜 다결정 실리콘으로 게이트전극(12)을 형성하였다. 또한 상기 게이트전극(12)을 형성할때 상기 필드산화막(32) 상부에 다결정 실리콘으로 게이트(12)를 형성하였다.
상기 필드산화막(32) 상부에 형성된 게이트전극(12)은 단지 연결도체의 기능만을 하였다.
상기 게이트전극(12)의 양측단에 스페이서(24)를 형성하고 상기 소오스영역(18) 상부를 제외한 전표면에 절연막(26)을 도포하였다. 또한 상기 소오스영역(18)에 접촉하여 양측게이트전극(12) 사이에 2500-3000A 정도의 다결정 실리콘으로 이루어진 스토리지 캐패시터(16)가 있으며, 상기 스토리지 캐패시터(16) 상부에 유전막(28)과 플레이트폴리(30)가 형성되었다. 상기에서 유전막(28)은 100-150A 정도의 ONO막(Oxide-Nitride-Oxide)으로 형성되며, 또한 플레이트폴리(30)는 1500-2000A 정도의 두께이며 스토리지 캐패시터(26)를 접지시켰다.
이와 같이 종래의 스택셀캐패시터의 구조에 있어서는 상술한 바와 같이 스토리지 캐패시터(16) 형성시 하나의 콘택마스크와 스토리지 캐패시터 마스크를 사용하므로써 평면적인 측면에서 반도체장치를 제조하면 축적되는 용량에는 한계가 있다. 즉, 반도체장치에 축적할 수 있는 축적용량은 스토리지 캐패시터의 평면적에 비례한다. 이 때문에 16MDRM과 같이 고집적 반도체장치에 스택(Stack)공정을 적용하기 어려운 문제점이 있었다.
따라서 발명의 목적은 스택캐패시터를 사용하여 고집적화를 이룰수 있는 겹쳐진 스택캐패시터를 내장한 반도체 장치를 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위해 필드산화막에 의하여 이격된 제1 및 제2트랜지스터를 가지는 반도체 장치에 있어서, 상기 제1트랜지스터의 소오스영역에 연결되고 상기 필드산화막의 상부에서 확장되는 제1스토리지 캐패시터와, 상기 제1스토리지 캐패시터의 상면에 형성된 제1유전막과, 상기 제1유전막의 상면에 형성된 제1플레이트폴리층과, 상기 게2트랜지스터의 소오스영역에 연결되고 상기 필드산화막의 상부에서 상기 제1플레이트폴리층과 오버랩되어 확장되는 제2스토리지 캐패시터와, 상기 제2스토리지 캐패시터의 상면에 형성된 제2유전막과, 상기 제2유전막의 상면에 형성된 제2플레이트 폴리층을 구비함을 특징으로 한다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 겹쳐진 스택캐패시터를 내장한 반도체장치의 평면도를 나타낸 도면으로써 영역(40)은 제1도전형의 반도체기판이고, 영역(42)는 다결정 실리콘으로 이루어진 게이트 전극을 나타내며, 영역(46)은 다결정 실리콘으로 이루어진 제1스토리지 캐패시터이고, 영역(44)은 상기 제1스토리지 캐패시터(46)와 제1트랜지스터(TR1)의 소오스영역이 접촉하는 영역이며, 영역(50)은 제2스토리지 캐패시터(50)이고, 영역(48)은 상기 제2스토리지 캐패시터(50)와 제2트랜지스터(TR2)의 소오스영역이 접촉하는 영역이다. 또한 구간(0)은 제1 및 제2스토리지 캐패시터(46)(50)가 겹쳐진 영역이다.
제4도는 본 발명에 따른 제2도의 선 B-B에서 절단하여 본 단면도로서, 제1도전형의 반도체기판(40)의 상부의 표면에 필드산화막(52)이 형성된다. 또한 상기 필드산화막(52) 양측의 제1도전형의 반도체기판(40)에 제2도전형의 소오스영역(54)이 형성되고, 상기 소오스 영역(54) 사이 제1도전형의 반도체기판(40)에 상기 소오스영역(54)과 소정거리 이격되고 제2도전형의 드레인 영역(56)이 형성된다. 상기 제2도전형의 드레인영역(56)은 이웃하는 트랜지스터의 드레인 영역과 공통으로 이용된다.
그리고 상기 소오스와 드레인영역(54)(56) 사이에는 채널영역이 형성되고, 상기 채널영역 상부에는 200-500A 정도의 게이트 산화막(58)을 개재시켜 다결정 실리콘으로 게이트전극(42)이 형성된다. 또한 상기 게이트전극(42)을 형성할때 상기 필드산화막(52) 상부에 다결정실리콘으로 게이트전극(42)을 형성하였다. 상기 필드산화막(52) 상부에 형성된 게이트전극(42)은 단지 연결도체의 기능만을 한다. 상기 게이트전극(42)의 양측단에 BPSG막등으로 스페이서(62)를 형성하고, 상기 소오스영역(54) 상부를 제외한 전면에 제1절연막(64)을 도포한다.
또한 상기 제1트랜지스터(TR1)의 게이트전극(42)과 상기 필드산화막(52)의 타측상부에 형성된 게이트산화막(58)에 걸쳐 2500-3000A 정도의 다결정 실리콘으로 이루어진 제1스토리지 캐패시터(46)이 형성된다. 상기 제1스토리지 캐패시터(46)는 상기 제1트랜지스터(TR1)의 소오스영역(54)과 제1콘택영역(44)을 통해 접촉되며, 또한 상기 제1스토리지 캐패시터(46)의 양측끝단은 공정의 용이함 때문에 상기 게이트 전극(42)의 중앙에 위치한다. 상기 제1스토리지 캐패시터(46) 상부에 제1유전막(66)과 제1플레이트폴리(68)가 형성된다. 그때 상기 제1유전막(66)은 100-150A 정도의 ONO막이며, 또한 제1플레이트폴리(68)는 1500-2000A 정도의 두께이며 상기 제1스토리지 캐패시터(46)를 접지시킨다. 상기 제1플레이트폴리(68) 상부에 3000-5000A 정도의 산화막으로 제2절연막(70)을 형성한다.
또한 제2트랜지스터(TR2)의 게이트전극(42)과 상기 필드산화막(52)의 일측상부에 형성된 게이트 산화막(60)에 걸쳐 제2스토리지 캐패시터(50)를 형성하며, 상기 제2스토리지 캐패시터(50)도 제1스토리지 캐패시터(46)와 같은 이유로 양측단이 게이트전극(42)의 중앙에 위치하고, 상기 제2트랜지스터(TR2)의 소오스영역(54)과 제2콘택영역(48)을 통해 접촉된다.
상기 제2스토리지 캐패시터(50)의 상부에 제2유전막(72)와 제2플레이트폴리(74)가 형성된다. 상기 제2유전막(72)과 제2플레이트 폴리(74)는 상기 제1유전막(66)과 제1플레이트폴리(68)와 마찬가지로 구성된다.
상기에서 제2스토리지 캐패시터(50)를 형성하기 위한 에칭공정시 시작조건에 따른 제2스토리지 캐패시터(50)와 상기 제2절연막(70)의 식각비가 좋지않으면 상기 제2절연막(70)과 제1플레이트폴리(68)를 식각할 뿐만 아니라, 상기 제2플레이트폴리(74))를 식각할때 제1플레이트폴리(68)의 식각됨에 따라 전기적특성을 나쁘게하여 수율을 저하시킬 수도 있으므로 제2절연막(70)은 충분한 두께로 형성하여야 한다.
따라서 상술한 바와 같이 본 발명에 따른 겹쳐진 스택캐패시터를 내장한 반도체 장치를 사용하면 주어진 평면위에 축적용량을 겹친영역만큼 크게할 수 있으므로 반도체 장치의 특성이 좋아질 뿐만 아니라 스택캐패시터를 사용하여 고집적(16MDRM 이상)화를 이룰 수 있는 커다란 잇점이 있다.

Claims (4)

  1. 필드산화막(52)에 의하여 이격된 제1 및 제2트랜지스터를 가지는 반도체 장치에 있어서, 상기 제1트랜지스터의 소오스영역(54)에 연결되고 상기 필드산화막의 상부에서 확장되는 제1스토리지 캐패시터(46)와, 상기 제1스토리지 캐패시터의 상면에 형성된 제1유전막(66)과, 상기 제1유전막의 상면에 형성된 제1플레이트폴리층(68)과, 상기 제2트랜지스터의 소오스영역(54)에 연결되고 상기 필드산화막의 상부에서 상기 제1플레이트폴리층과 오버랩되어 확장되는 제2스토리지 캐패시터(50)와, 상기 제2스토리지 캐패시터의 상면에 형성된 제2유전막(72)과, 상기 제2유전막의 상면에 형성된 제2플레이트 폴리층(74)을 구비함을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 제2절연막(70)이 3000-5000A의 두께임을 특징으로 하는 겹쳐진 스택캐패시터를 내장한 반도체장치.
  3. 제1항에 있어서, 제1 및 제2플레이트폴리(68)(74)가 각자 접지됨을 특징으로 하는 겹쳐진 스택캐패시터를 내장한 반도체장치.
  4. 필드산화막(52)에 의하여 이격된 제1 및 제2트랜지스터를 가지는 반도체 장치에 있어서, 상기 제1트랜지스터의 소오스영역(54)에 연결되고 상기 필드산화막의 상부에서 확장되는 제1스토리지 캐패시터(46)와, 상기 제2트랜지스터의 소오스영역(54)에 연결되고 상기 필드산화막의 상부에서 상기 제1스토리지 캐패시터(46)와, 오버랩되어 확장되는 제2스토리지 캐패시터(50)를 구비함을 특징으로 하는 반도체 장치.
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