JP2001274352A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ＣＦＲＡＭの強誘電体キャパシタの下部電極に
対するコンタクトホール開口に際し、上部電極の一部が
エッチングされることによって生じるキャパシタ特性の
劣化やキャパシタリークの誘引を阻止し、強誘電体膜に
加わるダメージを抑制して分極劣化を防止する。 【解決手段】強誘電体キャパシタを形成するために下部
電極１２、強誘電体膜１３及び上部電極１４を順次堆積
し、強誘電体キャパシタの上部電極１４及び強誘電体膜
１３を同一マスクによってエッチング加工後、別のマス
ク１７を用いて強誘電体キャパシタの下部電極１２をエ
ッチング加工する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体キャパ
シタを有する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】強誘電体は、印加電界と電気分極量との
関係がヒステリシス特性を有し、強誘電体の両端間の印
加電圧を零に戻しても分極が残る。即ち、強誘電体は、
電界が印加された時に一旦発生した電気分極は電界が印
加されなくなっても残留し、上記電界とは反対方向の向
きに、ある程度以上の強さの電界が印加された時に分極
の向きが反転する特性を有している。

【０００３】このような強誘電体の不揮発性特性に着目
して、強誘電体の分極の方向として情報を蓄積する強誘
電体キャパシタ（Ferro electric Capacitor）を用いた
不揮発性半導体メモリ（ＦＲＡＭ）が注目されている。

【０００４】また、１つのトランジスタに１つの強誘電
体キャパシタを並列接続したメモリセルを複数個直列接
続することによって、メモリセル１個あたりのセル面積
を削減したＣＦＲＡＭ（Chain ＦＲＡＭ）が例えば文献
「”High-Density Chain Ferro electric Random Acce
ss Memory (CFRAM)”, VLSI Circuit Symposium 1997p8
3-84」や「”A Sub-40ns Random-Access Chain FRAM Ar
chitecture with 7nsCell-Plate-Line Drive”, ISSCC
Tech. Digest Papers, pp.102-103, Feb 1999」などに
よって知られている。

【０００５】ＣＦＲＡＭは、メモリブロック内で隣接す
るトランジスタの拡散領域を共有するので、単位セル面
積を小さくすることができ、原理的には４Ｆ²（Ｆは最
小寸法）を達成することができる。また、周辺回路の占
有面積も通常のＦＲＡＭに比べて小さくすることがで
き、チップサイズの縮小、低コスト化が可能となる。

【０００６】また、各キャパシタの一端側に接続される
プレート配線は、メモリセルの外側に形成されている拡
散領域により形成することができるため、低抵抗とな
り、ドライバの能力が小さくてもよいという優れた特長
を有しており、通常のＦＲＡＭに比べて高速動作が可能
である。

【０００７】このようにＣＦＲＡＭは種々の特長を有し
ているが、問題点もある。

【０００８】即ち、トランジスタのソース／ドレイン拡
散領域上にコンタクトプラグとして例えばＷ（tungste
n）プラグを形成し、さらにこのＷプラグ上に強誘電体
キャパシタを形成するようにしたＣＯＰ（capacitor on
plug）構造のメモリセルの場合、Ｗプラグの酸化を抑
制する目的で設けられるバリアメタルとして最適なもの
が存在していない。

【０００９】このため、強誘電体キャパシタの上部電極
及び下部電極を、別途、金属配線を形成してトランジス
タのソース／ドレイン拡散領域に接続する方法がとられ
る。

【００１０】図２２及び図２３は、ＣＦＲＡＭにおける
強誘電体キャパシタの従来の製造方法を工程順に示して
いる。

【００１１】まず、図２２（ａ）に示すように、半導体
基板上に設けられた層間絶縁膜８１上に下部電極８２、
強誘電体膜８３及び上部電極８４を順次堆積する。

【００１２】次に、図２２（ｂ）に示すように、所定の
パターン形状を有するエッチング用のマスク８５を形成
した後、このマスク８５を用いて上部電極８４をエッチ
ング加工する。

【００１３】次に、上記マスク８５を剥離し、続いて図
２２（ｃ）に示すように、所定のパターン形状を有する
新たなエッチング用のマスク８６を形成する。この際、
上記マスク８６は２つの上部電極８４を連続して覆うよ
うなパターン形状とする。そして、このマスク８６を用
いて残りの強誘電体膜８３及び下部電極８２をエッチン
グ加工する。

【００１４】次に、図２３（ａ）に示すように、層間絶
縁膜８７を全面に堆積し、この層間絶縁膜８７に対し、
２つの上部電極８４に対する配線溝８８とコンタクトホ
ール８９とを開口し、さらに下部電極８２に対する配線
溝９０とコンタクトホールコンタクトホール９１を開口
する。

【００１５】続いて、上記配線溝８８、９０及びコンタ
クトホール８９、９１を埋めるようにコンタクトプラグ
／配線９２を形成する。ここで上記コンタクトプラグ／
配線９２は、図示しないトランジスタのソース／ドレイ
ン拡散領域に接続されている。

【００１６】

【発明が解決しようとする課題】ところで、上記従来方
法において、下部電極８２に対するコンタクトホール９
２を開口する際に、層間絶縁膜８７と強誘電体膜８３と
をエッチングしなくてはならない。一般に強誘電体膜の
エッチング速度はＳｉＯ₂からなる層間絶縁膜の約１／
１０（例えば５０ｎｍ／分）と遅く、下部電極８２に対
する深いコンタクトホール９１を開口する際に多くの時
間がかかる。このため、上部電極８４に対するコンタク
トホール８９の開口時に、図２３（ａ）に示されるよう
に、上部電極８４のかなりの部分が除去されてしまい、
これによってキャパシタ特性の劣化やキャパシタリーク
が誘引されるという不都合が生じる。

【００１７】さらに、下部電極８２に対するコンタクト
ホール９１は、強誘電体膜８３を突き抜けて形成するの
で、エッチング中のガスの影響により強誘電体膜８３に
ダメージが入り、分極劣化が生じることが判明した。

【００１８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、上部電極の一部がエッ
チングされることによって生じるキャパシタ特性の劣化
やキャパシタリークの誘引が阻止でき、かつ強誘電体膜
に加わるダメージを抑制して強誘電体キャパシタの分極
劣化が防止できる半導体装置及びその製造方法を提供す
ることである。

【００１９】

【課題を解決するための手段】この発明の半導体装置
は、半導体基板に設けられた第１の層間絶縁膜と、前記
第１の層間絶縁膜上に形成された下部電極と、前記下部
電極上に互いに分離して形成された一対の強誘電体膜
と、前記一対の強誘電体膜上に形成された一対の上部電
極とを具備し、前記下部電極、前記一対の強誘電体膜の
それぞれ及び前記一対の上部電極のそれぞれで一対の強
誘電体キャパシタが構成され、前記一対の強誘電体膜そ
れぞれの下部に位置する部分の前記下部電極の膜厚が、
それ以外の部分における前記下部電極の膜厚に比べて厚
いことを特徴とする。

【００２０】この発明の半導体装置の製造方法は、半導
体基板に設けられた第１の層間絶縁膜上に下部電極、強
誘電体膜及び上部電極を順次堆積する工程と、所定のパ
ターン形状を有する第１のマスクを前記上部電極上に形
成する工程と、前記第１のマスクを用いて前記上部電極
及び前記強誘電体膜を順次エッチングして、前記強誘電
体膜及び前記上部電極からなる一対の積層構造を前記下
部電極上に残す工程と、前記第１のマスクを除去した後
に、少なくとも前記一対の積層構造を連続して覆うよう
なパターン形状を有する第２のマスクを形成する工程
と、前記第２のマスクを用いて前記下部電極をエッチン
グして、強誘電体膜及び前記上部電極からなる前記一対
の積層構造が形成されている部分の前記下部電極を残す
工程とを具備したことを特徴とする。

【００２１】この発明の半導体装置は、半導体基板に設
けられた層間絶縁膜と、前記層間絶縁膜上に形成された
下部電極と、前記下部電極上に互いに分離して形成され
断面形状が凹形状を有する一対の強誘電体膜と、前記一
対の強誘電体膜の凹部を埋めるように設けられた一対の
上部電極とを具備し、前記下部電極、前記一対の強誘電
体膜のそれぞれ及び前記一対の上部電極のそれぞれとで
一対の強誘電体キャパシタが構成されていることを特徴
とする。

【００２２】この発明の半導体装置の製造方法は、半導
体基板に設けられた第１の層間絶縁膜上に下部電極を堆
積する工程と、前記第１の層間絶縁膜上の所定の部分に
のみ前記下部電極を残し、他の部分は除去する工程と、
前記下部電極上を含む全面に第２の層間絶縁膜を堆積し
た後、平坦化処理を行って前記下部電極を露出させる工
程と、全面に第３の層間絶縁膜を堆積した後、この第３
の層間絶縁膜に対して前記下部電極の表面に通じる２つ
の開口部を開口する工程と、前記２つの開口部内を含む
全面に強誘電体膜及び上部電極を順次堆積する工程と、
平坦化処理を行って前記２つの開口部内に前記強誘電体
膜及び前記上部電極からなる積層構造を残す工程とを具
備したことを特徴とする。

【００２３】この発明の半導体装置の製造方法は、半導
体基板に設けられた第１の層間絶縁膜上に第２の層間絶
縁膜を堆積する工程と、前記第２の層間絶縁膜に第１の
開口部を形成する工程と、全面に下部電極を堆積する工
程と、平坦化処理を行って前記第２の層間絶縁膜を露出
させ、前記第１の開口部内に前記下部電極を残す工程
と、全面に第３の層間絶縁膜を堆積する工程と、前記第
３の層間絶縁膜に対し前記下部電極の表面に通じる一対
の第２の開口部を形成する工程と、前記一対の第２の開
口部の内部を含む全面に強誘電体膜及び上部電極を順次
堆積する工程と、前記強誘電体膜及び前記上部電極を平
坦化して、前記一対の第２の開口部内に前記強誘電体膜
及び前記上部電極を残す工程とを具備したことを特徴と
する。

【００２４】この発明の半導体装置は、半導体基板に設
けられた第１の層間絶縁膜と、前記第１の層間絶縁膜上
に形成された第１の下部電極と、前記第１の下部電極上
に互いに分離して形成され断面形状が凹形状を有する一
対の第２の下部電極と、前記一対の第２の下部電極それ
ぞれの凹部を埋めるように設けられ、それぞれ断面形状
が凹形状を有する一対の強誘電体膜と、前記一対の強誘
電体膜の凹部を埋めるように設けられた一対の上部電極
とを具備し、前記第１の下部電極及び前記一対の第２の
下部電極のそれぞれ、前記一対の強誘電体膜のそれぞれ
及び前記一対の上部電極のそれぞれとで一対の強誘電体
キャパシタが構成されていることを特徴とする。

【００２５】この発明の半導体装置の製造方法は、半導
体基板に設けられた第１の層間絶縁膜上に第２の層間絶
縁膜を堆積する工程と、前記第２の層間絶縁膜に第１の
開口部を形成する工程と、全面に第１の下部電極を堆積
する工程と、平坦化処理を行って前記第２の層間絶縁膜
を露出させ、前記第１の開口部内に前記第１の下部電極
を残す工程と、全面に第３の層間絶縁膜を堆積する工程
と、前記第３の層間絶縁膜に対し前記第１の下部電極の
表面に通じる一対の第２の開口部を形成する工程と、前
記一対の第２の開口部の内部を含む全面に第２の下部電
極、強誘電体膜及び上部電極を順次堆積する工程と、前
記第２の下部電極、強誘電体膜及び上部電極を平坦化し
て、前記一対の第２の開口部内に前記第２の下部電極、
前記強誘電体膜及び前記上部電極を残す工程とを具備し
たことを特徴とする。

【００２６】この発明の半導体装置の製造方法は、半導
体基板に設けられた第１の層間絶縁膜上に第１の下部電
極を堆積する工程と、前記第１の層間絶縁膜上の所定の
部分にのみ前記第１の下部電極を残し、他の部分は除去
する工程と、前記第１の下部電極上を含む全面に第２の
層間絶縁膜を堆積した後、平坦化処理を行って前記第１
の下部電極を露出させる工程と、全面に第３の層間絶縁
膜を堆積した後、この第３の層間絶縁膜に対して前記第
１の下部電極の表面に通じる２つの開口部を開口する工
程と、前記２つの開口部内を含む全面に第２の下部電
極、強誘電体膜及び上部電極を順次堆積する工程と、平
坦化処理を行って前記２つの開口部内に前記第２の下部
電極、前記強誘電体膜及び前記上部電極からなる積層構
造を残す工程とを具備したことを特徴とする。

【００２７】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を詳細に説明する。

【００２８】図１（ａ）、（ｂ）、図２（ａ）、（ｂ）
及び図３（ａ）、（ｂ）は、この発明の第１の実施の形
態に係るＣＦＲＡＭの製造方法を工程順に示している。

【００２９】まず、図１（ａ）に示すように、スイッチ
ングトランジスタ等の素子が形成された図示しないシリ
コン半導体基板上の層間絶縁膜（ＳｉＯ₂）１１上に、
下部電極１２、強誘電体膜１３及び上部電極１４をＣＶ
Ｄ法またはスパッタリング法により順次堆積する。下部
電極１２としては例えば１層のＰｔ膜が用いられるが、
その他にＩｒＯ_x，Ｒｕ，Ｔｉ，Ａｌ，Ｓｒ，Ｒｅ，Ｍ
ｇ，Ｌａ及びＣａのうち少なくともいずれか１つの金属
を含む１層の膜あるいは異なる金属を含む複数層の膜で
構成することができる。この下部電極１２の膜厚は例え
ば１００ｎｍである。強誘電体膜１３としては例えばＳ
ＢＴが用いられるが、その他にＰＺＴや層状ペロブスカ
イト構造のＳＴＢ，ＢＴＯで構成することもできる。こ
の強誘電体膜１３の膜厚は例えば１５０ｎｍである。さ
らに、上部電極１４として、下部電極１２と同様に例え
ば１層のＰｔ膜が用いられるが、その他にＩｒＯ_x，Ｒ
ｕ，Ｔｉ，Ａｌ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣａのう
ち少なくともいずれか１つの金属を含む１層の膜あるい
は異なる金属を含む複数層の膜で構成することができ
る。この上部電極１４の膜厚は例えば１００ｎｍであ
る。

【００３０】次に、図１（ｂ）に示すように、所定のパ
ターン形状を有するエッチング用のレジストマスク１５
を上部電極１４上に形成する。なお、レジストマスク１
５の代わりに酸化膜マスク等のハードマスクを形成する
ようにしてもよい。

【００３１】続いて、図２（ａ）に示すように、上記マ
スク１５を用いたドライエッチング法、例えばＲＩＥ
（反応性イオンエッチング）法により、上部電極１４及
び強誘電体膜１３をエッチング加工して、上部電極１４
及び強誘電体膜１３からなる一対の積層構造１６を下部
電極１２上に残す。このとき、図示するように、下部電
極１２の一部がエッチングされるように加工してもよ
い。

【００３２】次に、図２（ｂ）に示すように、上記マス
ク１５をアッシング法により剥離した後、所定のパター
ン形状を有する新たなエッチング用のマスク１７を形成
する。このとき、上部マスク１７は一対の積層構造１６
が連続して覆われるようなパターン形状を有するように
パターニングされる。続いて、このマスク１７を用いた
ドライエッチング法、例えばＲＩＥ法により下部電極１
１をエッチング加工して、上部電極１４及び強誘電体膜
１３からなる上記一対の積層構造１６が載置されている
部分の下部電極１２のみを残す。

【００３３】次に、上記マスク１７をアッシング法によ
り剥離した後、図３（ａ）に示すように、全面に層間絶
縁膜１８をＣＶＤ（Chemical Vapor Deposition：化学
的気相成長）法により堆積し、続いて例えばＣＭＰ（Ch
emical Mechanical Polishing：化学的機械的研磨）法
によって平坦化を行った後、続いて、所定のパターンを
有するマスクを用いたドライエッチング法により、上記
一対の積層構造１６上に配線溝１９を、下部電極１２上
に配線溝２０を形成し、続いて上記配線溝１９内に上部
電極１４に通じるコンタクトホール２１を形成し、さら
に上記配線溝２０内に下部電極１２に通じるコンタクト
ホール２２を形成する。

【００３４】なお、図３（ａ）では下部電極１２に通じ
るコンタクトホール２２を上部電極１４に通じる一対の
コンタクトホール２１の間に形成する場合を示している
が、これは一対のコンタクトホール２１の端に形成する
ようにしてもよい。

【００３５】ここで、ＳｉＯ₂からなる層間絶縁膜１８
とＰｔからなる上部電極１４とのエッチング選択比は１
０以上と大きいので、下部電極１２への深いコンタクト
ホール２２を開口する際でも、上部電極１４と下部電極
１２におけるエッチングオーバー量は少ない。

【００３６】次に、図３（ｂ）に示すように、バリアメ
タルとして例えばＴｉＮ膜２３をスパッタリング法で配
線溝１９、２０内及びコンタクトホール２１、２２内に
堆積し、さらにＡｌのスパッタリング、リフロー法を用
いた埋め込み及びＣＭＰによる平坦化処理により、コン
タクトホール２１、２２内及び配線溝１９、２０内にＡ
ｌプラグ／配線２４をそれぞれ形成する。なお、場合に
よっては、上記Ａｌプラグの代わりにＷプラグを使用す
ることもある。また、その他にＣｕ材料を用いてもよ
い。

【００３７】図４は、図３（ｂ）に示すＣＦＲＡＭのパ
ターン平面図である。図示するように、下部電極１２に
接続されたＡｌプラグ／配線２４は一対の積層構造１６
の配列方向と交差する方向に延長され、さらにコンタク
トホール２５を介して、シリコン半導体基板に形成され
た図示しないスイッチングトランジスタの拡散領域に接
続されている。

【００３８】上記第１の実施の形態の方法によれば、上
部電極１４と強誘電体膜１３とを同時にエッチング加工
するようにしたので、上部電極１４に対するコンタクト
ホール２１を開口する際に、エッチング速度が層間絶縁
膜１８よりも遅い強誘電体膜１３をエッチングする必要
がなくなる。この結果、従来のように上部電極１８のか
なりの部分が除去されることを防止することができ、こ
れによってキャパシタ特性の劣化やキャパシタリークが
誘引されるという不都合を避けることができる。

【００３９】さらに、下部電極１２に対するコンタクト
ホール２２を開口する際に、強誘電体膜１３をエッチン
グする必要がないので、従来のように強誘電体膜１３に
ダメージが入り、分極劣化が生じることことも防止する
ことができる。

【００４０】また、上記第１の実施の形態によれば、従
来よりもキャパシタのセルサイズの縮小化が可能であ
る。以下、その理由を図５を用いて説明する。

【００４１】図５は、従来方法による図２２（ｂ）の工
程後の断面構造（図中の上側）と、第１の実施の形態に
よる図２（ａ）の工程後におけるキャパシタの断面構造
（図中の下側）を合わせて示している。

【００４２】一般に、強誘電体キャパシタに用いられる
電極（Ｐｔ，Ｉｒ等）及び強誘電体（ＰＺＴ，ＳＢＴ
等）は、プロファイルが立ったエッチング加工が難し
く、図５に示すように、端部下端の角部の角度α及びβ
（α＝βとする）が直角とはならずにテーパーを引いて
しまう傾向にある。

【００４３】第１の実施の形態による方法では、上部電
極１４と強誘電体膜１３とを同時にエッチング加工し、
その際に下部電極１２も一部エッチングし、その後に下
部電極１２をエッチング加工するので、下部電極１２の
加工寸法でセルサイズが決まる。さらにその際に、下部
電極１２の底部の平面積は、テーパーを引いている分だ
け実際のマスクサイズよりも増大する。従って、下部電
極１２の膜厚ｔが薄い程、マスク変換差は小さくなる。

【００４４】これに対し、図５中の上側に示されている
従来方法による場合には、上部電極８４のエッチング加
工をまず行い、次に強誘電体膜８３と下部電極８２とを
加工するので、下部電極８２の膜厚と強誘電体膜８３の
膜厚との和からなる厚い膜厚Ｔを有する膜を同時に加工
する必要がある。このため、下部電極８２の底部の平面
積は実際のマスクサイズよりもさらに増大する。

【００４５】従って、エッチング加工後の下部電極のサ
イズは、第１の実施の形態の方法によって製造された方
が、従来方法で製造された方に比べ、片側で図中の寸法
Ｓだけ小さくなり、この結果、従来よりもキャパシタの
セルサイズの縮小化が実現される。

【００４６】次に、この発明の第２の実施の形態につい
て説明する。

【００４７】この第２の実施の形態に係るＣＦＲＡＭ
は、第１の実施の形態に係る製造方法を、ＣＯＰ構造の
ＣＦＲＡＭに適用したものである。

【００４８】ＣＯＰ構造のＣＦＲＡＭにおいて、コンタ
クトプラグの酸化を抑制するためには、強誘電体キャパ
シタの下部電極としてＩｒＯ_x／ＴｉＡｌＮ系の電極が
比較的よいことが報告されている。しかし、この下部電
極のトータルの膜厚は約１５０ｎｍであり、これに加え
て強誘電体膜の膜厚も加わるため、マスク変換差がより
大きくなる。

【００４９】そこで、ＣＯＰ構造のＣＦＲＡＭを第１の
実施の形態と同様の方法を用いて製造すれば、マスク変
換差が小さくできて、セルサイズの縮小化を図ることが
できる。

【００５０】図６は、第１の実施の形態の場合と同様の
方法を用いて製造された、この発明の第２の実施の形態
によるＣＯＰ構造のＣＦＲＡＭの断面構造を示してい
る。

【００５１】図６において、２６はシリコン半導体基板
であり、この基板２６の表面領域にはスイッチングトラ
ンジスタのソース／ドレイン領域となる一対の拡散領域
２７が形成され、前記層間絶縁膜１１内にはこのスイッ
チングトランジスタのゲート電極２８が形成されてい
る。

【００５２】さらに、前記層間絶縁膜１１には、一対の
拡散領域２７の一方の表面が露出するように開口された
コンタクトホール２９が設けられ、このコンタクトホー
ル２９を埋めるようにコンタクトプラグ、例えばＷプラ
グ（またはポリシリコンプラグ）３０が形成されてい
る。なお、Ｗプラグ３０を形成する前にバリアメタル、
例えばＴｉＮ膜等を形成する。そして、このＷプラグ３
０上には、下部電極１２、上部電極１４及び強誘電体膜
１３からなる一対の積層構造１６、層間絶縁膜１８、一
対の上部電極１４に接続されるＡｌプラグ／配線２４
が、第１の実施の形態で説明した場合と同様の方法によ
って形成される。ただし、下部電極１２はＷプラグ３０
を介してトランジスタの拡散領域２７と接続されている
ので、この場合、下部電極１２に対する前記コンタクト
ホール２２の開口と、このコンタクトホール２２の内へ
の前記Ａｌプラグ／配線２４の形成は省略することがで
きる。

【００５３】図７（ａ）〜（ｃ）及び図８（ａ）〜
（ｃ）は、この発明の第３の実施の形態に係るＣＦＲＡ
Ｍの製造方法を工程順に示している。

【００５４】まず、図７（ａ）に示すように、スイッチ
ングトランジスタ等の素子が形成された図示しないシリ
コン半導体基板上の層間絶縁膜（ＳｉＯ₂）３１上に、
下部電極３２をスパッタリング法等により堆積する。

【００５５】次に、所定のパターン形状を有するエッチ
ング用のマスクを下部電極３２上に形成した後、このマ
スクを用いたドライエッチング法、例えばＲＩＥ法によ
り下部電極３２をエッチング加工し、層間絶縁膜３１上
の所定の部分にのみ下部電極３２を残し、その後、図７
（ｂ）に示すように、全面に層間絶縁膜３３を例えばＣ
ＶＤ法により堆積する。

【００５６】次に、図７（ｃ）に示すように、例えばＣ
ＭＰ法によって平坦化処理を行って下部電極３２表面を
露出させ、その後、全面に層間絶縁膜３４を例えばＣＶ
Ｄ法により堆積し、さらにこの層間絶縁膜３４に対し、
下部電極３２の表面が露出するような２つの穴（開口
部）３５を互いに分離して開口する。これらの穴３５
は、レジスト膜の塗布、レジスト膜に対するパターンの
転写、現像からなる一連の処理を行ってエッチング用の
マスクを形成し、このマスクを用いたＲＩＥ法によって
形成することができる。

【００５７】続いて、図８（ａ）に示すように、上記２
つの穴３５の内部を含む全面に、強誘電体膜３６及び上
部電極３７をＣＶＤ法またはスパッタリング法等により
順次堆積する。強誘電体膜３６としては例えばＰＺＴ
や、層状ペロブスカイト構造のＳＢＴ，ＢＴＯで構成す
ることができる。さらに、上部電極３７として、下部電
極３２と同様に例えば１層のＰｔ膜が用いられるが、そ
の他にＩｒＯ_x，Ｒｕ，Ｔｉ，Ａｌ，Ｓｒ，Ｒｅ，Ｍ
ｇ，Ｌａ及びＣａのうち少なくともいずれか１つの金属
を含む１層の膜あるいは異なる金属を含む複数層の膜で
構成することができる。

【００５８】また、この実施の形態では、強誘電体膜３
６及び上部電極３７を堆積する際に、上記２つの穴３５
が完全に埋め込まれないようにする。このような断面形
状を得るには、強誘電体膜３６及び上部電極３７のトー
タルの膜厚が各穴の開口径よりも薄くなるよう堆積すれ
ばよい。または、各穴の開口径を大きくしてもよい。

【００５９】次に、図８（ｂ）に示すように、例えばＣ
ＭＰ法等によって平坦化処理を行い、上部電極３７、強
誘電体膜３６及び層間絶縁膜３４の一部を除去する。こ
の際に、上部電極３７の上面が平坦になるまで研磨す
る。これにより、強誘電体膜３６の断面形状は凹形状と
なる。

【００６０】次に、図８（ｃ）に示すように、全面に層
間絶縁膜３８を例えばＣＶＤ法により堆積し、層間絶縁
膜３８の平坦化処理を行った後、続いて、所定のパター
ンを有するマスクを用いたドライエッチング法により、
上記一対の上部電極３７上及び下部電極３２上に配線溝
を形成し、続いて上記配線溝内に上部電極３７に通じる
コンタクトホールを形成し、さらに上記配線溝内に下部
電極３２に通じるコンタクトホールを形成する。さら
に、バリアメタルとして例えばＴｉＮ膜３９をスパッタ
リング法で配線溝内及びコンタクトホール内に堆積し、
さらにＡｌのスパッタリング、リフロー法を用いた埋め
込み及びＣＭＰによる平坦化処理により、コンタクトホ
ール内及び配線溝内にＡｌプラグ／配線４０をそれぞれ
形成する。なお、場合によっては、上記Ａｌプラグの代
わりにＷプラグを使用することもある。また、その他に
Ｃｕ材料を用いてもよい。

【００６１】この実施の形態の場合にも、ＳｉＯ₂から
なる層間絶縁膜３８、３４とＰｔからなる上部電極３７
とのエッチング選択比は１０以上と大きいので、下部電
極３２への深いコンタクトホールを開口する際でも、上
部電極３７と下部電極３２におけるエッチングオーバー
量は少ない。

【００６２】また、上部電極３７及び下部電極３２に対
するコンタクトホールを開口する際に、エッチング速度
が層間絶縁膜よりも遅い強誘電体膜３６をエッチングす
る必要がなくなるので、キャパシタ特性の劣化やキャパ
シタリークが誘引されるという不都合を避けることがで
きる。

【００６３】図９は、上記第３の実施の形態の第１の変
形例に係る一部の製造工程を示している。

【００６４】第３の実施の形態の方法では、層間絶縁膜
３１上に一部の下部電極３２を残す方法として、下部電
極３２を全面に堆積した後にマスクを用いてエッチング
加工する場合を説明したが、この変形例による方法で
は、まず、図９（ａ）に示すように層間絶縁膜３１を全
面に堆積した後、所定の形状の穴４１を有する層間絶縁
膜３３を形成する。このような層間絶縁膜３３は、まず
層間絶縁膜３３を全面に堆積し、その上に所定のパター
ン形状を有するエッチング用のマスクを形成し、このマ
スクを用いて層間絶縁膜３３を例えばＲＩＥ法によりエ
ッチング加工して穴４０を開口することによって得られ
る。

【００６５】次に、図９（ｂ）に示すように、全面に下
部電極３２をスパッタリング法によって堆積形成する。

【００６６】続いて、図９（ｃ）に示すように、平坦化
処理、例えばＣＭＰ法によって前記層間絶縁膜３３の表
面が露出するまで全面を研磨する。

【００６７】次に、図９（ｄ）に示すように、全面に層
間絶縁膜３４を例えばＣＶＤ法により堆積し、さらにこ
の層間絶縁膜３４に対し、下部電極３２の表面が露出す
るような２つの穴３５を互いに分離して開口する。この
後の工程は第３の実施の形態と同様なのでその説明は省
略する。

【００６８】この変形例の場合にも、ＳｉＯ₂からなる
層間絶縁膜３８、３４とＰｔからなる上部電極３７との
エッチング選択比は１０以上と大きいので、下部電極３
２への深いコンタクトホールを開口する際でも、上部電
極３７と下部電極３２におけるエッチングオーバー量は
少ない。

【００６９】また、上部電極３７及び下部電極３２に対
するコンタクトホールを開口する際に、エッチング速度
が層間絶縁膜よりも遅い強誘電体膜３６をエッチングす
る必要がなくなるので、キャパシタ特性の劣化やキャパ
シタリークが誘引されるという不都合を避けることがで
きる。

【００７０】図１０は、上記第３の実施の形態の第２の
変形例に係る一部の製造工程を示している。上記第３の
実施の形態の方法では、層間絶縁膜３４に形成された一
対の穴３５の内部を含む全面に、強誘電体膜３６及び上
部電極３７を堆積し、平坦化処理を行って上部電極３
７、強誘電体膜３６及び層間絶縁膜３４の一部を除去す
る際に、上部電極３７の上面が平坦になるまで研磨して
いた。

【００７１】これに対し、この第２の変形例では、上部
電極３７の断面形状が、強誘電体膜３６と同様に凹形状
のままとなるようにＣＭＰ法による研磨を行っている。

【００７２】図１１は、上記第３の実施の形態の第３の
変形例に係る一部の製造工程を示している。

【００７３】第３の実施の形態の方法では、層間絶縁膜
３１上に一部の下部電極３２を残す方法として、下部電
極３２を全面に堆積した後にマスクを用いてエッチング
加工する場合を説明したが、この変形例による方法で
は、まず、図１１（ａ）に示すように層間絶縁膜３１を
全面に堆積した後、全面に下部電極３２をスパッタリン
グ法によって堆積形成する。

【００７４】次に、所定のパターン形状を有するエッチ
ング用のマスクを下部電極３２上に形成した後、このマ
スクを用いたドライエッチング法、例えばＲＩＥ法によ
り下部電極３２をエッチング加工し、層間絶縁膜３１上
の所定の部分にのみ下部電極３２を残し、その後、図１
１（ｂ）に示すように、全面に層間絶縁膜３３を、前記
図７（ｂ）の場合よりも厚く堆積する。

【００７５】次に、エッチングバックまたは平坦化エッ
チング処理により上記層間絶縁膜３３を平坦化した後、
その上に所定のパターン形状を有するエッチング用のマ
スクを形成し、このマスクを用いて層間絶縁膜３３を例
えばＲＩＥ法によりエッチング加工して下部電極３２の
表面が露出するような２つの穴３５を互いに分離して開
口する。この後の工程は第３の実施の形態と同様なので
その説明は省略する。

【００７６】図１２は、上記第３の実施の形態の第４の
変形例に係る一部の製造工程を示している。第３の実施
の形態の方法では、図８（ａ）の工程で２つの穴３５の
内部を含む全面に強誘電体膜３６及び上部電極３７を堆
積し、次の図８（ｂ）の工程で平坦化処理を行い、上部
電極３７の上面が平坦になるまで研磨するようにして上
部電極３７、強誘電体膜３６及び層間絶縁膜３４の一部
を除去していた。

【００７７】これに対し、この第４の変形例による方法
では、上部電極３７、強誘電体膜３６及び層間絶縁膜３
４の一部を研磨して除去する際に、図１２（ａ）に示す
ように、上部電極３７もその断面形状が凹形状となるよ
うに研磨する。

【００７８】この後は、図８（ｃ）の工程と同様、図１
２（ａ）に示すように、全面に層間絶縁膜３８を例えば
ＣＶＤ法により堆積し、層間絶縁膜３８の平坦化処理を
行った後、所定のパターンを有するマスクを用いたドラ
イエッチング法により、上記一対の上部電極３７上及び
下部電極３２上に配線溝を形成し、続いて上記配線溝内
に上部電極３７に通じるコンタクトホールを形成し、さ
らに上記配線溝内に下部電極３２に通じるコンタクトホ
ールを形成する。さらに、バリアメタルとして例えばＴ
ｉＮ膜３９をスパッタリング法で配線溝内及びコンタク
トホール内に堆積し、さらにＡｌのスパッタリング、リ
フロー法を用いた埋め込み及びＣＭＰによる平坦化処理
により、コンタクトホール内及び配線溝内にＡｌプラグ
／配線４０をそれぞれ形成する。なお、場合によって
は、上記Ａｌプラグの代わりにＷプラグを使用すること
もある。また、その他にＣｕ材料を用いてもよい。

【００７９】図１３は、上記第３の実施の形態の第５の
変形例に係る一部の製造工程を示している。第３の実施
の形態の方法では、図８（ａ）の工程で２つの穴３５の
内部を含む全面に強誘電体膜３６及び上部電極３７を堆
積する際に、２つの穴３５が完全に埋め込まれないよう
に堆積する場合について説明した。

【００８０】これに対し、この第５の変形例の方法で
は、図１３（ａ）に示すように、２つの穴３５が完全に
埋め込まれるように強誘電体膜３６及び上部電極３７を
堆積している。このような断面形状を得るには、強誘電
体膜３６及び上部電極３７のトータルの膜厚が各穴の開
口径よりも薄くなるよう堆積するか、または、各穴の開
口径を大きくする。

【００８１】この後は、図１３（ｂ）に示すように、例
えばＣＭＰ法等によって平坦化処理を行い、上部電極３
７、強誘電体膜３６及び層間絶縁膜３４の一部を除去す
る。

【００８２】次に、図１３（ｃ）に示すように、全面に
層間絶縁膜３８を例えばＣＶＤ法により堆積し、層間絶
縁膜３８の平坦化処理を行った後、続いて、所定のパタ
ーンを有するマスクを用いたドライエッチング法によ
り、上記一対の上部電極３７上及び下部電極３２上に配
線溝を形成し、続いて上記配線溝内に上部電極３７に通
じるコンタクトホールを形成し、さらに上記配線溝内に
下部電極３２に通じるコンタクトホールを形成する。さ
らに、バリアメタルとして例えばＴｉＮ膜３９をスパッ
タリング法で配線溝内及びコンタクトホール内に堆積
し、さらにＡｌのスパッタリング、リフロー法を用いた
埋め込み及びＣＭＰによる平坦化処理により、コンタク
トホール内及び配線溝内にＡｌプラグ／配線４０をそれ
ぞれ形成する。なお、場合によっては、上記Ａｌプラグ
の代わりにＷプラグを使用することもある。また、その
他にＣｕ材料を用いてもよい。

【００８３】図１４は、第３の実施の形態の場合と同様
の方法を用いて製造された、この発明の第４の実施の形
態によるＣＯＰ構造のＣＦＲＡＭの断面構造を示してい
る。

【００８４】図１４において、４２はシリコン半導体基
板であり、この基板４２の表面領域にはスイッチングト
ランジスタのソース／ドレイン領域となる一対の拡散領
域４３が形成され、前記層間絶縁膜３１内にはこのスイ
ッチングトランジスタのゲート電極４４が形成されてい
る。さらに、前記層間絶縁膜３１には、一対の拡散領域
４３の一方の表面が露出するように開口されたコンタク
トホール４５が設けられ、このコンタクトホール４５を
埋めるようにコンタクトプラグ、例えばＷプラグ４６が
形成されている。なお、Ｗプラグ４６を形成する前にバ
リアメタル、例えばＴｉＮ膜等を形成する。そして、こ
のＷプラグ４６上には、下部電極３２、上部電極３７、
強誘電体膜３６、層間絶縁膜３８、上部電極３７に接続
されるＡｌプラグ／配線４０等が、第３の実施の形態で
説明した場合と同様の方法によって形成される。ただ
し、下部電極３２はＷプラグ４６を介してトランジスタ
の拡散領域４３と接続されているので、この場合、下部
電極３２に対するコンタクトホールの開口と、コンタク
トホールの内への前記Ａｌプラグ／配線４０の形成は省
略することができる。

【００８５】このように、ＣＯＰ構造のＣＦＲＡＭを第
３の実施の形態と同様の方法を用いて製造すれば、先に
説明したと同様の理由により、マスク変換差が小さくで
きて、セルサイズの縮小化を図ることができる。

【００８６】図１５（ａ）〜（ｄ）及び図１５（ａ）〜
（ｃ）は、この発明の第５の実施の形態に係るＣＦＲＡ
Ｍの製造方法を工程順に示している。

【００８７】まず、図１５（ａ）に示すように、スイッ
チングトランジスタ等の素子が形成された図示しないシ
リコン半導体基板上の層間絶縁膜（ＳｉＯ₂）５１上に
層間絶縁膜５２を例えばＣＶＤ法により全面に堆積した
後、この層間絶縁膜５２に対して穴（開口部）５３を形
成する。この穴５３は、まず層間絶縁膜５２上に所定の
パターン形状を有するエッチング用のマスクを形成し、
このマスクを用いて層間絶縁膜５２を例えばＲＩＥ法に
よりエッチング加工することによって開口する。

【００８８】次に、図１５（ｂ）に示すように、全面に
第１の下部電極５４をスパッタリング法によって堆積形
成する。この第１の下部電極５４としては例えば１層の
Ｐｔ膜が用いられるが、その他にＩｒＯ_x，Ｒｕ，Ｔ
ｉ，Ａｌ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣａのうち少な
くともいずれか１つの金属を含む１層の膜あるいは異な
る金属を含む複数層の膜で構成することができる。

【００８９】続いて、図１５（ｃ）に示すように、平坦
化処理、例えばＣＭＰ法によって前記層間絶縁膜５２の
表面が露出するまで全面を研磨する。

【００９０】次に、図１５（ｄ）に示すように、全面に
層間絶縁膜５５を例えばＣＶＤ法により堆積し、さらに
この層間絶縁膜５５に対し、第１の下部電極５４の表面
が露出するような２つの穴５６を互いに分離して開口す
る。

【００９１】続いて、図１６（ａ）に示すように、上記
２つの穴５６の内部を含む全面に、第２の下部電極５
７、強誘電体膜５８及び上部電極５９をＣＶＤ法または
スパッタリング法により順次堆積する。第２の下部電極
５７としては、第１の下部電極５４と同様に例えば１層
のＰｔ膜が用いられるが、その他にＩｒＯ_x，Ｒｕ，Ｔ
ｉ，Ａｌ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣａのうち少な
くともいずれか１つの金属を含む１層の膜あるいは異な
る金属を含む複数層の膜で構成することができる。強誘
電体膜５８としては例えばＰＺＴや、層状ペロブスカイ
ト構造のＳＴＢ，ＢＴＯで構成することができる。さら
に、上部電極５９として、第１及び第２の下部電極５
４、５７と同様に例えば１層のＰｔ膜が用いられるが、
その他にＩｒＯ_x，Ｒｕ，Ｔｉ，Ａｌ，Ｓｒ，Ｒｅ，Ｍ
ｇ，Ｌａ及びＣａのうち少なくともいずれか１つの金属
を含む１層の膜あるいは異なる金属を含む複数層の膜で
構成することができる。

【００９２】また、この実施の形態では、第２の下部電
極５７、強誘電体膜５８及び上部電極５９を堆積する際
に、上記２つの穴５６が完全に埋め込まれないようにす
る。このような断面形状を得るには、第２の下部電極５
７、強誘電体膜５８及び上部電極５９のトータルの膜厚
が各溝の開口径よりも薄くなるよう堆積するか、あるい
は穴５６の開口径を大きくすればよい。

【００９３】次に、図１６（ｂ）に示すように、例えば
ＣＭＰ法等によって平坦化処理を行い、第２の下部電極
５７、強誘電体膜５８及び上部電極５９の一部を除去す
る。この際に、上部電極３７の断面形状か凹形状を残す
ように研磨する。

【００９４】次に、図１６（ｃ）に示すように、全面に
層間絶縁膜６０を例えばＣＶＤ法により堆積し、次に例
えばＣＭＰ法によって平坦化を行った後、所定のパター
ンを有するマスクを用いたドライエッチング法により、
層間絶縁膜６０に対し上記一対の上部電極５９上及び第
１の下部電極５４上に配線溝を形成し、続いて上記配線
溝内に上部電極５９に通じるコンタクトホールを形成
し、さらに上記配線溝内に第１の下部電極５４に通じる
コンタクトホールを形成する。さらに、バリアメタルと
して例えばＴｉＮ膜６１をスパッタリング法で配線溝内
及びコンタクトホール内に堆積し、さらにＡｌのスパッ
タリング、リフロー法を用いた埋め込み及びＣＭＰによ
る平坦化処理により、コンタクトホール内及び配線溝内
にＡｌプラグ／配線６２をそれぞれ形成する。なお、場
合によっては、上記Ａｌプラグの代わりにＷプラグを使
用することもある。また、その他にＣｕ材料を用いても
よい。

【００９５】この実施の形態の場合にも、ＳｉＯ₂から
なる層間絶縁膜６０、５５とＰｔからなる上部電極５９
とのエッチング選択比は１０以上と大きいので、第１の
下部電極５４への深いコンタクトホールを開口する際で
も、上部電極５９と第１の下部電極５４におけるエッチ
ングオーバー量は少ない。

【００９６】また、上部電極５９及び第１の下部電極５
４に対するコンタクトホールを開口する際に、エッチン
グ速度が層間絶縁膜６０、５５よりも遅い強誘電体膜５
８をエッチングする必要がなくなるので、キャパシタ特
性の劣化やキャパシタリークが誘引されるという不都合
を避けることができる。

【００９７】図１７は、上記第５の実施の形態の変形例
に係る一部の製造工程を示している。

【００９８】第５の実施の形態では、層間絶縁膜５１上
に第１の下部電極５２の一部を残す方法として、穴５３
が形成された層間絶縁膜５２上に第１の下部電極５２を
堆積した後に平坦化処理を行う場合を説明したが、この
変形例による方法では、まず、図１７（ａ）に示すよう
に、層間絶縁膜５４の全面に例えばスパッタリング法等
により第１の下部電極５２を堆積する。

【００９９】次に、その上に所定のパターン形状を有す
るエッチング用のマスクを形成し、このマスクを用いて
第１の下部電極５２を例えばＲＩＥ法によりエッチング
加工して、図１７（ｂ）に示すように第１の下部電極５
２の一部を層間絶縁膜５４上に残し、続いて全面に例え
ばＣＶＤ法により層間絶縁膜５２を堆積する。

【０１００】続いて、図１７（ｃ）に示すように、平坦
化処理、例えばＣＭＰ法によって前記第１の下部電極５
２の表面が露出するまで全面を研磨し、さらに全面に層
間絶縁膜５５を例えばＣＶＤ法により堆積し、さらにこ
の層間絶縁膜５５に対し、第１の下部電極５４の表面が
露出するような２つの穴５６を互いに分離して開口す
る。この後の工程は第５の実施の形態の方法と同様なの
でその説明は省略する。

【０１０１】この変形例の場合にも、ＳｉＯ₂からなる
層間絶縁膜６０、５５と、Ｐｔからなる上部電極５９と
のエッチング選択比は１０以上と大きいので、第１の下
部電極５４への深いコンタクトホールを開口する際で
も、上部電極５９と第１の下部電極５４におけるエッチ
ングオーバー量は少ない。

【０１０２】また、上部電極５９及び第１の下部電極５
４に対するコンタクトホールを開口する際に、エッチン
グ速度が層間絶縁膜よりも遅い強誘電体膜５８をエッチ
ングする必要がなくなるので、キャパシタ特性の劣化や
キャパシタリークが誘引されるという不都合を避けるこ
とができる。

【０１０３】また、第５の実施の形態において、上記図
１７に示すような方法の他に、先の図１１に示すような
方法と同様の方法によって、第１の下部電極５２の一部
を層間絶縁膜５４上に残し、その上の層間絶縁膜に対
し、第１の下部電極５４の表面が露出するような２つの
穴５６を開口するようにしてもよい。

【０１０４】図１８は、上記第５の実施の形態の第２の
変形例に係る一部の製造工程を示している。第５の実施
の形態の方法では、図１６（ａ）の工程で２つの穴５６
の内部を含む全面に第２の下部電極５７、強誘電体膜５
８及び上部電極５９を堆積する際に、２つの穴５６が完
全に埋め込まれないように堆積する場合について説明し
た。

【０１０５】これに対し、この第２の変形例の方法で
は、図１３（ａ）に示すように、２つの穴５６が完全に
埋め込まれるように第２の下部電極５７、強誘電体膜５
８及び上部電極５９を堆積している。このような断面形
状を得るには、第２の下部電極５７、強誘電体膜５８及
び上部電極５９のトータルの膜厚が各穴の開口径よりも
薄くなるよう堆積するか、または、各穴の開口径を大き
くする。

【０１０６】図１９は、第５の実施の形態の場合と同様
の方法を用いて製造された、この発明の第６の実施の形
態によるＣＯＰ構造のＣＦＲＡＭの断面構造を示してい
る。

【０１０７】図１９において、６４はシリコン半導体基
板であり、この基板６４の表面領域にはスイッチングト
ランジスタのソース／ドレイン領域となる一対の拡散領
域６５が形成され、前記層間絶縁膜５１内にはこのスイ
ッチングトランジスタのゲート電極６６が形成されてい
る。さらに、前記層間絶縁膜５１には、一対の拡散領域
６５の一方の表面が露出するように開口されたコンタク
トホール６７が設けられ、このコンタクトホール６７を
埋めるようにコンタクトプラグ、例えばＷプラグ６８が
形成されている。なお、Ｗプラグ６８を形成する前にバ
リアメタル、例えばＴｉＮ膜等を形成する。そして、こ
のＷプラグ６８上には、第１の下部電極５４、第２の下
部電極５７、強誘電体膜５８、上部電極５９、層間絶縁
膜６０、上部電極５９に接続されるＡｌプラグ／配線６
２等が、第５の実施の形態で説明した場合と同様の方法
により形成される。ただし、この場合、第１の下部電極
５４はＷプラグ６８を介してトランジスタの拡散領域６
５と接続されているので、第１の下部電極５４に対する
コンタクトホールの開口と、コンタクトホールの内への
前記Ａｌプラグ／配線６２の形成は省略することができ
る。

【０１０８】このように、ＣＯＰ構造のＣＦＲＡＭを第
５の実施の形態と同様の方法を用いて製造すれば、先に
説明したと同様の理由により、マスク変換差が小さくで
きて、セルサイズの縮小化を図ることができる。

【０１０９】なお、上記第６の実施の形態のＣＦＲＡＭ
では、上部電極５９の断面形状が凹形状となるように形
成される例を図示しているが、これは図１８に示すよう
に上部電極５９の表面が平坦となるような形状にしても
よいことはもちろんである。

【０１１０】図２０及び図２１は、この発明の第６の実
施の形態に係る一部の製造工程を示している。

【０１１１】前記した第１の実施の形態の方法では、下
部電極１２、強誘電体膜１３及び上部電極１４を順次堆
積した後、同じマスク１５を用いて上部電極１４と強誘
電体膜１３とをエッチング加工し、その後、下部電極１
２をのみをエッチング加工していたが、上部電極１４と
強誘電体膜１３とをエッチングする際に、強誘電体膜１
３をある程度までエッチングし、強誘電体膜１３の残り
の膜厚が元の膜厚の１／３以下となるまでエッチング除
去すれば、次に強誘電体膜１３上の層間絶縁膜１８及び
強誘電体膜１３に対し、下部電極１２に通じるコンタク
トホール２２を開口する際に、上部電極１４がエッチン
グされることを低減することができる。

【０１１２】以下、この方法について説明する。

【０１１３】まず、図２０（ａ）に示すように、スイッ
チングトランジスタ等の素子が形成された図示しないシ
リコン半導体基板上の層間絶縁膜（ＳｉＯ₂）１１上
に、下部電極１２、強誘電体膜１３及び上部電極１４を
ＣＶＤ法またはスパッタリング法により順次堆積する。
下部電極１２としては例えば１層のＰｔ膜が用いられる
が、その他にＩｒＯ_x，Ｒｕ，Ｔｉ，Ａｌ，Ｓｒ，Ｒ
ｅ，Ｍｇ，Ｌａ及びＣａのうち少なくともいずれか１つ
の金属を含む１層の膜あるいは異なる金属を含む複数層
の膜で構成することができる。この下部電極１２の膜厚
は例えば１００ｎｍである。強誘電体膜１３としては例
えばＳＢＴが用いられるが、その他にＰＺＴや層状ペロ
ブスカイト構造のＳＴＢ，ＢＴＯで構成することもでき
る。この強誘電体膜１３の膜厚は例えば１５０ｎｍであ
る。さらに、上部電極１４として、下部電極１２と同様
に例えば１層のＰｔ膜が用いられるが、その他にＩｒＯ
_x，Ｒｕ，Ｔｉ，Ａｌ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣ
ａのうち少なくともいずれか１つの金属を含む１層の膜
あるいは異なる金属を含む複数層の膜で構成することが
できる。この上部電極１４の膜厚は例えば１００ｎｍで
ある。

【０１１４】次に、図２０（ｂ）に示すように、所定の
パターン形状を有するエッチング用のレジストマスク１
５を上部電極１４上に形成する。なお、レジストマスク
１５の代わりに酸化膜マスク等のハードマスクを形成す
るようにしてもよい。続いて、マスク１５を用いたドラ
イエッチング法、例えばＲＩＥ（反応性イオンエッチン
グ）法により、上部電極１４及び強誘電体膜１３の一部
をエッチング加工する。このとき、強誘電体膜１３の残
りの膜厚が例えば２０ｎｍ程度、すなわち元の膜厚の１
／３以下となるまでエッチング除去する。

【０１１５】次に、上記マスク１５をアッシング法によ
り剥離した後、図２０（ｃ）に示すように、所定のパタ
ーン形状を有する新たなエッチング用のマスク１７を形
成する。続いて、このマスク１７を用いたドライエッチ
ング法、例えばＲＩＥ法により残りの強誘電体膜１３及
び下部電極１１をエッチング加工する。

【０１１６】次に、上記マスク１７をアッシング法によ
り剥離した後、図２１（ａ）に示すように、全面に層間
絶縁膜１８をＣＶＤ法により堆積し、続いて例えばＣＭ
Ｐ法によって平坦化を行った後、続いて、所定のパター
ンを有するマスクを用いたドライエッチング法により、
前記配線溝１９、２０を形成し、続いて上記配線溝１
９、２０内にコンタクトホール２１、２２を形成する。

【０１１７】なお、図２１（ａ）では下部電極１２に通
じるコンタクトホール２２を上部電極１４に通じる一対
のコンタクトホール２１の間に形成する場合を示してい
るが、これは一対のコンタクトホール２１の端に形成す
るようにしてもよい。

【０１１８】ここで、ＳｉＯ₂からなる層間絶縁膜１８
とＰｔからなる上部電極１４とのエッチング選択比は１
０以上と大きく、また強誘電体膜１３の残りの膜厚も十
分に薄いので、下部電極１２への深いコンタクトホール
２２を開口する際でも、上部電極１４と下部電極１２に
おけるエッチングオーバー量は少ない。

【０１１９】次に、図２１（ｂ）に示すように、バリア
メタルとして例えばＴｉＮ膜２３をスパッタリング法で
配線溝１９、２０内及びコンタクトホール２１、２２内
に堆積し、さらにＡｌのスパッタリング、リフロー法を
用いた埋め込み及びＣＭＰによる平坦化処理により、コ
ンタクトホール２１、２２内及び配線溝１９、２０内に
Ａｌプラグ／配線２４をそれぞれ形成する。なお、場合
によっては、上記Ａｌプラグの代わりにＷプラグを使用
することもある。また、その他にＣｕ材料を用いてもよ
い。

【０１２０】

【発明の効果】以上説明したように本発明によれば、上
部電極の一部がエッチングされることによって生じるキ
ャパシタ特性の劣化やキャパシタリークの誘引が阻止で
き、かつ強誘電体膜に加わるダメージを抑制して強誘電
体キャパシタの分極劣化が防止できる半導体装置及びそ
の製造方法を提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態の方法によって製
造されるＦＲＡＭセルの断面構造を工程順に示す図。

【図２】図１に続く製造工程の断面図。

【図３】図２に続く製造工程の断面図。

【図４】第１の実施の形態の方法によって製造されるＦ
ＲＡＭセルのパターン平面図。

【図５】従来のＦＲＡＭの製造方法の途中の工程におけ
る断面構造と第１の実施の形態によるＦＲＡＭの製造方
法の途中の工程における断面構造とを合わせて示す図。

【図６】この発明の第２の実施の形態によるＣＯＰ構造
のＣＦＲＡＭの断面構造を示す図。

【図７】この発明の第３の実施の形態の方法によって製
造されるＦＲＡＭセルの断面構造を工程順に示す図。

【図８】図７に続く製造工程の断面図。

【図９】この発明の第３の実施の形態の第１の変形例に
係る一部の製造工程を示す断面図。

【図１０】第３の実施の形態の第２の変形例に係る一部
の製造工程を示す断面図。

【図１１】第３の実施の形態の第３の変形例に係る一部
の製造工程を示す断面図。

【図１２】第３の実施の形態の第４の変形例に係る一部
の製造工程を示す断面図。

【図１３】第３の実施の形態の第５の変形例に係る一部
の製造工程を示す断面図。

【図１４】この発明の第４の実施の形態によるＣＯＰ構
造のＣＦＲＡＭの断面構造を示す図。

【図１５】この発明の第５の実施の形態に係るＣＦＲＡ
Ｍの製造方法を工程順に示す断面図。

【図１６】図１５に続く製造工程の断面図。

【図１７】第５の実施の形態の第１の変形例に係る一部
の製造工程を示す断面図。

【図１８】第５の実施の形態の第２の変形例に係る一部
の製造工程を示す断面図。

【図１９】この発明の第６の実施の形態によるＣＯＰ構
造のＣＦＲＡＭの断面構造を示す図。

【図２０】この発明の第７の実施の形態の方法によって
製造されるＦＲＡＭセルの断面構造を工程順に示す図。

【図２１】図２０に続く製造工程の断面図。

【図２２】ＣＦＲＡＭにおける強誘電体キャパシタの従
来の製造方法を工程順に示す断面図。

【図２３】図２２に続く製造工程の断面図。

【符号の説明】

１１…層間絶縁膜（ＳｉＯ₂）、 １２…下部電極、 １３…強誘電体膜、 １４…上部電極、 １５…エッチング用のマスク、 １６…積層構造、 １７…エッチング用のマスク、 １８…層間絶縁膜、 １９、２０…配線溝、 ２１、２２…コンタクトホール、 ２３…ＴｉＮ膜、 ２４…Ａｌプラグ／配線、 ２６…シリコン半導体基板、 ２７…拡散領域、 ２８…ゲート電極、 ２９…コンタクトホール、 ３０…Ｗプラグ、 ３１…層間絶縁膜（ＳｉＯ₂）、 ３２…下部電極、 ３３…層間絶縁膜、 ３４…層間絶縁膜、 ３５…穴（開口部）、 ３６…強誘電体膜、 ３７…上部電極、 ３８…層間絶縁膜、 ３９…ＴｉＮ膜、 ４０…Ａｌプラグ／配線、 ４１…穴、 ４２…シリコン半導体基板、 ４３…拡散領域、 ４４…ゲート電極、 ４５…コンタクトホール、 ４６…Ｗプラグ、 ５１…層間絶縁膜（ＳｉＯ₂）、 ５２…層間絶縁膜、 ５３…穴（開口部）、 ５４…第１の下部電極、 ５５…層間絶縁膜、 ５６…穴、 ５７…第２の下部電極、 ５８…強誘電体膜 ５９…上部電極、 ６０…層間絶縁膜、 ６１…ＴｉＮ膜、 ６２…Ａｌプラグ／配線、 ６４…シリコン半導体基板、 ６５…拡散領域、 ６６…ゲート電極、 ６７…コンタクトホール、 ６８…Ｗプラグ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷口 泰之 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術センター内 Ｆターム(参考） 5F083 FR02 GA09 GA21 JA14 JA15 JA36 JA37 JA38 JA39 JA40 MA06 MA17 MA18 PR03 PR21 PR22 PR39 PR40

Claims (14)

【特許請求の範囲】
1. 【請求項１】 半導体基板に設けられた第１の層間絶縁
   膜と、 前記第１の層間絶縁膜上に形成された下部電極と、 前記下部電極上に互いに分離して形成された一対の強誘
   電体膜と、 前記一対の強誘電体膜上に形成された一対の上部電極と
   を具備し、 前記下部電極、前記一対の強誘電体膜のそれぞれ及び前
   記一対の上部電極のそれぞれで一対の強誘電体キャパシ
   タが構成され、 前記一対の強誘電体膜それぞれの下部に位置する部分の
   前記下部電極の膜厚が、それ以外の部分における前記下
   部電極の膜厚に比べて厚いことを特徴とする半導体装
   置。
2. 【請求項２】 全面に形成された第２の層間絶縁膜と、 前記第２の層間絶縁膜対して形成され、前記一対の上部
   電極それぞれの表面に通じる一対の第１の開口部及び前
   記下部電極の表面に通じる第２の開口部と、 前記一対の第１の開口部内に形成された一対の第１の金
   属配線と、 前記第２の開口部内に形成された第２の金属配線とをさ
   らに具備したことを特徴とする請求項１記載の半導体装
   置。
3. 【請求項３】 半導体基板に設けられた第１の層間絶縁
   膜上に下部電極、強誘電体膜及び上部電極を順次堆積す
   る工程と、 所定のパターン形状を有する第１のマスクを前記上部電
   極上に形成する工程と、 前記第１のマスクを用いて前記上部電極及び前記強誘電
   体膜を順次エッチングして、前記強誘電体膜及び前記上
   部電極からなる一対の積層構造を前記下部電極上に残す
   工程と、 前記第１のマスクを除去した後に、少なくとも前記一対
   の積層構造を連続して覆うようなパターン形状を有する
   第２のマスクを形成する工程と、 前記第２のマスクを用いて前記下部電極をエッチングし
   て、強誘電体膜及び前記上部電極からなる前記一対の積
   層構造が形成されている部分の前記下部電極を残す工程
   とを具備したことを特徴とする半導体装置の製造方法。
4. 【請求項４】 前記第１のマスクを用いて前記上部電極
   及び前記強誘電体膜をエッチングする際に、前記下部電
   極の表面をエッチングすることを特徴とする請求項３記
   載の半導体装置の製造方法。
5. 【請求項５】 前記第２のマスクを用いて前記下部電極
   をエッチングした後に、全面に第２の層間絶縁膜を堆積
   する工程と、 所定のパターン形状を有する第３のマスクを前記第２の
   層間絶縁膜上に形成する工程と、 前記第３のマスクを用いて前記第２の層間絶縁膜をエッ
   チングし、前記一対の積層構造の上部電極それぞれの表
   面に通じる一対の第１の開口部及び前記下部電極の表面
   に通じる第２の開口部とを開口する工程と、 前記一対の第１の開口部内を埋めるように一対の第１の
   金属配線を形成しかつ前記第２の開口部内を埋めるよう
   に第２の金属配線を形成する工程とをさらに具備したこ
   とを特徴とする請求項３記載の半導体装置の製造方法。
6. 【請求項６】 半導体基板に設けられた層間絶縁膜と、 前記層間絶縁膜上に形成された下部電極と、 前記下部電極上に互いに分離して形成され断面形状が凹
   形状を有する一対の強誘電体膜と、 前記一対の強誘電体膜の凹部を埋めるように設けられた
   一対の上部電極とを具備し、 前記下部電極、前記一対の強誘電体膜のそれぞれ及び前
   記一対の上部電極のそれぞれとで一対の強誘電体キャパ
   シタが構成されていることを特徴とする半導体装置。
7. 【請求項７】 前記一対の上部電極は断面形状がそれぞ
   れ凹形状を有することを特徴とする請求項６記載の半導
   体装置。
8. 【請求項８】 半導体基板に設けられた第１の層間絶縁
   膜上に下部電極を堆積する工程と、 前記第１の層間絶縁膜上の所定の部分にのみ前記下部電
   極を残し、他の部分は除去する工程と、 前記下部電極上を含む全面に第２の層間絶縁膜を堆積し
   た後、平坦化処理を行って前記下部電極を露出させる工
   程と、 全面に第３の層間絶縁膜を堆積した後、この第３の層間
   絶縁膜に対して前記下部電極の表面に通じる２つの開口
   部を開口する工程と、 前記２つの開口部内を含む全面に強誘電体膜及び上部電
   極を順次堆積する工程と、 平坦化処理を行って前記２つの開口部内に前記強誘電体
   膜及び前記上部電極からなる積層構造を残す工程とを具
   備したことを特徴とする半導体装置の製造方法。
9. 【請求項９】 半導体基板に設けられた第１の層間絶縁
   膜上に下部電極を堆積する工程と、 前記第１の層間絶縁膜上の所定の部分にのみ前記下部電
   極を残し、他の部分は除去する工程と、 前記下部電極上を含む全面に第２の層間絶縁膜を堆積し
   た後、平坦化処理を行う工程と、 前記第２の層間絶縁膜に対して前記下部電極の表面に通
   じる２つの開口部を開口する工程と、 前記２つの開口部内を含む全面に強誘電体膜及び上部電
   極を順次堆積する工程と、 エッチングバックまたは平坦化エッチング処理を行って
   前記２つの開口部内に前記強誘電体膜及び前記上部電極
   からなる積層構造を残す工程とを具備したことを特徴と
   する半導体装置の製造方法。
10. 【請求項１０】 半導体基板に設けられた第１の層間絶
    縁膜上に第２の層間絶縁膜を堆積する工程と、 前記第２の層間絶縁膜に第１の開口部を形成する工程
    と、 全面に下部電極を堆積する工程と、 平坦化処理を行って前記第２の層間絶縁膜を露出させ、
    前記第１の開口部内に前記下部電極を残す工程と、 全面に第３の層間絶縁膜を堆積する工程と、 前記第３の層間絶縁膜に対し前記下部電極の表面に通じ
    る一対の第２の開口部を形成する工程と、 前記一対の第２の開口部の内部を含む全面に強誘電体膜
    及び上部電極を順次堆積する工程と、 前記強誘電体膜及び前記上部電極を平坦化して、前記一
    対の第２の開口部内に前記強誘電体膜及び前記上部電極
    を残す工程とを具備したことを特徴とする半導体装置の
    製造方法。
11. 【請求項１１】 半導体基板に設けられた第１の層間絶
    縁膜と、 前記第１の層間絶縁膜上に形成された第１の下部電極
    と、 前記第１の下部電極上に互いに分離して形成され断面形
    状が凹形状を有する一対の第２の下部電極と、 前記一対の第２の下部電極それぞれの凹部を埋めるよう
    に設けられ、それぞれ断面形状が凹形状を有する一対の
    強誘電体膜と、 前記一対の強誘電体膜の凹部を埋めるように設けられた
    一対の上部電極とを具備し、 前記第１の下部電極及び前記一対の第２の下部電極のそ
    れぞれ、前記一対の強誘電体膜のそれぞれ及び前記一対
    の上部電極のそれぞれとで一対の強誘電体キャパシタが
    構成されていることを特徴とする半導体装置。
12. 【請求項１２】 半導体基板に設けられた第１の層間絶
    縁膜上に第２の層間絶縁膜を堆積する工程と、 前記第２の層間絶縁膜に第１の開口部を形成する工程
    と、 全面に第１の下部電極を堆積する工程と、 平坦化処理を行って前記第２の層間絶縁膜を露出させ、
    前記第１の開口部内に前記第１の下部電極を残す工程
    と、 全面に第３の層間絶縁膜を堆積する工程と、 前記第３の層間絶縁膜に対し前記第１の下部電極の表面
    に通じる一対の第２の開口部を形成する工程と、 前記一対の第２の開口部の内部を含む全面に第２の下部
    電極、強誘電体膜及び上部電極を順次堆積する工程と、 前記第２の下部電極、強誘電体膜及び上部電極を平坦化
    して、前記一対の第２の開口部内に前記第２の下部電
    極、前記強誘電体膜及び前記上部電極を残す工程とを具
    備したことを特徴とする半導体装置の製造方法。
13. 【請求項１３】 半導体基板に設けられた第１の層間絶
    縁膜上に第１の下部電極を堆積する工程と、 前記第１の層間絶縁膜上の所定の部分にのみ前記第１の
    下部電極を残し、他の部分は除去する工程と、 前記第１の下部電極上を含む全面に第２の層間絶縁膜を
    堆積した後、平坦化処理を行って前記第１の下部電極を
    露出させる工程と、 全面に第３の層間絶縁膜を堆積した後、この第３の層間
    絶縁膜に対して前記第１の下部電極の表面に通じる２つ
    の開口部を開口する工程と、 前記２つの開口部内を含む全面に第２の下部電極、強誘
    電体膜及び上部電極を順次堆積する工程と、 平坦化処理を行って前記２つの開口部内に前記第２の下
    部電極、前記強誘電体膜及び前記上部電極からなる積層
    構造を残す工程とを具備したことを特徴とする半導体装
    置の製造方法。
14. 【請求項１４】 半導体基板に設けられた第１の層間絶
    縁膜上に第１の下部電極を堆積する工程と、 前記第１の層間絶縁膜上の所定の部分にのみ前記第１の
    下部電極を残し、他の部分は除去する工程と、 前記第１の下部電極上を含む全面に第２の層間絶縁膜を
    堆積した後、平坦化処理を行う工程と、 前記第２の層間絶縁膜に対して前記第１の下部電極の表
    面に通じる２つの開口部を開口する工程と、 前記２つの開口部内を含む全面に第２の下部電極、強誘
    電体膜及び上部電極を順次堆積する工程と、 エッチングバックまたは平坦化エッチング処理を行って
    前記２つの開口部内に前記第２の下部電極、前記強誘電
    体膜及び前記上部電極からなる積層構造を残す工程とを
    具備したことを特徴とする半導体装置の製造方法。