JP2001267520A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】本発明は、ＣＯＰ構造を採用することなしにセ
ル面積の縮小と強誘電体キャパシタ面積の増加を実現す
ることを最も主要な特徴とする。 【解決手段】基板１１と、拡散領域１５Ｂと、その上に
形成された層間絶縁膜１６と、層間絶縁膜１６に形成さ
れ、拡散領域１５Ｂに通じるホール２１と、ホール２１
内に形成され、拡散領域１５Ｂと電気的に接続された下
部電極２３と、下部電極２３上に形成された強誘電体膜
２４と、強誘電体膜２４上に形成された上部電極２５と
を有し、下部電極２３、強誘電体膜２４及び上部電極２
５で強誘電体キャパシタが構成されている。
ル面積の縮小と強誘電体キャパシタ面積の増加を実現す
ることを最も主要な特徴とする。 【解決手段】基板１１と、拡散領域１５Ｂと、その上に
形成された層間絶縁膜１６と、層間絶縁膜１６に形成さ
れ、拡散領域１５Ｂに通じるホール２１と、ホール２１
内に形成され、拡散領域１５Ｂと電気的に接続された下
部電極２３と、下部電極２３上に形成された強誘電体膜
２４と、強誘電体膜２４上に形成された上部電極２５と
を有し、下部電極２３、強誘電体膜２４及び上部電極２
５で強誘電体キャパシタが構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タを有する半導体装置及びその製造方法に関する。
タを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】強誘電体は、印加電界と電気分極量との
関係がヒステリシス特性を有し、強誘電体の両端間の印
加電圧を零に戻しても分極が残る。即ち、強誘電体は、
電界が印加された時に一旦発生した電気分極は電界が印
加されなくなっても残留し、上記電界とは反対方向の向
きに、ある程度以上の強さの電界が印加された時に分極
の向きが反転する特性を有している。
関係がヒステリシス特性を有し、強誘電体の両端間の印
加電圧を零に戻しても分極が残る。即ち、強誘電体は、
電界が印加された時に一旦発生した電気分極は電界が印
加されなくなっても残留し、上記電界とは反対方向の向
きに、ある程度以上の強さの電界が印加された時に分極
の向きが反転する特性を有している。
【０００３】このような強誘電体の不揮発性特性に着目
して、強誘電体の分極の方向として情報を蓄積する強誘
電体キャパシタ（Ferro electric Capacitor）を用いた
不揮発性半導体メモリ（ＦＲＡＭ）が注目されている。
して、強誘電体の分極の方向として情報を蓄積する強誘
電体キャパシタ（Ferro electric Capacitor）を用いた
不揮発性半導体メモリ（ＦＲＡＭ）が注目されている。
【０００４】また、１つのトランジスタに１つの強誘電
体キャパシタを並列接続したメモリセルを複数個直列接
続することによって、メモリセル１個あたりのセル面積
を削減したＣＦＲＡＭ（Chain ＦＲＡＭ）が例えば文献
「”High-Density Chain Ferro electric Random Acce
ss Memory (CFRAM)”, VLSI Circuit Symposium 1997p8
3-84」や「”A Sub-40ns Random-Access Chain FRAM Ar
chitecture with 7nsCell-Plate-Line Drive”, ISSCC
Tech. Digest Papers, pp.102-103, Feb 1999」などに
よって知られている。
体キャパシタを並列接続したメモリセルを複数個直列接
続することによって、メモリセル１個あたりのセル面積
を削減したＣＦＲＡＭ（Chain ＦＲＡＭ）が例えば文献
「”High-Density Chain Ferro electric Random Acce
ss Memory (CFRAM)”, VLSI Circuit Symposium 1997p8
3-84」や「”A Sub-40ns Random-Access Chain FRAM Ar
chitecture with 7nsCell-Plate-Line Drive”, ISSCC
Tech. Digest Papers, pp.102-103, Feb 1999」などに
よって知られている。
【０００５】ところで、従来のＦＲＡＭのメモリセル
は、例えば図１４に示すような断面構造を有している。
半導体基板８１の表面領域にはトランジスタのソース、
ドレインとなる一対の拡散領域８２、８２が形成されて
おり、この両拡散領域相互間の基板上にはゲート絶縁膜
を介してゲート電極８３が形成されている。さらに全面
に層間絶縁膜８４が堆積され、この層間絶縁膜８４に対
して上記一対の拡散領域８２、８２のいずれか一方の表
面が露出するようにコンタクトホール８５が形成されて
いる。そして、上記コンタクトホール８５内には金属や
多結晶シリコンなどの導電体材料からなるプラグ８６が
埋め込まれている。また、このプラグ８６上には、下部
電極８７、強誘電体膜８８及び上部電極８９からなる強
誘電体キャパシタが形成されている。
は、例えば図１４に示すような断面構造を有している。
半導体基板８１の表面領域にはトランジスタのソース、
ドレインとなる一対の拡散領域８２、８２が形成されて
おり、この両拡散領域相互間の基板上にはゲート絶縁膜
を介してゲート電極８３が形成されている。さらに全面
に層間絶縁膜８４が堆積され、この層間絶縁膜８４に対
して上記一対の拡散領域８２、８２のいずれか一方の表
面が露出するようにコンタクトホール８５が形成されて
いる。そして、上記コンタクトホール８５内には金属や
多結晶シリコンなどの導電体材料からなるプラグ８６が
埋め込まれている。また、このプラグ８６上には、下部
電極８７、強誘電体膜８８及び上部電極８９からなる強
誘電体キャパシタが形成されている。
【０００６】上記のようなメモリセル構造はＣＯＰ（ca
pacitor on plug）構造と称され、コンタクトホール８
５に埋め込まれるプラグ８６としては一般にＷ（tungst
en）プラグが採用される。
pacitor on plug）構造と称され、コンタクトホール８
５に埋め込まれるプラグ８６としては一般にＷ（tungst
en）プラグが採用される。
【０００７】しかし、Ｗプラグを用いたＣＯＰ構造の場
合、最適なバリアメタルが存在していない。このバリア
メタルは、強誘電体キャパシタの下部電極８７とＷプラ
グ８６との間に設けられ、Ｗプラグ８６の酸化を抑制す
る目的で設けられる。
合、最適なバリアメタルが存在していない。このバリア
メタルは、強誘電体キャパシタの下部電極８７とＷプラ
グ８６との間に設けられ、Ｗプラグ８６の酸化を抑制す
る目的で設けられる。
【０００８】このため、強誘電体キャパシタ直下のプラ
グ材料としては、比較的酸化などの問題の少ない多結晶
シリコンプラグを用いる例がある。
グ材料としては、比較的酸化などの問題の少ない多結晶
シリコンプラグを用いる例がある。
【０００９】
【発明が解決しようとする課題】ところで、ＳＲＡＭや
フラッシュメモリなどが同一基板に形成される混載ＦＲ
ＡＭにおいて、周辺デバイスではＷプラグ等低抵抗なプ
ラグ材料を用いることが好ましいので、周辺デバイスで
はＷプラグ、ＦＲＡＭでは多結晶シリコンプラグと、プ
ラグ材料を異ならせる必要がある。しかし、このように
すると製造工程が複雑化してしまう。
フラッシュメモリなどが同一基板に形成される混載ＦＲ
ＡＭにおいて、周辺デバイスではＷプラグ等低抵抗なプ
ラグ材料を用いることが好ましいので、周辺デバイスで
はＷプラグ、ＦＲＡＭでは多結晶シリコンプラグと、プ
ラグ材料を異ならせる必要がある。しかし、このように
すると製造工程が複雑化してしまう。
【００１０】また、従来のＦＲＡＭでは、拡散領域に接
続されたプラグ上に強誘電体キャパシタが平面的に配置
形成されているので、大きなキャパシタ容量を得るため
には強誘電体キャパシタ面積を広げる必要があり、これ
によってセル面積が増加するという問題がある。
続されたプラグ上に強誘電体キャパシタが平面的に配置
形成されているので、大きなキャパシタ容量を得るため
には強誘電体キャパシタ面積を広げる必要があり、これ
によってセル面積が増加するという問題がある。
【００１１】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、ＣＯＰ構造を採用するこ
となしにセル面積の縮小と強誘電体キャパシタ面積の増
加を実現できる半導体装置およびその製造方法を提供す
ることである。
れたものであり、その目的は、ＣＯＰ構造を採用するこ
となしにセル面積の縮小と強誘電体キャパシタ面積の増
加を実現できる半導体装置およびその製造方法を提供す
ることである。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
シリコン半導体基板と、前記基板の表面領域に形成され
た第１の拡散領域と、前記基板上に形成された層間絶縁
膜と、前記層間絶縁膜に形成され、前記第１の拡散領域
に通じる第１の開口部と、前記第１の開口部内に形成さ
れ、前記第１の拡散領域と電気的に接続された第１の電
極と、前記第１の電極上に形成された強誘電体膜と、前
記強誘電体膜上に形成された第２の電極とを具備し、前
記第１の電極、強誘電体膜及び第２の電極で強誘電体キ
ャパシタが構成されていることを特徴とする。
シリコン半導体基板と、前記基板の表面領域に形成され
た第１の拡散領域と、前記基板上に形成された層間絶縁
膜と、前記層間絶縁膜に形成され、前記第１の拡散領域
に通じる第１の開口部と、前記第１の開口部内に形成さ
れ、前記第１の拡散領域と電気的に接続された第１の電
極と、前記第１の電極上に形成された強誘電体膜と、前
記強誘電体膜上に形成された第２の電極とを具備し、前
記第１の電極、強誘電体膜及び第２の電極で強誘電体キ
ャパシタが構成されていることを特徴とする。
【００１３】本発明の半導体装置は、シリコン半導体基
板と、前記基板の表面領域に形成された第１の拡散領域
と、前記基板上に形成された層間絶縁膜と、前記層間絶
縁膜に形成され、前記第１の拡散領域に通じる第１の開
口部と、一部が前記第１の開口部内に形成されて前記第
１の拡散領域と電気的に接続され、前記第１の開口部周
辺の前記層間絶縁膜上に延在するように設けられた第１
の電極と、前記第１の電極上に形成された強誘電体膜
と、前記強誘電体膜上に形成された第２の電極と、前記
第２の電極の一部に電気的に接続された第３の電極を具
備し、前記第１の電極、強誘電体膜及び第２の電極で強
誘電体キャパシタが構成され、前記第３の電極でこの強
誘電体キャパシタの取り出し電極が構成されていること
を特徴とする。
板と、前記基板の表面領域に形成された第１の拡散領域
と、前記基板上に形成された層間絶縁膜と、前記層間絶
縁膜に形成され、前記第１の拡散領域に通じる第１の開
口部と、一部が前記第１の開口部内に形成されて前記第
１の拡散領域と電気的に接続され、前記第１の開口部周
辺の前記層間絶縁膜上に延在するように設けられた第１
の電極と、前記第１の電極上に形成された強誘電体膜
と、前記強誘電体膜上に形成された第２の電極と、前記
第２の電極の一部に電気的に接続された第３の電極を具
備し、前記第１の電極、強誘電体膜及び第２の電極で強
誘電体キャパシタが構成され、前記第３の電極でこの強
誘電体キャパシタの取り出し電極が構成されていること
を特徴とする。
【００１４】また、本発明の半導体装置は、シリコン半
導体基板と、前記基板の表面領域に形成された第１の拡
散領域と、前記基板上に形成された層間絶縁膜と、前記
層間絶縁膜に互いに離間して形成され、前記第１の拡散
領域に通じる第１及び第２の開口部と、前記第１の開口
部内に形成され、前記第１の拡散領域と電気的に接続さ
れた第１の電極と、前記第２の開口部内に形成され、前
記第１の拡散領域と電気的に接続された第２の電極と、
前記第１の電極上に形成された第１の強誘電体膜と、前
記第２の電極上に形成された第２の強誘電体膜と、前記
第１の強誘電体膜上に形成された第３の電極と、前記第
２の強誘電体膜上に形成された第４の電極とを具備し、
前記第１の電極、第１の強誘電体膜及び第３の電極で第
１の強誘電体キャパシタが構成され、前記第２の電極、
第２の強誘電体膜及び第４の電極で第２の強誘電体キャ
パシタが構成されることを特徴とする。
導体基板と、前記基板の表面領域に形成された第１の拡
散領域と、前記基板上に形成された層間絶縁膜と、前記
層間絶縁膜に互いに離間して形成され、前記第１の拡散
領域に通じる第１及び第２の開口部と、前記第１の開口
部内に形成され、前記第１の拡散領域と電気的に接続さ
れた第１の電極と、前記第２の開口部内に形成され、前
記第１の拡散領域と電気的に接続された第２の電極と、
前記第１の電極上に形成された第１の強誘電体膜と、前
記第２の電極上に形成された第２の強誘電体膜と、前記
第１の強誘電体膜上に形成された第３の電極と、前記第
２の強誘電体膜上に形成された第４の電極とを具備し、
前記第１の電極、第１の強誘電体膜及び第３の電極で第
１の強誘電体キャパシタが構成され、前記第２の電極、
第２の強誘電体膜及び第４の電極で第２の強誘電体キャ
パシタが構成されることを特徴とする。
【００１５】本発明の半導体装置の製造方法は、シリコ
ン半導体基板の表面領域に拡散領域を形成する工程と、
前記拡散領域を含む基板の全面に層間絶縁膜を堆積する
工程と、前記層間絶縁膜に開口部を形成して前記拡散領
域の表面を露出させる工程と、前記開口部内に第１の電
極、強誘電体膜及び第２の電極を順次堆積して強誘電体
キャパシタを形成する工程とを具備したことを特徴とす
る。
ン半導体基板の表面領域に拡散領域を形成する工程と、
前記拡散領域を含む基板の全面に層間絶縁膜を堆積する
工程と、前記層間絶縁膜に開口部を形成して前記拡散領
域の表面を露出させる工程と、前記開口部内に第１の電
極、強誘電体膜及び第２の電極を順次堆積して強誘電体
キャパシタを形成する工程とを具備したことを特徴とす
る。
【００１６】本発明の半導体装置の製造方法は、シリコ
ン半導体基板の表面領域に拡散領域を形成する工程と、
全面に層間絶縁膜を堆積する第１の工程とこの工程で堆
積された層間絶縁膜中に配線を形成する第２の工程とを
少なくとも２回繰り返して多層配線を形成する工程と、
前記層間絶縁膜に開口部を形成して前記拡散領域の表面
を露出させる工程と、前記開口部内に第１の電極、強誘
電体膜及び第２の電極を順次堆積して強誘電体キャパシ
タを形成する工程とを具備したことを特徴とする。
ン半導体基板の表面領域に拡散領域を形成する工程と、
全面に層間絶縁膜を堆積する第１の工程とこの工程で堆
積された層間絶縁膜中に配線を形成する第２の工程とを
少なくとも２回繰り返して多層配線を形成する工程と、
前記層間絶縁膜に開口部を形成して前記拡散領域の表面
を露出させる工程と、前記開口部内に第１の電極、強誘
電体膜及び第２の電極を順次堆積して強誘電体キャパシ
タを形成する工程とを具備したことを特徴とする。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１８】まず、本発明の半導体装置の製造方法を、
強誘電体キャパシタを有するＦＲＡＭセルの製造に実施
した本発明の第１の実施の形態に係る方法を説明する。
強誘電体キャパシタを有するＦＲＡＭセルの製造に実施
した本発明の第１の実施の形態に係る方法を説明する。
【００１９】図１（ａ）〜図１（ｄ）及び図２（ａ）〜
図２（ｃ）は、この第１の実施の形態の方法によって製
造されるＦＲＡＭセルの断面構造を工程順に示してい
る。
図２（ｃ）は、この第１の実施の形態の方法によって製
造されるＦＲＡＭセルの断面構造を工程順に示してい
る。
【００２０】図１（ａ）に示すように、シリコン半導体
基板１１の表面領域に、素子分離を行うためのＳＴＩ
（Shallow Trench Isolation）領域１２を形成し、基板
１１上にはゲート絶縁膜１３を介してゲート電極１４を
形成し、基板１１の表面領域にはトランジスタのソー
ス、ドレインとなる拡散領域１５Ａ、１５Ｂを含む複数
の拡散領域１５を互いに分離して形成する。
基板１１の表面領域に、素子分離を行うためのＳＴＩ
（Shallow Trench Isolation）領域１２を形成し、基板
１１上にはゲート絶縁膜１３を介してゲート電極１４を
形成し、基板１１の表面領域にはトランジスタのソー
ス、ドレインとなる拡散領域１５Ａ、１５Ｂを含む複数
の拡散領域１５を互いに分離して形成する。
【００２１】次に、図１（ｂ）に示すように、全面に層
間絶縁膜１６を堆積した後、所定のパターンを有するマ
スクを用いたＰＥＰ（写真蝕刻プロセス）により、この
層間絶縁膜１６に対して、前記複数の拡散領域１５のう
ちの１つの拡散領域１５Ａが露出するようなコンタクト
ホール１７を開口し、続いて全面にバリアメタル例えば
ＴｉＮ膜１８を堆積し、さらにＣＶＤ法よってＷを堆積
した後、ＣＭＰ（Chemical Mechanical Polishing）に
よって平坦化を行って、コンタクトホール１７内にＷプ
ラグ１９を形成する。なお、上記コンタクトホール１７
の開口径は例えば０．４μｍである。
間絶縁膜１６を堆積した後、所定のパターンを有するマ
スクを用いたＰＥＰ（写真蝕刻プロセス）により、この
層間絶縁膜１６に対して、前記複数の拡散領域１５のう
ちの１つの拡散領域１５Ａが露出するようなコンタクト
ホール１７を開口し、続いて全面にバリアメタル例えば
ＴｉＮ膜１８を堆積し、さらにＣＶＤ法よってＷを堆積
した後、ＣＭＰ（Chemical Mechanical Polishing）に
よって平坦化を行って、コンタクトホール１７内にＷプ
ラグ１９を形成する。なお、上記コンタクトホール１７
の開口径は例えば０．４μｍである。
【００２２】次に、図１（ｃ）に示すように、層間絶縁
膜１６上にシリコン窒化膜２０を堆積する。ただし、こ
の後に形成される強誘電体キャパシタの強誘電体膜及び
下部電極の構造及び種類によっては、このシリコン窒化
膜２０の堆積を省略することができる。
膜１６上にシリコン窒化膜２０を堆積する。ただし、こ
の後に形成される強誘電体キャパシタの強誘電体膜及び
下部電極の構造及び種類によっては、このシリコン窒化
膜２０の堆積を省略することができる。
【００２３】次に、図１（ｄ）に示すように、所定のパ
ターンを有するマスクを用いたＰＥＰにより、シリコン
窒化膜２０及び層間絶縁膜１６を順次除去して、前記複
数の拡散領域１５のうち上記とは異なる拡散領域１５Ｂ
が露出するようなホール２１を開口する。ここで、この
ホール２１の開口径は例えば０．６μｍである。従っ
て、ホール２１の開口径は、前記コンタクトホール１７
の開口径以上にされている。
ターンを有するマスクを用いたＰＥＰにより、シリコン
窒化膜２０及び層間絶縁膜１６を順次除去して、前記複
数の拡散領域１５のうち上記とは異なる拡散領域１５Ｂ
が露出するようなホール２１を開口する。ここで、この
ホール２１の開口径は例えば０．６μｍである。従っ
て、ホール２１の開口径は、前記コンタクトホール１７
の開口径以上にされている。
【００２４】次に、図２（ａ）に示すように、上記ホー
ル２１の内部を含む全面に、ＣＶＤ法等により、バリア
メタル２２、下部電極２３、強誘電体膜24及び上部電極
２５を順次堆積する。上記バリアメタル２２としては例
えばＴｉxＡｌyＮzが用いられるが、その他に例えばＴ
ｉxＮy，Ｔｉ／ＴｉxＡｌyＮz，Ｔｉ／ＴｉxＮy，ＷxＮ
yを代表とするＴｉ系の膜もしくは積層膜で構成するこ
ともできる。また、このバリアメタル２２の膜厚は例え
ば０．０５μｍである。下部電極２３としては例えば１
層のＩｒＯx膜が用いられるが、その他にＲｕ，Ｔｉ，
Ａｌ，Ｐｔ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣａのうち少
なくともいずれか１つの金属を含む１層の膜あるいは異
なる金属を含む複数層の膜で構成することができる。ま
た、この下部電極２３の膜厚は例えば０．０５μｍであ
る。上記強誘電体膜２４としては例えばＳＢＴが用いら
れるが、その他にＰＺＴ，ＢＴや層状ペロブスカイト構
造のＳＴＢ，ＢＴＯで構成することもできる。また、こ
の強誘電体膜２４の膜厚は例えば０．１５μｍである。
さらに、上部電極２５として、下部電極２３と同様に例
えば１層のＩｒＯx膜が用いられるが、その他にＲｕ，
Ｔｉ，Ａｌ，Ｐｔ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣａの
うち少なくともいずれか１つの金属を含む１層の膜ある
いは異なる金属を含む複数層の膜で構成することができ
る。また、この上部電極２５の膜厚は例えば０．０５μ
ｍである。
ル２１の内部を含む全面に、ＣＶＤ法等により、バリア
メタル２２、下部電極２３、強誘電体膜24及び上部電極
２５を順次堆積する。上記バリアメタル２２としては例
えばＴｉxＡｌyＮzが用いられるが、その他に例えばＴ
ｉxＮy，Ｔｉ／ＴｉxＡｌyＮz，Ｔｉ／ＴｉxＮy，ＷxＮ
yを代表とするＴｉ系の膜もしくは積層膜で構成するこ
ともできる。また、このバリアメタル２２の膜厚は例え
ば０．０５μｍである。下部電極２３としては例えば１
層のＩｒＯx膜が用いられるが、その他にＲｕ，Ｔｉ，
Ａｌ，Ｐｔ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣａのうち少
なくともいずれか１つの金属を含む１層の膜あるいは異
なる金属を含む複数層の膜で構成することができる。ま
た、この下部電極２３の膜厚は例えば０．０５μｍであ
る。上記強誘電体膜２４としては例えばＳＢＴが用いら
れるが、その他にＰＺＴ，ＢＴや層状ペロブスカイト構
造のＳＴＢ，ＢＴＯで構成することもできる。また、こ
の強誘電体膜２４の膜厚は例えば０．１５μｍである。
さらに、上部電極２５として、下部電極２３と同様に例
えば１層のＩｒＯx膜が用いられるが、その他にＲｕ，
Ｔｉ，Ａｌ，Ｐｔ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣａの
うち少なくともいずれか１つの金属を含む１層の膜ある
いは異なる金属を含む複数層の膜で構成することができ
る。また、この上部電極２５の膜厚は例えば０．０５μ
ｍである。
【００２５】従って、バリアメタル２２、下部電極２
３、強誘電体膜２４及び上部電極２５を上記のような各
膜厚で堆積することにより、図示するように、バリアメ
タル２２、下部電極２３、強誘電体膜２４それぞれの断
面形状は凹形状となり、上部電極２５の断面形状は凹形
状の強誘電体膜２４の凹部を埋めるような断面形状とな
る。これによりホール２１内がほぼ完全に埋め込まれ
る。また、必要に応じて上部電極２５上にバリアメタル
を形成してもよい。
３、強誘電体膜２４及び上部電極２５を上記のような各
膜厚で堆積することにより、図示するように、バリアメ
タル２２、下部電極２３、強誘電体膜２４それぞれの断
面形状は凹形状となり、上部電極２５の断面形状は凹形
状の強誘電体膜２４の凹部を埋めるような断面形状とな
る。これによりホール２１内がほぼ完全に埋め込まれ
る。また、必要に応じて上部電極２５上にバリアメタル
を形成してもよい。
【００２６】次に、図２（ｂ）に示すように、ＣＭＰに
よる研磨またはＲＩＥによるエッチングバック法を用い
て、シリコン窒化膜２０が露出するまで全面を研磨する
ことにより、バリアメタル２２、下部電極２３、強誘電
体膜２４及び上部電極２５をホール２１内にのみ残す。
これにより、ホール２１内に下部電極２３、強誘電体膜
２４及び上部電極２５からなる強誘電体キャパシタが形
成される。そして、強誘電体キャパシタの下部電極２３
は、バリアメタル２２を介してトランジスタのソースま
たはドレインである拡散領域１５Ｂと電気的に接続され
ている。
よる研磨またはＲＩＥによるエッチングバック法を用い
て、シリコン窒化膜２０が露出するまで全面を研磨する
ことにより、バリアメタル２２、下部電極２３、強誘電
体膜２４及び上部電極２５をホール２１内にのみ残す。
これにより、ホール２１内に下部電極２３、強誘電体膜
２４及び上部電極２５からなる強誘電体キャパシタが形
成される。そして、強誘電体キャパシタの下部電極２３
は、バリアメタル２２を介してトランジスタのソースま
たはドレインである拡散領域１５Ｂと電気的に接続され
ている。
【００２７】次に、図２（ｃ）に示すように、全面に層
間絶縁膜２６を堆積し、続いて、所定のパターンを有す
るマスクを用いたドライエッチング法により配線溝２
７、２８を形成し、続いて強誘電体キャパシタ上に形成
された上記配線溝２７内に上部電極２５に通じるコンタ
クトホール２９を形成し、この後、６００℃の酸素アニ
ールを行ってキャパシタの特性改善を行い、さらに上記
配線溝２８内にＷプラグ１９に通じるコンタクトホール
３０を形成し、その後、バリアメタルとして例えばＴｉ
Ｎ膜（図示せず）をスパッタリング法で配線溝２７、２
８内及びコンタクトホール２９、３０内に堆積し、さら
にＡｌのスパッタリング、リフロー法及びＣＭＰによ
り、コンタクトホール２９、３０内にＡｌプラグ３１、
３２を、配線溝２７、２８内にＡｌ配線３３、３４をそ
れぞれ形成する。なお、場合によっては、上記Ａｌプラ
グ３１、３２の代わりにＷプラグを使用することもあ
る。なお、図２（ｃ）では、Ａｌプラグ３１が上部電極
２５にのみ接続されている状態を示しているが、コンタ
クトホール２９の寸法が大きい場合には、図３に示すよ
うにＡｌプラグ３１を強誘電体膜２４上に延在するよう
に形成してもよい。なお、図３ではコンタクトホール２
９、３０の開口径が異なる場合を示しているが、これは
同じ開口径であってもよい。
間絶縁膜２６を堆積し、続いて、所定のパターンを有す
るマスクを用いたドライエッチング法により配線溝２
７、２８を形成し、続いて強誘電体キャパシタ上に形成
された上記配線溝２７内に上部電極２５に通じるコンタ
クトホール２９を形成し、この後、６００℃の酸素アニ
ールを行ってキャパシタの特性改善を行い、さらに上記
配線溝２８内にＷプラグ１９に通じるコンタクトホール
３０を形成し、その後、バリアメタルとして例えばＴｉ
Ｎ膜（図示せず）をスパッタリング法で配線溝２７、２
８内及びコンタクトホール２９、３０内に堆積し、さら
にＡｌのスパッタリング、リフロー法及びＣＭＰによ
り、コンタクトホール２９、３０内にＡｌプラグ３１、
３２を、配線溝２７、２８内にＡｌ配線３３、３４をそ
れぞれ形成する。なお、場合によっては、上記Ａｌプラ
グ３１、３２の代わりにＷプラグを使用することもあ
る。なお、図２（ｃ）では、Ａｌプラグ３１が上部電極
２５にのみ接続されている状態を示しているが、コンタ
クトホール２９の寸法が大きい場合には、図３に示すよ
うにＡｌプラグ３１を強誘電体膜２４上に延在するよう
に形成してもよい。なお、図３ではコンタクトホール２
９、３０の開口径が異なる場合を示しているが、これは
同じ開口径であってもよい。
【００２８】このようにして製造されたＦＲＡＭセルで
は、スイッチング用のトランジスタのソース、またはド
レインとなる拡散領域１５Ｂに対して強誘電体キャパシ
タの下部電極２３を接続する場合に、従来のようなプラ
グを用いる必要がなく、下部電極２３はバリアメタル２
２を介して拡散領域１５Ｂに電気的に接続される。
は、スイッチング用のトランジスタのソース、またはド
レインとなる拡散領域１５Ｂに対して強誘電体キャパシ
タの下部電極２３を接続する場合に、従来のようなプラ
グを用いる必要がなく、下部電極２３はバリアメタル２
２を介して拡散領域１５Ｂに電気的に接続される。
【００２９】ここで、Ｗや多結晶シリコンよりも酸化が
生じにくいシリコンからなる拡散領域１５Ｂの表面がバ
リアメタル２２を介して強誘電体キャパシタの下部電極
２３に接しているので、強誘電体膜２４の形成時に拡散
領域１５Ｂ表面の酸化が抑制できる。
生じにくいシリコンからなる拡散領域１５Ｂの表面がバ
リアメタル２２を介して強誘電体キャパシタの下部電極
２３に接しているので、強誘電体膜２４の形成時に拡散
領域１５Ｂ表面の酸化が抑制できる。
【００３０】この結果、従来のように、周辺デバイスで
はＷプラグ、ＦＲＡＭでは多結晶シリコンプラグという
ようにプラグ材料を異ならせる必要がなくなり、これに
よって製造工程の簡略化を図ることができる。
はＷプラグ、ＦＲＡＭでは多結晶シリコンプラグという
ようにプラグ材料を異ならせる必要がなくなり、これに
よって製造工程の簡略化を図ることができる。
【００３１】しかも、強誘電体キャパシタをホール２１
内に形成し、下部電極２３及び強誘電体膜２４それぞれ
の断面形状を凹形状にしたことにより、強誘電体キャパ
シタはホール２１の側壁及び底面に沿って３次元的に延
長される。このため、より小さな面積で大きなキャパシ
タ面積を確保することができ、セル面積の縮小と強誘電
体キャパシタ面積の増加を実現することができる。
内に形成し、下部電極２３及び強誘電体膜２４それぞれ
の断面形状を凹形状にしたことにより、強誘電体キャパ
シタはホール２１の側壁及び底面に沿って３次元的に延
長される。このため、より小さな面積で大きなキャパシ
タ面積を確保することができ、セル面積の縮小と強誘電
体キャパシタ面積の増加を実現することができる。
【００３２】なお、上記実施の形態では、強誘電体キャ
パシタを形成する前に、層間絶縁膜１６にコンタクトホ
ール１７を開口し、このコンタクトホール１７内にＷプ
ラグ１９を形成する場合について説明した。しかし、Ｗ
プラグ１９を形成しない場合には強誘電体キャパシタを
形成した後、コンタクトホール３０を形成する際に、こ
のコンタクトホール３０を層間絶縁膜１６及び２６を通
過するように形成した後、このコンタクトホール３０を
埋めるようにＡｌプラグ３２を形成するようにしてもよ
い。
パシタを形成する前に、層間絶縁膜１６にコンタクトホ
ール１７を開口し、このコンタクトホール１７内にＷプ
ラグ１９を形成する場合について説明した。しかし、Ｗ
プラグ１９を形成しない場合には強誘電体キャパシタを
形成した後、コンタクトホール３０を形成する際に、こ
のコンタクトホール３０を層間絶縁膜１６及び２６を通
過するように形成した後、このコンタクトホール３０を
埋めるようにＡｌプラグ３２を形成するようにしてもよ
い。
【００３３】次に、本発明の第２の実施の形態の方法に
ついて、図４（ａ）〜（ｃ）の断面図を参照して説明す
る。
ついて、図４（ａ）〜（ｃ）の断面図を参照して説明す
る。
【００３４】この第２の実施の形態に係る方法におい
て、前記図１（ａ）から（ｄ）までの工程は先の第１の
実施の形態の場合と同じでなのでその説明は省略する。
次に、ホール２１内にバリアメタル２２、下部電極２
３、強誘電体膜２４及び上部電極２５を堆積するが、そ
の際に、図４（ａ）に示すようにホール２１を完全に埋
めず、ホール２１内で上部電極２５の断面形状が他のバ
リアメタル２２、下部電極２３及び強誘電体膜２４それ
ぞれと同様に凹形状となるように堆積する。このような
埋め込み形状を得るためには、例えばホール２１の開口
幅を第１の実施の形態の場合よりも広くするか、あるい
はバリアメタル２２、下部電極２３及び強誘電体膜２４
からなる積層膜全体の膜厚を第１の実施の形態の場合よ
りも薄くすることにより達成される。
て、前記図１（ａ）から（ｄ）までの工程は先の第１の
実施の形態の場合と同じでなのでその説明は省略する。
次に、ホール２１内にバリアメタル２２、下部電極２
３、強誘電体膜２４及び上部電極２５を堆積するが、そ
の際に、図４（ａ）に示すようにホール２１を完全に埋
めず、ホール２１内で上部電極２５の断面形状が他のバ
リアメタル２２、下部電極２３及び強誘電体膜２４それ
ぞれと同様に凹形状となるように堆積する。このような
埋め込み形状を得るためには、例えばホール２１の開口
幅を第１の実施の形態の場合よりも広くするか、あるい
はバリアメタル２２、下部電極２３及び強誘電体膜２４
からなる積層膜全体の膜厚を第１の実施の形態の場合よ
りも薄くすることにより達成される。
【００３５】この後は、図４（ｂ）に示すように、ＣＭ
Ｐにより、シリコン窒化膜２０が露出するまで全面を研
磨することにより、バリアメタル２２、下部電極２３、
強誘電体膜２４及び上部電極２５をホール２１内にのみ
残す。これにより、ホール２１内に下部電極２３、強誘
電体膜２４及び上部電極２５からなる強誘電体キャパシ
タが形成される。強誘電体キャパシタの下部電極２３
は、バリアメタル２２を介してトランジスタのソースま
たはドレインである拡散領域１５Ｂと電気的に接続され
ている。
Ｐにより、シリコン窒化膜２０が露出するまで全面を研
磨することにより、バリアメタル２２、下部電極２３、
強誘電体膜２４及び上部電極２５をホール２１内にのみ
残す。これにより、ホール２１内に下部電極２３、強誘
電体膜２４及び上部電極２５からなる強誘電体キャパシ
タが形成される。強誘電体キャパシタの下部電極２３
は、バリアメタル２２を介してトランジスタのソースま
たはドレインである拡散領域１５Ｂと電気的に接続され
ている。
【００３６】次に、図４（ｃ）に示すように、全面に層
間絶縁膜２６を堆積し、続いて、所定のパターンを有す
るマスクを用いたドライエッチング法により配線溝２
７、２８を形成し、続いて強誘電体キャパシタ上に形成
された上記配線溝２７内に上部電極２５に通じるコンタ
クトホール２９を形成し、この後、６００℃の酸素アニ
ールを行ってキャパシタの特性改善を行い、さらに上記
配線溝２８内にＷプラグ１９に通じるコンタクトホール
３０を形成し、その後、バリアメタルとして例えばＴｉ
Ｎ膜（図示せず）をスパッタリング法で配線溝２７、２
８内及びコンタクトホール２９、３０内に堆積し、さら
にＡｌのスパッタリング、リフロー法及びＣＭＰによ
り、コンタクトホール２９、３０内にＡｌプラグ３１、
３２を、配線溝２７、２８内にＡｌ配線３３、３４をそ
れぞれ形成する。なお、場合によっては、上記Ａｌプラ
グ３１、３２の代わりにＷプラグを使用することもあ
る。
間絶縁膜２６を堆積し、続いて、所定のパターンを有す
るマスクを用いたドライエッチング法により配線溝２
７、２８を形成し、続いて強誘電体キャパシタ上に形成
された上記配線溝２７内に上部電極２５に通じるコンタ
クトホール２９を形成し、この後、６００℃の酸素アニ
ールを行ってキャパシタの特性改善を行い、さらに上記
配線溝２８内にＷプラグ１９に通じるコンタクトホール
３０を形成し、その後、バリアメタルとして例えばＴｉ
Ｎ膜（図示せず）をスパッタリング法で配線溝２７、２
８内及びコンタクトホール２９、３０内に堆積し、さら
にＡｌのスパッタリング、リフロー法及びＣＭＰによ
り、コンタクトホール２９、３０内にＡｌプラグ３１、
３２を、配線溝２７、２８内にＡｌ配線３３、３４をそ
れぞれ形成する。なお、場合によっては、上記Ａｌプラ
グ３１、３２の代わりにＷプラグを使用することもあ
る。
【００３７】この実施の形態の場合にも、第１の実施の
形態と同様、従来のように、周辺デバイスではＷプラ
グ、ＦＲＡＭでは多結晶シリコンプラグというようにプ
ラグ材料を異ならせる必要がなくなり、これによって製
造工程の簡略化を図ることができると共に、強誘電体キ
ャパシタはホール２１の側壁及び底面に沿って３次元的
に延長されるため、より小さな面積で大きなキャパシタ
面積を確保することができ、セル面積の縮小と強誘電体
キャパシタ面積の増加を実現することができる。
形態と同様、従来のように、周辺デバイスではＷプラ
グ、ＦＲＡＭでは多結晶シリコンプラグというようにプ
ラグ材料を異ならせる必要がなくなり、これによって製
造工程の簡略化を図ることができると共に、強誘電体キ
ャパシタはホール２１の側壁及び底面に沿って３次元的
に延長されるため、より小さな面積で大きなキャパシタ
面積を確保することができ、セル面積の縮小と強誘電体
キャパシタ面積の増加を実現することができる。
【００３８】次に、本発明の第３の実施の形態の方法に
ついて、図５の断面図を参照して説明する。
ついて、図５の断面図を参照して説明する。
【００３９】この第３の実施の形態による方法では、前
記図１（ａ）から図１（ｄ）の工程と、前記図４（ａ）
の工程までは先の第１、第２の実施の形態と同じなの
で、その説明は省略する。
記図１（ａ）から図１（ｄ）の工程と、前記図４（ａ）
の工程までは先の第１、第２の実施の形態と同じなの
で、その説明は省略する。
【００４０】先の第２の実施の形態では、図４（ａ）に
示す工程の次に、ＣＭＰにより、シリコン窒化膜２０が
露出するまで全面を研磨していた。しかし、この第３の
実施の形態の方法では、図５に示すように、所定のパタ
ーンを有するマスクを用いたＰＥＰによりバリアメタル
２２、下部電極２３、強誘電体膜２４及び上部電極２５
をドライエッチング法によりパターニングし、これら４
層の膜からなる積層構造がホール２１周辺の層間絶縁膜
２６上まで延在するように、具体的には、図示するよう
に強誘電体キャパシタが接続されている拡散領域１５Ｂ
を有するトランジスタのゲート電極上まで延在するよう
に積層構造を残している。
示す工程の次に、ＣＭＰにより、シリコン窒化膜２０が
露出するまで全面を研磨していた。しかし、この第３の
実施の形態の方法では、図５に示すように、所定のパタ
ーンを有するマスクを用いたＰＥＰによりバリアメタル
２２、下部電極２３、強誘電体膜２４及び上部電極２５
をドライエッチング法によりパターニングし、これら４
層の膜からなる積層構造がホール２１周辺の層間絶縁膜
２６上まで延在するように、具体的には、図示するよう
に強誘電体キャパシタが接続されている拡散領域１５Ｂ
を有するトランジスタのゲート電極上まで延在するよう
に積層構造を残している。
【００４１】この後は、全面に層間絶縁膜２６を堆積
し、続いて、所定のパターンを有するマスクを用いたド
ライエッチング法により配線溝２７、２８を形成し、続
いて強誘電体キャパシタ上に形成された上記配線溝２７
内に上部電極２５に通じるコンタクトホール３５を形成
し、この後、６００℃の酸素アニールを行ってキャパシ
タの特性改善を行い、さらに上記配線溝２８内にＷプラ
グ１９に通じるコンタクトホール３０を形成し、その
後、バリアメタルとして例えばＴｉＮ膜（図示せず）を
スパッタリング法で配線溝２７、２８内及びコンタクト
ホール３５、３０内に堆積し、さらにＡｌのスパッタリ
ング、リフロー法及びＣＭＰにより、コンタクトホール
３５、３０内にＡｌプラグ３６、３２を、配線溝２７、
２８内にＡｌ配線３３、３４をそれぞれ形成する。な
お、場合によっては、上記Ａｌプラグ３６、３２の代わ
りにＷプラグを使用することもある。
し、続いて、所定のパターンを有するマスクを用いたド
ライエッチング法により配線溝２７、２８を形成し、続
いて強誘電体キャパシタ上に形成された上記配線溝２７
内に上部電極２５に通じるコンタクトホール３５を形成
し、この後、６００℃の酸素アニールを行ってキャパシ
タの特性改善を行い、さらに上記配線溝２８内にＷプラ
グ１９に通じるコンタクトホール３０を形成し、その
後、バリアメタルとして例えばＴｉＮ膜（図示せず）を
スパッタリング法で配線溝２７、２８内及びコンタクト
ホール３５、３０内に堆積し、さらにＡｌのスパッタリ
ング、リフロー法及びＣＭＰにより、コンタクトホール
３５、３０内にＡｌプラグ３６、３２を、配線溝２７、
２８内にＡｌ配線３３、３４をそれぞれ形成する。な
お、場合によっては、上記Ａｌプラグ３６、３２の代わ
りにＷプラグを使用することもある。
【００４２】この第３の実施の形態の場合にも、先の第
１及び第２の実施の形態の場合と同様の効果が得られる
他に、強誘電体キャパシタがホール２１周辺の層間絶縁
膜２６上まで延在するように形成されるので、キャパシ
タ面積をさらに広くすることができると共に、上部電極
２５に対してコンタクトホール３３を開口する際の形成
マージンを高めることができるという効果も得られる。
１及び第２の実施の形態の場合と同様の効果が得られる
他に、強誘電体キャパシタがホール２１周辺の層間絶縁
膜２６上まで延在するように形成されるので、キャパシ
タ面積をさらに広くすることができると共に、上部電極
２５に対してコンタクトホール３３を開口する際の形成
マージンを高めることができるという効果も得られる。
【００４３】図６は、上記第３の実施の形態の方法の変
形例による一部の工程の断面図である。図５の場合に
は、コンタクトホール３５を、層間絶縁膜２６上に位置
する上部電極２５の一部が露出するように開口し、Ａｌ
プラグ３６を形成していた。これに対し、この変形例に
よる方法では、断面形状が凹形状を有する上部電極２５
の凹部の位置にコンタクトホール３５を開口し、このコ
ンタクトホール３５を埋めるようにＡｌプラグ３６を形
成している。
形例による一部の工程の断面図である。図５の場合に
は、コンタクトホール３５を、層間絶縁膜２６上に位置
する上部電極２５の一部が露出するように開口し、Ａｌ
プラグ３６を形成していた。これに対し、この変形例に
よる方法では、断面形状が凹形状を有する上部電極２５
の凹部の位置にコンタクトホール３５を開口し、このコ
ンタクトホール３５を埋めるようにＡｌプラグ３６を形
成している。
【００４４】図７は、本発明の第４の実施の形態による
方法の最終工程付近におけるＦＲＡＭセルの断面構造を
示している。
方法の最終工程付近におけるＦＲＡＭセルの断面構造を
示している。
【００４５】上記第１ないし第３の各実施の形態及び変
形例の方法では、層間絶縁膜１６にコンタクトホール１
７を開口し、このコンタクトホール１７を埋めるように
Ｗプラグ１９を形成し、このＷプラグ１９に接続される
Ａｌプラグ３２及びＡｌ配線３４を形成する場合につい
て説明したが、この第４の実施の形態では、層間絶縁膜
を複数層形成し、各層間絶縁膜内にそれぞれ配線層を形
成して配線を多層化するようにしたものである。
形例の方法では、層間絶縁膜１６にコンタクトホール１
７を開口し、このコンタクトホール１７を埋めるように
Ｗプラグ１９を形成し、このＷプラグ１９に接続される
Ａｌプラグ３２及びＡｌ配線３４を形成する場合につい
て説明したが、この第４の実施の形態では、層間絶縁膜
を複数層形成し、各層間絶縁膜内にそれぞれ配線層を形
成して配線を多層化するようにしたものである。
【００４６】すなわち、先の１層目の層間絶縁膜１６に
Ｗプラグ３７及びこのＷプラグ３７に接続された例えば
Ａｌ配線３８を形成した後、その上に新たに層間絶縁膜
３９を堆積する。続いて、この層間絶縁膜３９に、上記
Ａｌ配線３８に接続されたＷプラグ４０及びこのＷプラ
グ４０に接続された例えばＡｌ配線４１を形成する。
Ｗプラグ３７及びこのＷプラグ３７に接続された例えば
Ａｌ配線３８を形成した後、その上に新たに層間絶縁膜
３９を堆積する。続いて、この層間絶縁膜３９に、上記
Ａｌ配線３８に接続されたＷプラグ４０及びこのＷプラ
グ４０に接続された例えばＡｌ配線４１を形成する。
【００４７】上記Ｗプラグ４９とＡｌ配線４１を形成し
た後は層間絶縁膜３９上にシリコン窒化膜２０を堆積す
る。そして、この後に、所定のパターンを有するマスク
を用いたＰＥＰにより、シリコン窒化膜２０、層間絶縁
膜３９及び層間絶縁膜１６に対してホール４２を開口
し、前記拡散領域１５Ｂを露出させる。続いて、全面に
バリアメタル２２、下部電極２３、強誘電体膜２４及び
上部電極２５を堆積する。この場合、前記図４（ａ）と
同様に、ホール４２を完全に埋めず、ホール４２内で上
部電極２５の断面形状が他のバリアメタル２２、下部電
極２３及び強誘電体膜２４それぞれと同様に凹形状とな
るように堆積する。
た後は層間絶縁膜３９上にシリコン窒化膜２０を堆積す
る。そして、この後に、所定のパターンを有するマスク
を用いたＰＥＰにより、シリコン窒化膜２０、層間絶縁
膜３９及び層間絶縁膜１６に対してホール４２を開口
し、前記拡散領域１５Ｂを露出させる。続いて、全面に
バリアメタル２２、下部電極２３、強誘電体膜２４及び
上部電極２５を堆積する。この場合、前記図４（ａ）と
同様に、ホール４２を完全に埋めず、ホール４２内で上
部電極２５の断面形状が他のバリアメタル２２、下部電
極２３及び強誘電体膜２４それぞれと同様に凹形状とな
るように堆積する。
【００４８】このような埋め込み形状を得るためには、
例えばホール４２の開口幅を広くするか、あるいはバリ
アメタル２２、下部電極２３及び強誘電体膜２４からな
る積層膜全体の膜厚を薄くすることにより達成される。
例えばホール４２の開口幅を広くするか、あるいはバリ
アメタル２２、下部電極２３及び強誘電体膜２４からな
る積層膜全体の膜厚を薄くすることにより達成される。
【００４９】続いて、所定のパターンを有するマスクを
用いたＰＥＰにより、バリアメタル２２、下部電極２
３、強誘電体膜２４及び上部電極２５からなる積層膜を
ドライエッチング法によりパターニングする。このパタ
ーニングの際に、本例ではバリアメタル２２、下部電極
２３及び強誘電体膜２４からなる積層膜がホール４２周
辺の層間絶縁膜３９上まで延在するように、具体的に
は、図示するように強誘電体キャパシタが接続される拡
散領域１５Ｂを有するトランジスタのゲート電極上まで
延在するように積層構造を残す。
用いたＰＥＰにより、バリアメタル２２、下部電極２
３、強誘電体膜２４及び上部電極２５からなる積層膜を
ドライエッチング法によりパターニングする。このパタ
ーニングの際に、本例ではバリアメタル２２、下部電極
２３及び強誘電体膜２４からなる積層膜がホール４２周
辺の層間絶縁膜３９上まで延在するように、具体的に
は、図示するように強誘電体キャパシタが接続される拡
散領域１５Ｂを有するトランジスタのゲート電極上まで
延在するように積層構造を残す。
【００５０】この後は、全面に層間絶縁膜２６を堆積
し、続いて、所定のパターンを有するマスクを用いたド
ライエッチング法により配線溝２７、２８を形成し、続
いて強誘電体キャパシタ上に形成された上記配線溝２７
内に上部電極２５に通じるコンタクトホール３５を形成
し、この後、６００℃の酸素アニールを行ってキャパシ
タの特性改善を行い、さらに上記配線溝２８内にＡｌ配
線４１に通じるコンタクトホール３０を形成し、その
後、バリアメタルとして例えばＴｉＮ膜（図示せず）を
スパッタリング法で配線溝２７、２８内及びコンタクト
ホール３５、３０内に堆積し、さらにＡｌのスパッタリ
ング、リフロー法及びＣＭＰにより、コンタクトホール
３５、３０内にＡｌプラグ３６、３２を、配線溝２７、
２８内にＡｌ配線３３、３４をそれぞれ形成する。な
お、場合によっては、上記Ａｌプラグ３６、３２の代わ
りにＷプラグを使用することもある。
し、続いて、所定のパターンを有するマスクを用いたド
ライエッチング法により配線溝２７、２８を形成し、続
いて強誘電体キャパシタ上に形成された上記配線溝２７
内に上部電極２５に通じるコンタクトホール３５を形成
し、この後、６００℃の酸素アニールを行ってキャパシ
タの特性改善を行い、さらに上記配線溝２８内にＡｌ配
線４１に通じるコンタクトホール３０を形成し、その
後、バリアメタルとして例えばＴｉＮ膜（図示せず）を
スパッタリング法で配線溝２７、２８内及びコンタクト
ホール３５、３０内に堆積し、さらにＡｌのスパッタリ
ング、リフロー法及びＣＭＰにより、コンタクトホール
３５、３０内にＡｌプラグ３６、３２を、配線溝２７、
２８内にＡｌ配線３３、３４をそれぞれ形成する。な
お、場合によっては、上記Ａｌプラグ３６、３２の代わ
りにＷプラグを使用することもある。
【００５１】このように本実施の形態では、層間絶縁膜
内に多層配線を形成する場合に、多層配線を形成した後
に、強誘電体キャパシタを構成するバリアメタル２２、
下部電極２３、強誘電体膜２４及び上部電極２５の堆積
及びパターニングを行って強誘電体キャパシタを形成す
るようにしている。このため、多層配線を形成する際の
プロセスダメージが強誘電体キャパシタに加わらないよ
うにできるという効果がさらに得られる。
内に多層配線を形成する場合に、多層配線を形成した後
に、強誘電体キャパシタを構成するバリアメタル２２、
下部電極２３、強誘電体膜２４及び上部電極２５の堆積
及びパターニングを行って強誘電体キャパシタを形成す
るようにしている。このため、多層配線を形成する際の
プロセスダメージが強誘電体キャパシタに加わらないよ
うにできるという効果がさらに得られる。
【００５２】図８は、上記第４の実施の形態の方法の変
形例による最終工程付近のＦＲＡＭセルの断面構造を示
している。図７の場合には、強誘電体キャパシタが接続
される拡散領域１５Ｂを有するトランジスタのゲート電
極上まで延在するように、バリアメタル２２、下部電極
２３、強誘電体膜２４及び上部電極２５からなる積層膜
を残していた。これに対し、この変形例の場合には、Ｃ
ＭＰによって積層膜をホール４２内部にのみ残すように
している。
形例による最終工程付近のＦＲＡＭセルの断面構造を示
している。図７の場合には、強誘電体キャパシタが接続
される拡散領域１５Ｂを有するトランジスタのゲート電
極上まで延在するように、バリアメタル２２、下部電極
２３、強誘電体膜２４及び上部電極２５からなる積層膜
を残していた。これに対し、この変形例の場合には、Ｃ
ＭＰによって積層膜をホール４２内部にのみ残すように
している。
【００５３】さらに図７の場合には、コンタクトホール
３５を層間絶縁膜２６上に位置する上部電極２５の一部
が露出するように開口し、Ａｌプラグ３６を形成してい
た。これに対し、この変形例による方法では、断面形状
が凹形状を有する上部電極２５の凹部の位置にコンタク
トホール３５を開口し、このコンタクトホール３５を埋
めるようにＡｌプラグ３６を形成している。
３５を層間絶縁膜２６上に位置する上部電極２５の一部
が露出するように開口し、Ａｌプラグ３６を形成してい
た。これに対し、この変形例による方法では、断面形状
が凹形状を有する上部電極２５の凹部の位置にコンタク
トホール３５を開口し、このコンタクトホール３５を埋
めるようにＡｌプラグ３６を形成している。
【００５４】図９は、本発明の第５の実施の形態の方法
における断面図を示している。
における断面図を示している。
【００５５】この第５の実施の形態の方法は、先の第４
の実施の形態の方法と同様に、層間絶縁膜内に多層配線
を形成するようにしたものであるが、第４の実施の形態
とは以下の点で異なっている。すなわち、層間絶縁膜３
９及び層間絶縁膜１６に対してホール４２を開口した後
にバリアメタル２２、下部電極２３、強誘電体膜２４及
び上部電極２５を堆積する際に、前記第１の実施の形態
による方法の場合と同様に、ホール４２を完全に埋める
ようにしている。
の実施の形態の方法と同様に、層間絶縁膜内に多層配線
を形成するようにしたものであるが、第４の実施の形態
とは以下の点で異なっている。すなわち、層間絶縁膜３
９及び層間絶縁膜１６に対してホール４２を開口した後
にバリアメタル２２、下部電極２３、強誘電体膜２４及
び上部電極２５を堆積する際に、前記第１の実施の形態
による方法の場合と同様に、ホール４２を完全に埋める
ようにしている。
【００５６】この後は、図４（ｃ）の工程の場合と同様
に、全面に層間絶縁膜２６を堆積し、続いて、所定のパ
ターンを有するマスクを用いたドライエッチング法によ
り配線溝２７、２８を形成し、続いて強誘電体キャパシ
タ上に形成された上記配線溝２７内に上部電極２５に通
じるコンタクトホール３５を形成し、この後、６００℃
の酸素アニールを行ってキャパシタの特性改善を行い、
さらに上記配線溝２８内にＡｌ配線４１に通じるコンタ
クトホール３０を形成し、その後、バリアメタルとして
例えばＴｉＮ膜（図示せず）をスパッタリング法で配線
溝２７、２８内及びコンタクトホール３５、３０内に堆
積し、さらにＡｌのスパッタリング、リフロー法及びＣ
ＭＰにより、コンタクトホール３５、３０内にＡｌプラ
グ３６、３２を、配線溝２７、２８内にＡｌ配線３３、
３４をそれぞれ形成する。なお、場合によっては、上記
Ａｌプラグ３６、３２の代わりにＷプラグを使用するこ
ともある。
に、全面に層間絶縁膜２６を堆積し、続いて、所定のパ
ターンを有するマスクを用いたドライエッチング法によ
り配線溝２７、２８を形成し、続いて強誘電体キャパシ
タ上に形成された上記配線溝２７内に上部電極２５に通
じるコンタクトホール３５を形成し、この後、６００℃
の酸素アニールを行ってキャパシタの特性改善を行い、
さらに上記配線溝２８内にＡｌ配線４１に通じるコンタ
クトホール３０を形成し、その後、バリアメタルとして
例えばＴｉＮ膜（図示せず）をスパッタリング法で配線
溝２７、２８内及びコンタクトホール３５、３０内に堆
積し、さらにＡｌのスパッタリング、リフロー法及びＣ
ＭＰにより、コンタクトホール３５、３０内にＡｌプラ
グ３６、３２を、配線溝２７、２８内にＡｌ配線３３、
３４をそれぞれ形成する。なお、場合によっては、上記
Ａｌプラグ３６、３２の代わりにＷプラグを使用するこ
ともある。
【００５７】この第５の実施の形態の方法においても、
多層配線を形成する際のプロセスダメージが強誘電体キ
ャパシタに加わらないようにできるという効果がさらに
得られる。
多層配線を形成する際のプロセスダメージが強誘電体キ
ャパシタに加わらないようにできるという効果がさらに
得られる。
【００５８】次に、本発明をＣＦＲＡＭに実施した場合
の種々の実施の形態について説明する。
の種々の実施の形態について説明する。
【００５９】図１０（ａ）、（ｂ）は本発明をＣＦＲＡ
Ｍの製造方法に実施した、本発明の第６の実施の形態に
よる方法の一部の工程を示す断面図である。
Ｍの製造方法に実施した、本発明の第６の実施の形態に
よる方法の一部の工程を示す断面図である。
【００６０】まず、図１０（ａ）に示すようにシリコン
半導体基板５１上にゲート絶縁膜５２を介して複数のゲ
ート電極５３を形成し、基板５１の表面領域にトランジ
スタのソース、ドレインとなる３つの拡散領域５４Ａ、
５４Ｂ、５４Ｃを含む複数の拡散領域を互いに分離して
形成する。ここで、３つの拡散領域のうち、拡散領域５
４Ａと５４Ｂの平面積が広く、拡散領域５４Ｃの平面積
が狭くなるように形成する。
半導体基板５１上にゲート絶縁膜５２を介して複数のゲ
ート電極５３を形成し、基板５１の表面領域にトランジ
スタのソース、ドレインとなる３つの拡散領域５４Ａ、
５４Ｂ、５４Ｃを含む複数の拡散領域を互いに分離して
形成する。ここで、３つの拡散領域のうち、拡散領域５
４Ａと５４Ｂの平面積が広く、拡散領域５４Ｃの平面積
が狭くなるように形成する。
【００６１】ここで、図中の複数のトランジスタは、隣
接するトランジスタで拡散領域を共有する状態で直列接
続されている。
接するトランジスタで拡散領域を共有する状態で直列接
続されている。
【００６２】続いて、全面に層間絶縁膜５５及びシリコ
ン窒化膜５６を堆積した後、所定のパターンを有するマ
スクを用いたＰＥＰにより層間絶縁膜５５及びシリコン
窒化膜５６をエッチングして、拡散領域５４Ａが露出す
るような２つのホール５７Ａ、５７Ｂを開口し、かつ拡
散領域５４Ｂが露出するような２つのホール５７Ｃ、５
７Ｄを開口する。
ン窒化膜５６を堆積した後、所定のパターンを有するマ
スクを用いたＰＥＰにより層間絶縁膜５５及びシリコン
窒化膜５６をエッチングして、拡散領域５４Ａが露出す
るような２つのホール５７Ａ、５７Ｂを開口し、かつ拡
散領域５４Ｂが露出するような２つのホール５７Ｃ、５
７Ｄを開口する。
【００６３】次に、上記ホール５７Ａ、５７Ｂ、５７
Ｃ、５７Ｄの内部を含む全面に、ＣＶＤ法等により、バ
リアメタル５８、下部電極５９、強誘電体膜６０及び上
部電極６１を順次堆積する。バリアメタル５８としては
例えばＴｉxＡｌyＮzが用いられるが、その他に例えば
ＴｉxＮy，Ｔｉ／ＴｉxＡｌyＮz，Ｔｉ／ＴｉxＮy，Ｗx
Ｎyを代表とするＴｉの膜もしくは積層膜で構成するこ
ともできる。下部電極５９としては例えば１層のＩｒＯ
x膜が用いられるが、その他にＲｕ，Ｔｉ，Ａｌ，Ｐ
ｔ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣａのうち少なくとも
いずれか１つの金属を含む１層の膜あるいは異なる金属
を含む複数層の膜で構成することができる。強誘電体膜
６０としては例えばＳＢＴが用いられるが、その他にＰ
ＺＴ，ＢＴや層状ペロブスカイト構造のＳＴＢ，ＢＴＯ
で構成することもできる。さらに、上部電極６１とし
て、下部電極５８と同様に例えば１層のＩｒＯx膜が用
いられるが、その他にＲｕ，Ｔｉ，Ａｌ，Ｐｔ，Ｓｒ，
Ｒｅ，Ｍｇ，Ｌａ及びＣａのうち少なくともいずれか１
つの金属を含む１層の膜あるいは異なる金属を含む複数
層の膜で構成することができる。
Ｃ、５７Ｄの内部を含む全面に、ＣＶＤ法等により、バ
リアメタル５８、下部電極５９、強誘電体膜６０及び上
部電極６１を順次堆積する。バリアメタル５８としては
例えばＴｉxＡｌyＮzが用いられるが、その他に例えば
ＴｉxＮy，Ｔｉ／ＴｉxＡｌyＮz，Ｔｉ／ＴｉxＮy，Ｗx
Ｎyを代表とするＴｉの膜もしくは積層膜で構成するこ
ともできる。下部電極５９としては例えば１層のＩｒＯ
x膜が用いられるが、その他にＲｕ，Ｔｉ，Ａｌ，Ｐ
ｔ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣａのうち少なくとも
いずれか１つの金属を含む１層の膜あるいは異なる金属
を含む複数層の膜で構成することができる。強誘電体膜
６０としては例えばＳＢＴが用いられるが、その他にＰ
ＺＴ，ＢＴや層状ペロブスカイト構造のＳＴＢ，ＢＴＯ
で構成することもできる。さらに、上部電極６１とし
て、下部電極５８と同様に例えば１層のＩｒＯx膜が用
いられるが、その他にＲｕ，Ｔｉ，Ａｌ，Ｐｔ，Ｓｒ，
Ｒｅ，Ｍｇ，Ｌａ及びＣａのうち少なくともいずれか１
つの金属を含む１層の膜あるいは異なる金属を含む複数
層の膜で構成することができる。
【００６４】また、これらバリアメタル５８、下部電極
５９、強誘電体膜６０及び上部電極６１を堆積する際
に、図１０（ｂ）に示すように、各コンタクトホール内
においてこれら各層の断面形状がそれぞれ凹形状となる
ように堆積する。また、必要に応じて上部電極６１上に
バリアメタルを形成してもよい。
５９、強誘電体膜６０及び上部電極６１を堆積する際
に、図１０（ｂ）に示すように、各コンタクトホール内
においてこれら各層の断面形状がそれぞれ凹形状となる
ように堆積する。また、必要に応じて上部電極６１上に
バリアメタルを形成してもよい。
【００６５】続いて、ＣＭＰによる研磨またはＲＩＥに
よるエッチングバック法により、シリコン窒化膜５６が
露出するまで全面を研磨することにより、バリアメタル
５８、下部電極５９、強誘電体膜６０及び上部電極６１
をホール５７Ａ、５７Ｂ、５７Ｃ、５７Ｄ内にのみ残
す。これにより、拡散領域５４Ａ上に形成された２つの
ホール５７Ａ、５７Ｂ内及び拡散領域５４Ｂ上に形成さ
れた２つのホール５７Ｃ、５７Ｄ内には、下部電極５
９、強誘電体膜６０及び上部電極６１からなる強誘電体
キャパシタ６２Ａ、６２Ｂ、６２Ｃ、６２Ｄが形成され
る。
よるエッチングバック法により、シリコン窒化膜５６が
露出するまで全面を研磨することにより、バリアメタル
５８、下部電極５９、強誘電体膜６０及び上部電極６１
をホール５７Ａ、５７Ｂ、５７Ｃ、５７Ｄ内にのみ残
す。これにより、拡散領域５４Ａ上に形成された２つの
ホール５７Ａ、５７Ｂ内及び拡散領域５４Ｂ上に形成さ
れた２つのホール５７Ｃ、５７Ｄ内には、下部電極５
９、強誘電体膜６０及び上部電極６１からなる強誘電体
キャパシタ６２Ａ、６２Ｂ、６２Ｃ、６２Ｄが形成され
る。
【００６６】この後は、全面に層間絶縁膜６３を堆積
し、先に説明したようにＰＥＰ、Ａｌのスパッタリング
法、リフロー及びＣＭＰ等を用いて、強誘電体キャパシ
タ６２Ａの上部電極と電気的に接続されたＡｌプラグ６
４Ａ、強誘電体キャパシタ６２Ｂの上部電極と電気的に
接続されたＡｌプラグ６４Ｂ、拡散領域５４Ｃと電気的
に接続されたＡｌプラグ６４Ｃ、強誘電体キャパシタ６
２Ｃの上部電極と電気的に接続されたＡｌプラグ６４
Ｄ、強誘電体キャパシタ６２Ｄの上部電極と電気的に接
続されたＡｌプラグ６４Ｅ、プラグ６４Ａと接続された
Ａｌ配線６５Ａ、プラグ６４Ｂと６４Ｃ及び６４Ｄ相互
を接続するＡｌ配線６５Ｂ、プラグ６４Ｅと接続された
Ａｌ配線６５Ｃを形成する。
し、先に説明したようにＰＥＰ、Ａｌのスパッタリング
法、リフロー及びＣＭＰ等を用いて、強誘電体キャパシ
タ６２Ａの上部電極と電気的に接続されたＡｌプラグ６
４Ａ、強誘電体キャパシタ６２Ｂの上部電極と電気的に
接続されたＡｌプラグ６４Ｂ、拡散領域５４Ｃと電気的
に接続されたＡｌプラグ６４Ｃ、強誘電体キャパシタ６
２Ｃの上部電極と電気的に接続されたＡｌプラグ６４
Ｄ、強誘電体キャパシタ６２Ｄの上部電極と電気的に接
続されたＡｌプラグ６４Ｅ、プラグ６４Ａと接続された
Ａｌ配線６５Ａ、プラグ６４Ｂと６４Ｃ及び６４Ｄ相互
を接続するＡｌ配線６５Ｂ、プラグ６４Ｅと接続された
Ａｌ配線６５Ｃを形成する。
【００６７】ここで、拡散領域５４Ａ、５４Ｃをソー
ス、ドレインとして有するトランジスタのソース、ドレ
イン間には、プラグ６４Ｂ及び６４Ｃと配線６５Ｂとを
介して強誘電体キャパシタ６２Ｂが並列接続され、拡散
領域５４Ｃ、５４Ｂをソース、ドレインとして有するト
ランジスタのソース、ドレイン間には、プラグ６４Ｃ及
び６４Ｄと配線６５Ｂとを介して強誘電体キャパシタ６
２Ｃが並列接続される。さらに一部のみ図示している
が、拡散領域５４Ａをソース、ドレインの一方として有
するトランジスタのソース、ドレイン間には、プラグ６
４Ａと配線６５Ａとを介して強誘電体キャパシタ６２Ａ
が並列接続され、拡散領域５４Ｂをソース、ドレインの
一方として有するトランジスタのソース、ドレイン間に
は、プラグ６４Ｅと配線６５Ｃとを介して強誘電体キャ
パシタ６２Ｄが並列接続されている。
ス、ドレインとして有するトランジスタのソース、ドレ
イン間には、プラグ６４Ｂ及び６４Ｃと配線６５Ｂとを
介して強誘電体キャパシタ６２Ｂが並列接続され、拡散
領域５４Ｃ、５４Ｂをソース、ドレインとして有するト
ランジスタのソース、ドレイン間には、プラグ６４Ｃ及
び６４Ｄと配線６５Ｂとを介して強誘電体キャパシタ６
２Ｃが並列接続される。さらに一部のみ図示している
が、拡散領域５４Ａをソース、ドレインの一方として有
するトランジスタのソース、ドレイン間には、プラグ６
４Ａと配線６５Ａとを介して強誘電体キャパシタ６２Ａ
が並列接続され、拡散領域５４Ｂをソース、ドレインの
一方として有するトランジスタのソース、ドレイン間に
は、プラグ６４Ｅと配線６５Ｃとを介して強誘電体キャ
パシタ６２Ｄが並列接続されている。
【００６８】先に説明したように、ＣＦＲＡＭでは１つ
のトランジスタに１つの強誘電体キャパシタを並列接続
したメモリセルが複数個直列接続されており、図１０
（ｂ）に示すものは正にこのような構造になっている。
のトランジスタに１つの強誘電体キャパシタを並列接続
したメモリセルが複数個直列接続されており、図１０
（ｂ）に示すものは正にこのような構造になっている。
【００６９】図１１及び図１２は、本発明の第７、第８
の実施の形態によるＣＦＲＡＭのセル構造を示す断面図
である。この両実施の形態のＣＦＲＡＭは、上記第６の
実施の形態のＣＦＲＡＭに対し、前記第４の実施の形態
の場合と同様に、層間絶縁膜内に多層配線を形成するよ
うにしたものである。なお、図１１及び図１２におい
て、６６は２層目の層間絶縁膜、６７及び６８はこの２
層目の層間絶縁膜６６に形成されたＡｌプラグ及びＡｌ
配線、６９は３層目の層間絶縁膜である。
の実施の形態によるＣＦＲＡＭのセル構造を示す断面図
である。この両実施の形態のＣＦＲＡＭは、上記第６の
実施の形態のＣＦＲＡＭに対し、前記第４の実施の形態
の場合と同様に、層間絶縁膜内に多層配線を形成するよ
うにしたものである。なお、図１１及び図１２におい
て、６６は２層目の層間絶縁膜、６７及び６８はこの２
層目の層間絶縁膜６６に形成されたＡｌプラグ及びＡｌ
配線、６９は３層目の層間絶縁膜である。
【００７０】また、図１１に示す第７の実施の形態によ
るＣＦＲＡＭは、バリアメタル５８、下部電極５９、強
誘電体膜６０及び上部電極６１からなる各強誘電体キャ
パシタのバリアメタル５８、下部電極５９、強誘電体膜
６０及び上部電極６１の断面形状がそれぞれ凹部形状を
有しており、上部電極６１の凹部を埋めるように前記プ
ラグ６４Ａ、６４Ｂ、６４Ｄ及び６４Ｅが形成されてい
る例であり、図１２に示す第８の実施の形態によるＣＦ
ＲＡＭは、バリアメタル５８、下部電極５９、強誘電体
膜６０及び上部電極６１からなる各強誘電体キャパシタ
のバリアメタル５８、下部電極５９及び強誘電体膜６０
の断面形状がそれぞれ凹部形状を有しており、上部電極
６１は強誘電体膜６０の凹部を埋めるような断面形状で
形成され、かつ前記Ａｌプラグ６４Ａ、６４Ｂ、６４Ｄ
及び６４Ｅが各上部電極６１上に形成されている例であ
る。
るＣＦＲＡＭは、バリアメタル５８、下部電極５９、強
誘電体膜６０及び上部電極６１からなる各強誘電体キャ
パシタのバリアメタル５８、下部電極５９、強誘電体膜
６０及び上部電極６１の断面形状がそれぞれ凹部形状を
有しており、上部電極６１の凹部を埋めるように前記プ
ラグ６４Ａ、６４Ｂ、６４Ｄ及び６４Ｅが形成されてい
る例であり、図１２に示す第８の実施の形態によるＣＦ
ＲＡＭは、バリアメタル５８、下部電極５９、強誘電体
膜６０及び上部電極６１からなる各強誘電体キャパシタ
のバリアメタル５８、下部電極５９及び強誘電体膜６０
の断面形状がそれぞれ凹部形状を有しており、上部電極
６１は強誘電体膜６０の凹部を埋めるような断面形状で
形成され、かつ前記Ａｌプラグ６４Ａ、６４Ｂ、６４Ｄ
及び６４Ｅが各上部電極６１上に形成されている例であ
る。
【００７１】図１３は、図１１及びは図１２のＣＦＲＡ
Ｍのパターン平面図であり、直列接続された２ブロック
分のＣＦＲＡＭセルを示している。なお、図１３中、バ
リアメタル５８は図示を省略している。
Ｍのパターン平面図であり、直列接続された２ブロック
分のＣＦＲＡＭセルを示している。なお、図１３中、バ
リアメタル５８は図示を省略している。
【００７２】図１０（ｂ）、図１１及び図１２に示すよ
うな構造のＣＦＲＡＭセルは、拡散領域５４Ａ、５４Ｃ
上の層間絶縁膜に開口されたホール５７Ａ、５７Ｂ、５
７Ｃ、５７Ｄ内に強誘電体キャパシタが形成され、Ｗや
多結晶シリコンよりも酸化が生じにくいシリコンからな
る拡散領域の表面がバリアメタル５８を介して強誘電体
キャパシタの下部電極５９に接しているので、強誘電体
膜の形成時に拡散領域表面の酸化が抑制できる。
うな構造のＣＦＲＡＭセルは、拡散領域５４Ａ、５４Ｃ
上の層間絶縁膜に開口されたホール５７Ａ、５７Ｂ、５
７Ｃ、５７Ｄ内に強誘電体キャパシタが形成され、Ｗや
多結晶シリコンよりも酸化が生じにくいシリコンからな
る拡散領域の表面がバリアメタル５８を介して強誘電体
キャパシタの下部電極５９に接しているので、強誘電体
膜の形成時に拡散領域表面の酸化が抑制できる。
【００７３】また、強誘電体キャパシタは各コンタクト
ホールの側壁及び底面に沿って３次元的に延長される。
このため、より小さな面積で大きなキャパシタ面積を確
保することができ、セル面積の縮小と強誘電体キャパシ
タ面積の増加を実現することができる。
ホールの側壁及び底面に沿って３次元的に延長される。
このため、より小さな面積で大きなキャパシタ面積を確
保することができ、セル面積の縮小と強誘電体キャパシ
タ面積の増加を実現することができる。
【００７４】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＯＰ構造を採用することなしにセル面積の縮小と強誘電
体キャパシタ面積の増加を実現できる半導体装置および
その製造方法を提供することができる。
ＯＰ構造を採用することなしにセル面積の縮小と強誘電
体キャパシタ面積の増加を実現できる半導体装置および
その製造方法を提供することができる。
【図１】本発明の第１の実施の形態の方法によって製造
されるＦＲＡＭセルの断面構造を工程順に示す図。
されるＦＲＡＭセルの断面構造を工程順に示す図。
【図２】図１に続く工程の断面図。
【図３】本発明の第１の実施の形態の変形例によるＦＲ
ＡＭセルの断面構造を示す図。
ＡＭセルの断面構造を示す図。
【図４】本発明の第２の実施の形態の方法によって製造
されるＦＲＡＭセルの断面構造を工程順に示す図。
されるＦＲＡＭセルの断面構造を工程順に示す図。
【図５】本発明の第３の実施の形態の方法によって製造
されるＦＲＡＭセルの最終工程付近の断面構造を示す
図。
されるＦＲＡＭセルの最終工程付近の断面構造を示す
図。
【図６】上記第３の実施の形態の方法の変形例による一
部の工程の断面図。
部の工程の断面図。
【図７】本発明の第４の実施の形態による方法の最終工
程付近におけるＦＲＡＭセルの断面構造を示す図。
程付近におけるＦＲＡＭセルの断面構造を示す図。
【図８】上記第４の実施の形態の方法の変形例による最
終工程付近のＦＲＡＭセルの断面構造を示す図。
終工程付近のＦＲＡＭセルの断面構造を示す図。
【図９】本発明の第５の実施の形態の方法における断面
図。
図。
【図１０】本発明をＣＦＲＡＭの製造方法に実施した本
発明の第６の実施の形態による方法の一部の工程を示す
断面図。
発明の第６の実施の形態による方法の一部の工程を示す
断面図。
【図１１】本発明の第７の実施の形態によるＣＦＲＡＭ
のセル構造を示す断面図。
のセル構造を示す断面図。
【図１２】本発明の第８の実施の形態によるＣＦＲＡＭ
のセル構造を示す断面図。
のセル構造を示す断面図。
【図１３】図１１及び図１２のＣＦＲＡＭの平面図。
【図１４】従来のＦＲＡＭのメモリセルの断面構造を示
す図。
す図。
１１…シリコン半導体基板、 １２…ＳＴＩ（Shallow Trench Isolation）領域、 １３…ゲート絶縁膜、 １４…ゲート電極、 １５、１５Ａ、１５Ｂ…拡散領域、 １６…層間絶縁膜、 １７…コンタクトホール、 １８…ＴｉＮ膜、 １９…Ｗプラグ、 ２０…シリコン窒化膜、 ２１…ホール、 ２２…バリアメタル、 ２３…下部電極、 ２４…強誘電体膜、 ２５…上部電極、 ２６…層間絶縁膜、 ２７、２８…配線溝、 ２９、３０…コンタクトホール、 ３１、３２…Ａｌプラグ、 ３３、３４…Ａｌ配線、 ３５…コンタクトホール、 ３６…Ａｌプラグ、 ３７…Ｗプラグ、 ３８…Ａｌ配線、 ３９…層間絶縁膜、 ４０…Ｗプラグ ４１…Ａｌ配線、 ４２…ホール、 ５１…シリコン半導体基板、 ５２…ゲート絶縁膜、 ５３…ゲート電極、 ５４Ａ、５４Ｂ、５４Ｃ…拡散領域、 ５５…層間絶縁膜、 ５６…シリコン窒化膜、 ５７Ａ、５７Ｂ、５７Ｃ、５７Ｄ…ホール、 ５８…バリアメタル、 ５９…下部電極、 ６０…強誘電体膜、 ６１…上部電極、 ６２Ａ、６２Ｂ、６２Ｃ、６２Ｄ…強誘電体キャパシ
タ、 ６３…層間絶縁膜、 ６４Ａ、６４Ｂ、６４Ｃ、６４Ｄ、６４Ｅ…Ａｌプラ
グ、 ６５Ａ、６５Ｂ、６５Ｃ…Ａｌ配線、 ６６…層間絶縁膜、 ６７…Ｗプラグ、 ６８…Ａｌ配線、 ６９…層間絶縁膜。
タ、 ６３…層間絶縁膜、 ６４Ａ、６４Ｂ、６４Ｃ、６４Ｄ、６４Ｅ…Ａｌプラ
グ、 ６５Ａ、６５Ｂ、６５Ｃ…Ａｌ配線、 ６６…層間絶縁膜、 ６７…Ｗプラグ、 ６８…Ａｌ配線、 ６９…層間絶縁膜。
Claims (26)
- 【請求項１】 シリコン半導体基板と、 前記基板の表面領域に形成された第１の拡散領域と、 前記基板上に形成された層間絶縁膜と、 前記層間絶縁膜に形成され、前記第１の拡散領域に通じ
る第１の開口部と、 前記第１の開口部内に形成され、前記第１の拡散領域と
電気的に接続された第１の電極と、 前記第１の電極上に形成された強誘電体膜と、 前記強誘電体膜上に形成された第２の電極とを具備し、 前記第１の電極、強誘電体膜及び第２の電極で強誘電体
キャパシタが構成されていることを特徴とする半導体装
置。 - 【請求項２】 前記第１の電極及び強誘電体膜は断面形
状がそれぞれ凹形状を有し、前記第２電極は凹形状を有
する前記強誘電体膜の凹部を埋めるような断面形状を有
することを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第１の電極、強誘電体膜及び第２の
電極は断面形状がそれぞれ凹形状を有することを特徴と
する請求項１記載の半導体装置。 - 【請求項４】 前記第１の電極が、複数層の導電体膜で
構成されていることを特徴とする請求項１ないし３のい
ずれか１項記載の半導体装置。 - 【請求項５】 前記第１の電極が、Ｒｕ，Ｉｒ，Ｔｉ，
Ａｌ，Ｐｔ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣａのうち少
なくともいずれか１つの金属を含む層を有することを特
徴とする請求項１ないし３のいずれか１項記載の半導体
装置。 - 【請求項６】 前記第２の電極が、複数層の導電体膜で
構成されていることを特徴とする請求項１ないし３のい
ずれか１項記載の半導体装置。 - 【請求項７】 前記第２の電極が、Ｒｕ，Ｉｒ，Ｔｉ，
Ａｌ，Ｐｔ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣａのうち少
なくともいずれか１つの金属を含む層を有することを特
徴とする請求項１ないし３のいずれか１項記載の半導体
装置。 - 【請求項８】 前記基板の表面領域に前記第１の拡散領
域とは離間して形成された第２の拡散領域と、 前記層間絶縁膜に形成され、前記第２の拡散領域に通じ
る第２の開口部と、 前記第２の開口部を埋めるように形成された配線とをさ
らに具備したことを特徴とする請求項１ないし７のいず
れか１項記載の半導体装置。 - 【請求項９】 前記第１の開口部の開口径が前記第２の
開口部の開口径以上であることを特徴とする請求項８記
載の半導体装置。 - 【請求項１０】 前記層間絶縁膜中に形成された２層以
上の配線層からなる多層配線をさらに具備したことを特
徴とする請求項１ないし９のいずれか１項記載の半導体
装置。 - 【請求項１１】 シリコン半導体基板と、 前記基板の表面領域に形成された第１の拡散領域と、 前記基板上に形成された層間絶縁膜と、 前記層間絶縁膜に形成され、前記第１の拡散領域に通じ
る第１の開口部と、 一部が前記第１の開口部内に形成されて前記第１の拡散
領域と電気的に接続され、前記第１の開口部周辺の前記
層間絶縁膜上に延在するように設けられた第１の電極
と、 前記第１の電極上に形成された強誘電体膜と、 前記強誘電体膜上に形成された第２の電極と、 前記第２の電極の一部に電気的に接続された第３の電極
を具備し、 前記第１の電極、強誘電体膜及び第２の電極で強誘電体
キャパシタが構成され、前記第３の電極でこの強誘電体
キャパシタの取り出し電極が構成されていることを特徴
とする半導体装置。 - 【請求項１２】 前記第３の電極は、前記第１の開口部
周辺の前記層間絶縁膜上に存在する前記第２の電極の一
部に電気的に接続されていることを特徴とする請求項１
１記載の半導体装置。 - 【請求項１３】 前記第１の電極が、複数層の導電体膜
で構成されていることを特徴とする請求項１１記載の半
導体装置。 - 【請求項１４】 前記第１の電極が、Ｒｕ，Ｉｒ，Ｔ
ｉ，Ａｌ，Ｐｔ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣａのう
ち少なくともいずれか１つの金属を含む層を有すること
を特徴とする請求項１１記載の半導体装置。 - 【請求項１５】 前記第２の電極が、複数層の導電体膜
で構成されていることを特徴とする請求項１１記載の半
導体装置。 - 【請求項１６】 前記第２の電極が、Ｒｕ，Ｉｒ，Ｔ
ｉ，Ａｌ，Ｐｔ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣａのう
ち少なくともいずれか１つの金属を含む層を有すること
を特徴とする請求項１１記載の半導体装置。 - 【請求項１７】 前記基板の表面領域に前記第１の拡散
領域とは離間して形成された第２の拡散領域と、 前記層間絶縁膜に形成され、前記第２の拡散領域に通じ
る第２の開口部と、 前記第２の開口部を埋めるように形成された配線とをさ
らに具備したことを特徴とする請求項１１ないし１６の
いずれか１項記載の半導体装置。 - 【請求項１８】 前記第１の開口部の開口径が前記第２
の開口部の開口径以上であることを特徴とする請求項１
７記載の半導体装置。 - 【請求項１９】 前記層間絶縁膜中に形成された２層以
上の配線層からなる多層配線をさらに具備したことを特
徴とする請求項１１ないし１８のいずれか１項記載の半
導体装置。 - 【請求項２０】 シリコン半導体基板と、 前記基板の表面領域に形成された第１の拡散領域と、 前記基板上に形成された層間絶縁膜と、 前記層間絶縁膜に互いに離間して形成され、前記第１の
拡散領域に通じる第１及び第２の開口部と、 前記第１の開口部内に形成され、前記第１の拡散領域と
電気的に接続された第１の電極と、 前記第２の開口部内に形成され、前記第１の拡散領域と
電気的に接続された第２の電極と、 前記第１の電極上に形成された第１の強誘電体膜と、 前記第２の電極上に形成された第２の強誘電体膜と、 前記第１の強誘電体膜上に形成された第３の電極と、 前記第２の強誘電体膜上に形成された第４の電極とを具
備し、 前記第１の電極、第１の強誘電体膜及び第３の電極で第
１の強誘電体キャパシタが構成され、前記第２の電極、
第２の強誘電体膜及び第４の電極で第２の強誘電体キャ
パシタが構成されることを特徴とする半導体装置。 - 【請求項２１】 前記基板の表面領域に前記第１の拡散
領域とは離間して形成された第２の拡散領域と、 前記層間絶縁膜に形成され、前記第２の拡散領域に通じ
る第３の開口部と、 前記第３の開口部を埋めるように形成された配線とをさ
らに具備したことを特徴とする請求項２０記載の半導体
装置。 - 【請求項２２】 前記第１及び第２の開口部の開口径が
実質的に同等であることを特徴とする請求項２０記載の
半導体装置。 - 【請求項２３】 前記第１または第２の開口部の開口径
が前記第３の開口部の開口径以上であることを特徴とす
る請求項２１または２２記載の半導体装置。 - 【請求項２４】 前記層間絶縁膜中に形成された２層以
上の配線層からなる多層配線をさらに具備したことを特
徴とする請求項２０ないし２３のいずれか１項記載の半
導体装置。 - 【請求項２５】 シリコン半導体基板の表面領域に拡散
領域を形成する工程と、 前記拡散領域を含む基板の全面に層間絶縁膜を堆積する
工程と、 前記層間絶縁膜に開口部を形成して前記拡散領域の表面
を露出させる工程と、 前記開口部内に第１の電極、強誘電体膜及び第２の電極
を順次堆積して強誘電体キャパシタを形成する工程とを
具備したことを特徴とする半導体装置の製造方法。 - 【請求項２６】 シリコン半導体基板の表面領域に拡散
領域を形成する工程と、 全面に層間絶縁膜を堆積する第１の工程とこの工程で堆
積された層間絶縁膜中に配線を形成する第２の工程とを
少なくとも２回繰り返して多層配線を形成する工程と、 前記層間絶縁膜に開口部を形成して前記拡散領域の表面
を露出させる工程と、 前記開口部内に第１の電極、強誘電体膜及び第２の電極
を順次堆積して強誘電体キャパシタを形成する工程とを
具備したことを特徴とする半導体装置の製造方法。
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|---|---|---|---|
| JP2000078916A JP2001267520A (ja) | 2000-03-21 | 2000-03-21 | 半導体装置およびその製造方法 |
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| JP2000078916A JP2001267520A (ja) | 2000-03-21 | 2000-03-21 | 半導体装置およびその製造方法 |
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| JP2007241529A Division JP2008034866A (ja) | 2007-09-18 | 2007-09-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001267520A true JP2001267520A (ja) | 2001-09-28 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000078916A Pending JP2001267520A (ja) | 2000-03-21 | 2000-03-21 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2000
- 2000-03-21 JP JP2000078916A patent/JP2001267520A/ja active Pending
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