JP3677644B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 238000001020 plasma etching Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 229910007991 Si-N Inorganic materials 0.000 claims description 8
- 229910006294 Si—N Inorganic materials 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 claims 1
- 229910052799 carbon Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 110
- 239000007789 gas Substances 0.000 description 52
- 238000005530 etching Methods 0.000 description 31
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 29
- 229910052710 silicon Inorganic materials 0.000 description 12
- 229910000838 Al alloy Inorganic materials 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910017077 AlFx Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910018182 Al—Cu Inorganic materials 0.000 description 2
- 229910018594 Si-Cu Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910008465 Si—Cu Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010494 dissociation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000003682 fluorination reaction Methods 0.000 description 1
- 125000001153 fluoro group Chemical group F* 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 239000004071 soot Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Chemical & Material Sciences (AREA)
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- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基体上に絶縁層を有する半導体装置、特に下部導電層が電極又は配線として半導体基体上に形成され、この下部導電層上を覆う絶縁層に接続孔が形成され、前記下部導電層に接続される上部導電層が電極又は配線として前記接続孔に形成されている多層配線構造の半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置においては、多層配線構造は上下の電極又は配線間を接続するために必須であり、次のような方法で形成される。
【０００３】
図１（ａ）に示すように、接続孔（ビアホール）を形成する前の状態では、シリコン半導体基板上に設けたＳｉＯ2 層１上に、下部配線２が形成され、この上は絶縁層３で覆われている。下部配線２は、厚さ０．１μｍのチタンナイトライド（以下、ＴｉＮと記すことがある。）層４と、厚さ０．４μｍのアルミニウム合金層（例えばＡｌ−Ｓｉ−Ｃｕ又はＡｌ−Ｃｕ）層５と、厚さ０．０１μｍのチタン（以下、Ｔｉと記すことがある。）層６と、厚さ０．０７５μｍのＴｉＮ層７とをこの順に、スパッタ法などで積層した積層構造からなっている。そして、絶縁層３は、層間絶縁膜として、テトラエチルオルソシリケートを液体ソースとしてＯ3 などの酸化剤を用いてプラズマ発生下で成膜された厚さ０．３μｍのＳｉＯ2 層（以下、ＰＴＥＯＳ層と記することがある。）８と、ＳｉＯｘをアルコールに溶解した薬液の塗布及びベークで成膜された厚さ０．４μｍのシリコン・オン・グラス層（以下、ＳＯＧ層と記することがある。）９と、上層の厚さ０．３μｍのＰＴＥＯＳ層１０とをこの順に積層した積層構造からなっている。なお、図１（ａ）は下部配線２上のＳＯＧ層８の膜厚が小さい場合であるが、図２（ａ）のようにその膜厚が大きい場合も同様である。
【０００４】
そして次に、図１（ｂ）、図２（ｂ）に示すように、所定パターンのフォトレジスト（図示せず）をマスクにして、フッ化炭素系のエッチングガスを用いてプラズマ（ドライ）エッチングを行い、絶縁層３を通して下部配線３に達する接続孔（ビアホール）１１を形成する。更に、仮想線で示すように、スパッタ法及びフォトリソグラフィー技術によって、アルミニウムなどの上部配線１２を形成し、接続孔１１を通して下部配線２と接続する。
【０００５】
このドライエッチングでは、一般的に用いられている図６に示す平行平板型ＲＩＥタイプの装置を用いる。これは、上部、下部の両電極１３、１４に各々高周波電源１５、１６を持つタイプのもの〔ＵＮＩＴＹ ＩＥＭ（Ｉｏｎ Ｅｎｅｒｇｙ Ｍｏｄｕｌａｔｉｏｎ）〕を使用する。この装置は、一般的に、中密度のプラズマエッチング装置と言われている。
【０００６】
このプラズマエッチングに際して、エッチングガスとして主として次の２種類のガスが下記の条件で使用される。
（１）ＣＨＦ3 ／Ａｒ／Ｏ2 の混合ガス（Ｓｉ3 Ｎ4 やＴｉＮに対する選択比は低い。）
ＣＨＦ3 ／Ａｒ／Ｏ2 ＝５０／５００／９ｓｃｃｍ、圧力＝５０ｍＴ、
ＲＦ（上部電極／下部電極）＝２２００／１０００Ｗ、
背圧（中央部／エッジ部）＝１０／３５Ｔ、
温度（下部電極／上部電極／チャンバー側壁）＝−２０／３０／４０℃
（２）Ｃ4 Ｆ8 ／Ａｒ／Ｏ2 の混合ガス（Ｓｉ3 Ｎ4 やＴｉＮに対する選択比は高い。）
Ｃ4 Ｆ8 ／Ａｒ／Ｏ2 ＝１８／４２０／１１ｓｃｃｍ、圧力＝３０ｍＴ
ＲＦ（上部電極／下部電極）＝２２００／１４００Ｗ、
背圧（中央部／エッジ部）＝１０／３５Ｔ、
温度（下部電極／上部電極／チャンバー側壁）＝−２０／３０／４０℃
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のエッチングガスによるドライエッチングはいずれも、次のような問題点を有している。
【０００８】
（１）ビアホールドライエッチングにＣＨＦ3 ／Ａｒ／Ｏ2 混合ガスを用いると、Ａｌ合金層５の上層のＴｉＮ層７（更にはＴｉＮ層６）がエッチオフされてしまう。この時、問題となるのは、ＴｉＮ層７の下のＡｌ合金層５が露出すると、エッチング後にＡｌの表面にフッ化された層（ＡｌＦｘ層）が残る。このＡｌＦｘ層によって、コンタクトの高抵抗化、並びにバラツキの拡大が生じ、デバイスの性能に悪影響を及ぼすことは一般的に知られている。ただし、現行の０．３〜０．４μｍ程度のサイズのビアホールにおいては、このＡｌＦｘ層は、次工程のメタル（上部配線用）のデポジションの際のスパッタエッチにより除去されてしまうため、今のところ問題にはなっていない。しかし、今後ビアホールのサイズが小さくなっていくにつれ、スパッタエッチが不十分となって、フッ化された層が除去しきれなくなることが予想される。
【０００９】
（２）また、Ａｌ合金層５上のＴｉＮに対して選択比の高いＣ4 Ｆ8 ／Ａｒ／Ｏ2 混合ガスを用いる場合、ＴｉＮ層７上でエッチングをストップさせることになるため、次のような問題が生じる。
（ａ）膜中にＳｉ−Ｎ結合が存在するようなＳＯＧ層９を絶縁層に使用しているので、Ｓｉ3 Ｎ4 に対して高い選択比を持つこのガス系では、ＳＯＧに対しても選択性が高く、ＳＯＧ層９にてエッチングが止まってしまう。これは、ビアホール径が小さくなるほど顕著に現れる（図３（ａ）参照）。
（ｂ）また、ＳＯＧ層９により平坦化を行うため、場所によっては下部配線２上の層間膜（絶縁層３）の膜厚が異なるので、このような箇所にビアホールを開ける場合、層間膜の膜厚が厚い部分ではホールが開かない（即ち、所定のエッチング時間ではエッチングが下部まで届かない）ものが生じる可能性がある。
【００１０】
本発明の目的は、下地金属配線層のコンタクト抵抗を低くかつ均一にしてＳｉ−Ｎ結合を有するＳＯＧ絶縁層に確実に接続孔を開けることのできる半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明者は、上記した従来技術の問題点について鋭意検討を加えた結果、まず以下に述べる事実を考慮した。
【００１２】
上記したＣＨＦ3 （又はＣＦ4 ）のように、フッ素原子数に対する炭素原子数の比（即ち、Ｃ／Ｆ比）の低いガスの場合、プラズマ中のＦラジカルの量は多く、ＳｉやＳｉ3 Ｎ4 、レジストなどはエッチングされ易くなることは一般的に知られている。これに対し、上記したＣ4 Ｆ8 のようにＣ／Ｆ比の高いガスの場合、プラズマ中のＣＦｘラジカルの量が多くなり、このＣＦｘラジカルが膜上に堆積し、ＳｉやＳｉ3 Ｎ4 がＦラジカルと反応するのを防ぐ役割を果たす。その結果、これらの膜がエッチングされにくくなるということも一般的に知られている。
【００１３】
即ち、
（１）ＣＦ4 ガス（Ｃ／Ｆ比低い）の場合、プラズマ中のＦラジカルの量は多く、ＳｉやＳｉ3 Ｎ4 、レジストはエッチングされ易い。
（２）ＣＨＦ3 ガス（Ｃ／Ｆ比少し低い）の場合、ＣＦ4 ガスに比べてＦラジカルの量は少ない。これは、ＨがＦと結合し、ＨＦが生成されることによる。従って、Ｓｉやレジストはエッチングされ難くなる。しかし、最近使用されている、高密度プラズマを発生する装置の場合、ＣＦｘラジカルの再解離によりＦラジカルが増えるため、従来の低密度プラズマの場合に比べてＳｉやＳｉ3 Ｎ4 レジストが削れ易くなる。
（３）Ｃ4 Ｆ8 ガス（Ｃ／Ｆ比が高い）の場合、他のガスに比べてプラズマ中のＣＦｘラジカルの量は多い。従って、膜へのＣＦｘラジカルの堆積が多くなるため、他のガスの時に比べてＳｉやＳｉ3 Ｎ4 レジストが削れにくい。
【００１４】
これらのことをふまえて、本発明者は、Ｃ4 Ｆ8 ／Ａｒ／Ｏ2 （高Ｃ／Ｆ比のガス）にＣＨＦ3 （低Ｃ／Ｆ比のガス）を少量加えることによって、従来技術の問題点を十二分に解消し、本発明の目的を実現できることを見い出し、本発明に到達したのである。
【００１５】
即ち、本発明は、第１の導電層と当該第１の導電層上に形成された窒化金属層とを有する金属配線層上に形成されたＳi−Ｎ結合を有するＳＯＧ絶縁層に、上記第１の導電層が露出することなく上記窒化金属層に達する接続孔をプラズマエッチングにより形成する工程を有する半導体装置の製造方法であって、上記プラズマエッチング用の混合ガスが、第１のフッ化炭素系ガスとしてのＣ4Ｆ8と、上記第１のフッ化炭素系ガスと同量若しくはそれよりも少量の流量の第２のフッ化炭素系ガスとしてのＣＨＦ3、ＣＨ2Ｆ2又はＣＦ4とを含有する半導体装置の製造方法に係わるものである。
【００１６】
本発明の製造方法によれば、Ｃ4 Ｆ8 ／Ａｒ／Ｏ2 の如き高Ｃ／Ｆ比のガスにＣＨＦ3 の如き低Ｃ／Ｆ比のガスを例えば３：１の割合で少量加えることによって、下記の顕著な効果を得ることができるのである。
【００１７】
（１）ＳＯＧのエッチングレートを増大させることができる（後記の図３、図４参照）。Ｃ／Ｆ比の低いガスを加えたことにより、プラズマ中のＦラジカルが増加し、これによってＳｉ−Ｎ結合を含むようなＳＯＧのエッチングレートも増大する。
（２）ＴｉＮのエッチングレートの極端な増加を防ぐことができる（選択比２０以上）（後記の図５参照）。Ｆラジカルの増加によるＴｉＮに対する選択比の低下が懸念されたが、例えばＣＨＦ3 ガス中のＨによるＦラジカルとの反応で、Ｆラジカルの極端な増加が抑えられ、選択比についても２０以上を得ることができる。
【００１８】
こうした顕著な効果によって、本発明の製造方法で作製される半導体装置は独得な構造を有するものとなり、コンタクト抵抗の低下及びその均一性の点で優れたものとなる。
【００２０】
【発明の実施の形態】
本発明の半導体装置の製造方法においては、Ｃ／Ｆ比の大きい第１のフッ化炭素系ガスに対してＣ／Ｆ比の小さい第２のフッ化炭素系ガスを等量以下（１：１以下）混合した前記混合ガスを用いるのがよい。
【００２１】
前記第１のフッ化炭素系ガスとしてＣ4 Ｆ8 を使用し、前記第２のフッ化炭素系ガスとしてＣＨＦ3 、ＣＨ2 Ｆ2 及びＣＦ4 からなる群より選ばれた少なくとも１種を使用することができる。
【００２２】
そして、前記半導体基体上に下部導電層を電極又は配線として形成し、この下部導電層上を覆う前記絶縁層に前記エッチングによって接続孔を形成し、前記下部導電層に接続される上部導電層を電極又は配線として前記接続孔に形成することができる。
【００２３】
この場合、前記下部導電層が、前記接続孔の形成される表面側にチタンナイトライド層を有し、かつ、前記絶縁層がスピン・オン・グラス層を含んでいる。例えば、前記下部導電層が、チタンナイトライド（ＴｉＮ）層とアルミニウム又はその合金層とチタン（Ｔｉ）層とチタンナイトライド（ＴｉＮ）層とをこの順に積層した積層構造からなり、かつ、前記絶縁層が、テトラエチルオルソシリケートから形成されたシリコン酸化物層（特にＰＴＥＯＳ層）とスピン・オン・グラス層（ＳＯＧ層）とテトラエチルオルソシリケートから形成されたシリコン酸化物層（特にＰＴＥＯＳ層）とをこの順に積層した積層構造からなっている。
【００２４】
次に、本発明を好ましい実施の形態について図面参照下に説明する。
【００２５】
まず、図１（ａ）、図２（ａ）に示したように、接続孔（ビアホール）を形成する前の状態では、シリコン半導体基板上に設けたＳｉＯ2 層１上に、ＴｉＮ層４と、アルミニウム合金層（例えばＡｌ−Ｓｉ−Ｃｕ又はＡｌ−Ｃｕ）層５と、Ｔｉ層６と、ＴｉＮ層７とをこの順に、スパッタ法などで積層した積層構造からなる下部配線２が形成されている。そして、絶縁層３は、層間絶縁膜として、ＰＴＥＯＳ層８と、ＳＯＧ層９と、上層のＰＴＥＯＳ層１０とをこの順に積層した積層構造からなっている。
【００２６】
そして次に、図１（ｃ）、図２（ｃ）に示すように、所定パターンのフォトレジスト（図示せず）をマスクにして、本発明によるフッ化炭素系のエッチングガスを用いてプラズマ（ドライ）エッチングを行い、絶縁層３を通して下部配線２に達する（具体的には、ＴｉＮ層７の層厚の中間位置までの）接続孔（ビアホール）２１を形成する。更に、仮想線で示すように、スパッタ法及びフォトリソグラフィー技術によって上部配線１２を形成し、接続孔２１を通して下部配線２と接続する。
【００２７】
このプラズマエッチングに際して、図６に示したプラズマエッチング装置において、エッチングガスとして、高Ｃ／Ｆ比のエッチングガスであるＣ4 Ｆ8 に、低Ｃ／Ｆ比のエッチングガスであるＣＨＦ3 ガスを加えた混合ガスを用いビアホールのエッチングを下記の条件で行った。
Ｃ4 Ｆ8 ／ＣＨＦ3 ／Ａｒ／Ｏ2
＝１５／５／４００／１０又は１０／１０／４００／１０ｓｃｃｍ、
圧力＝３０ｍＴ、ＲＦ（上部電極／下部電極）＝２２００／１４００Ｗ、
背圧（中央部／エッジ部）＝１０／３５Ｔ、
温度（下部電極／上部電極／チャンバー側壁）＝−２０／３０／４０℃
【００２８】
種々のビアホールサイズについてのＳＯＧ層９のエッチングレートを測定した結果を図３（ｂ）に示す。ここでは、既述した従来の条件（Ｃ4 Ｆ8 ／Ａｒ／Ｏ2 ＝１８／４２０／１１）で得られた結果を図３（ａ）に併せて示す。
【００２９】
この結果によれば、膜中にＳｉ−Ｎ結合を有するＳＯＧ膜の如き酸化膜に対し、本発明の条件では、従来の場合より早いエッチングレートを得ることができ、場所的にもエッチングの均一性が向上することが分った。ビアホール径によるエッチレート低下の影響も従来のものに比べ小さくなり、ビアホール径を小さくしても（特に０．３〜０．４μｍ又はそれ以下でも）結果が良好に維持される可能性が高い。これは、低Ｃ／Ｆ比のＣＨＦ3 ガスを高Ｃ／ＦのＣ4 Ｆ8 ガスに加えることで、プラズマ中のＦラジカルが増加したことによるものと思われる。
【００３０】
次に、ＳＯＧ層９のエッチングレートを図４に、下部配線２におけるＡｌ合金層５の上層のＴｉＮ層７に対する選択比を図５にそれぞれ、従来例と比較して示す。
【００３１】
これによれば、図４からは、本発明の条件により、ＳＯＧのエッチングレートが向上することは明らかである。また、図５からは、本発明の条件により、ＴｉＮに対し、２０以上の選択比が得られた。これは、ＣＨＦ3 ガスを加えたことによるプラズマ中のＦラジカルの増加で、ＴｉＮとの選択比が低下することが懸念されたが、ＣＨＦ3 中のＨによってＦラジカルの増加が抑えられ、ＴｉＮとの選択比の大幅な低下が防がれたことを示す。なお、ＣＨＦ3 ガスの混合割合を増やすと、ＳＯＧのエッチングレートは向上しても却ってＴｉＮの選択比が低下し易いため、その混合割合はＣ4 Ｆ8 と同等若しくはそれ以下とするのが望ましい。
【００３２】
このように、本発明の混合ガスによるドライエッチングで、図１（ｃ）及び図２（ｃ）に示すように、膜中にＳｉ−Ｎ結合を有するＳＯＧ層と酸化膜との複合膜（絶縁層３）のドライエッチングにおいて、ＳＯＧ層８が薄くても或いは厚くても、Ａｌ合金層５の上層のＴｉＮ層７の膜厚の中間位置でエッチングがストップするようにビアホール２１を再現性良く確実に開けることができる。
【００３３】
従って、このような構造では、Ａｌ合金層５がビアホール２１に露出しないため、Ａｌ合金層の表面フッ化は生じることはなく、上下の配線間のコンタクト抵抗が小さくなり、またその均一性も良くなる。
【００３４】
以上に述べた本発明の実施の形態は、本発明の技術的思想に基づいて更に変形が可能である。
【００３５】
上述の例では、Ｃ／Ｆ比の高いＣ4 Ｆ8 系の混合ガスＣ4 Ｆ8 ／Ａｒ／Ｏ2 にＣ／Ｆ比の低いＣＨＦ3 を少量加えたが、ＣＨＦ3 ガスよりもＣ／Ｆ比の低いＣＦ4 を用いても、ＳＯＧのエッチングレートを増加させることは可能である。ただし、、ＣＨＦ3 に比べて、Ｆラジカルの量が多いため、ＴｉＮに対する選択比はＣＨＦ3 の場合よりも低くなると思われる。従って、Ｃ／Ｆ比の低いガスで、Ｆラジカルの極端な増加を防げるようなＨの入ったガス、例えばＣＨ2 Ｆ2 などでも同様の効果が得られる。特に、高密度プラズマを発生させることができるような装置でエッチングを行う場合、ＣＦｘラジカルが再解離してＦラジカルが増加することによりＴｉＮとの選択比が低下することを防ぐため、Ｈを含んだガスを用いると、Ｆラジカルの大幅な生成を抑制する方法として効果的である。
【００３６】
その他、上述の多層配線構造の各部の材質などは種々に変更してよいし、本発明が適用可能な装置構成は上述したものに限定されることはない。また、本発明は、上述の多層配線に限らず、半導体基板と接続をとるためのコンタクトホールの形成などにも適用できる。
【００３７】
【発明の効果】
本発明における半導体の製造方法によれば、高Ｃ／Ｆ比のガスのＣ 4 Ｆ 8 と低Ｃ／Ｆ比のガスのＣＨＦ 3 、ＣＨ 2 Ｆ 2 又はＣＦ 4 とを所定の流量比（後者が前者の同量もしくはそれよりも少量）で混合したガスを用いてＳｉ−Ｎ結合を有するＳＯＧ絶縁層をエッチングすることにより、窒化金属層の下層の第１の導電層を露出させることなくＳＯＧ絶縁層に窒化金属層に達する接続孔を形成することができる。
【００３８】
従って、本発明の製造方法で作製される半導体装置はＴｉＮ層の層厚の中間位置まで接続孔が開いた独得な構造を有するものとなり、コンタクト抵抗の低下及びその均一性の点で優れたものとなる。
【図面の簡単な説明】
【図１】多層配線構造を形成するときの工程を比較して示す要部断面図である。
【図２】多層配線構造を形成するときの工程を比較して示す要部断面図である。
【図３】同、多層配線構造を形成するのに用いるＳＯＧのエッチングレートのビアホールサイズ依存性を比較して示すグラフである。
【図４】同、多層配線構造を形成するのに用いるＳＯＧのエッチングレートのエッチングガス組成依存性を示すグラフである。
【図５】同、多層配線構造を形成するのに用いるＴｉＮに対する選択比のエッチングガス組成依存性を示すグラフである。
【図６】同、多層配線構造を形成する際のドライエッチングに用いるプラズマエッチング装置の概略図である。
【符号の説明】
１・・・ＳｉＯ2 層
２・・・下部配線
３・・・絶縁層（層間絶縁膜）
４、７・・・ＴｉＮ層
５・・・Ａｌ合金層（又はＡｌ層）
６・・・Ｔｉ層
８、１０・・・ＰＴＥＯＳ層
９・・・ＳＯＧ層
１１、２１・・・ビアホール
１２・・・上部配線
【発明の属する技術分野】
本発明は、半導体基体上に絶縁層を有する半導体装置、特に下部導電層が電極又は配線として半導体基体上に形成され、この下部導電層上を覆う絶縁層に接続孔が形成され、前記下部導電層に接続される上部導電層が電極又は配線として前記接続孔に形成されている多層配線構造の半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置においては、多層配線構造は上下の電極又は配線間を接続するために必須であり、次のような方法で形成される。
【０００３】
図１（ａ）に示すように、接続孔（ビアホール）を形成する前の状態では、シリコン半導体基板上に設けたＳｉＯ2 層１上に、下部配線２が形成され、この上は絶縁層３で覆われている。下部配線２は、厚さ０．１μｍのチタンナイトライド（以下、ＴｉＮと記すことがある。）層４と、厚さ０．４μｍのアルミニウム合金層（例えばＡｌ−Ｓｉ−Ｃｕ又はＡｌ−Ｃｕ）層５と、厚さ０．０１μｍのチタン（以下、Ｔｉと記すことがある。）層６と、厚さ０．０７５μｍのＴｉＮ層７とをこの順に、スパッタ法などで積層した積層構造からなっている。そして、絶縁層３は、層間絶縁膜として、テトラエチルオルソシリケートを液体ソースとしてＯ3 などの酸化剤を用いてプラズマ発生下で成膜された厚さ０．３μｍのＳｉＯ2 層（以下、ＰＴＥＯＳ層と記することがある。）８と、ＳｉＯｘをアルコールに溶解した薬液の塗布及びベークで成膜された厚さ０．４μｍのシリコン・オン・グラス層（以下、ＳＯＧ層と記することがある。）９と、上層の厚さ０．３μｍのＰＴＥＯＳ層１０とをこの順に積層した積層構造からなっている。なお、図１（ａ）は下部配線２上のＳＯＧ層８の膜厚が小さい場合であるが、図２（ａ）のようにその膜厚が大きい場合も同様である。
【０００４】
そして次に、図１（ｂ）、図２（ｂ）に示すように、所定パターンのフォトレジスト（図示せず）をマスクにして、フッ化炭素系のエッチングガスを用いてプラズマ（ドライ）エッチングを行い、絶縁層３を通して下部配線３に達する接続孔（ビアホール）１１を形成する。更に、仮想線で示すように、スパッタ法及びフォトリソグラフィー技術によって、アルミニウムなどの上部配線１２を形成し、接続孔１１を通して下部配線２と接続する。
【０００５】
このドライエッチングでは、一般的に用いられている図６に示す平行平板型ＲＩＥタイプの装置を用いる。これは、上部、下部の両電極１３、１４に各々高周波電源１５、１６を持つタイプのもの〔ＵＮＩＴＹ ＩＥＭ（Ｉｏｎ Ｅｎｅｒｇｙ Ｍｏｄｕｌａｔｉｏｎ）〕を使用する。この装置は、一般的に、中密度のプラズマエッチング装置と言われている。
【０００６】
このプラズマエッチングに際して、エッチングガスとして主として次の２種類のガスが下記の条件で使用される。
（１）ＣＨＦ3 ／Ａｒ／Ｏ2 の混合ガス（Ｓｉ3 Ｎ4 やＴｉＮに対する選択比は低い。）
ＣＨＦ3 ／Ａｒ／Ｏ2 ＝５０／５００／９ｓｃｃｍ、圧力＝５０ｍＴ、
ＲＦ（上部電極／下部電極）＝２２００／１０００Ｗ、
背圧（中央部／エッジ部）＝１０／３５Ｔ、
温度（下部電極／上部電極／チャンバー側壁）＝−２０／３０／４０℃
（２）Ｃ4 Ｆ8 ／Ａｒ／Ｏ2 の混合ガス（Ｓｉ3 Ｎ4 やＴｉＮに対する選択比は高い。）
Ｃ4 Ｆ8 ／Ａｒ／Ｏ2 ＝１８／４２０／１１ｓｃｃｍ、圧力＝３０ｍＴ
ＲＦ（上部電極／下部電極）＝２２００／１４００Ｗ、
背圧（中央部／エッジ部）＝１０／３５Ｔ、
温度（下部電極／上部電極／チャンバー側壁）＝−２０／３０／４０℃
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のエッチングガスによるドライエッチングはいずれも、次のような問題点を有している。
【０００８】
（１）ビアホールドライエッチングにＣＨＦ3 ／Ａｒ／Ｏ2 混合ガスを用いると、Ａｌ合金層５の上層のＴｉＮ層７（更にはＴｉＮ層６）がエッチオフされてしまう。この時、問題となるのは、ＴｉＮ層７の下のＡｌ合金層５が露出すると、エッチング後にＡｌの表面にフッ化された層（ＡｌＦｘ層）が残る。このＡｌＦｘ層によって、コンタクトの高抵抗化、並びにバラツキの拡大が生じ、デバイスの性能に悪影響を及ぼすことは一般的に知られている。ただし、現行の０．３〜０．４μｍ程度のサイズのビアホールにおいては、このＡｌＦｘ層は、次工程のメタル（上部配線用）のデポジションの際のスパッタエッチにより除去されてしまうため、今のところ問題にはなっていない。しかし、今後ビアホールのサイズが小さくなっていくにつれ、スパッタエッチが不十分となって、フッ化された層が除去しきれなくなることが予想される。
【０００９】
（２）また、Ａｌ合金層５上のＴｉＮに対して選択比の高いＣ4 Ｆ8 ／Ａｒ／Ｏ2 混合ガスを用いる場合、ＴｉＮ層７上でエッチングをストップさせることになるため、次のような問題が生じる。
（ａ）膜中にＳｉ−Ｎ結合が存在するようなＳＯＧ層９を絶縁層に使用しているので、Ｓｉ3 Ｎ4 に対して高い選択比を持つこのガス系では、ＳＯＧに対しても選択性が高く、ＳＯＧ層９にてエッチングが止まってしまう。これは、ビアホール径が小さくなるほど顕著に現れる（図３（ａ）参照）。
（ｂ）また、ＳＯＧ層９により平坦化を行うため、場所によっては下部配線２上の層間膜（絶縁層３）の膜厚が異なるので、このような箇所にビアホールを開ける場合、層間膜の膜厚が厚い部分ではホールが開かない（即ち、所定のエッチング時間ではエッチングが下部まで届かない）ものが生じる可能性がある。
【００１０】
本発明の目的は、下地金属配線層のコンタクト抵抗を低くかつ均一にしてＳｉ−Ｎ結合を有するＳＯＧ絶縁層に確実に接続孔を開けることのできる半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明者は、上記した従来技術の問題点について鋭意検討を加えた結果、まず以下に述べる事実を考慮した。
【００１２】
上記したＣＨＦ3 （又はＣＦ4 ）のように、フッ素原子数に対する炭素原子数の比（即ち、Ｃ／Ｆ比）の低いガスの場合、プラズマ中のＦラジカルの量は多く、ＳｉやＳｉ3 Ｎ4 、レジストなどはエッチングされ易くなることは一般的に知られている。これに対し、上記したＣ4 Ｆ8 のようにＣ／Ｆ比の高いガスの場合、プラズマ中のＣＦｘラジカルの量が多くなり、このＣＦｘラジカルが膜上に堆積し、ＳｉやＳｉ3 Ｎ4 がＦラジカルと反応するのを防ぐ役割を果たす。その結果、これらの膜がエッチングされにくくなるということも一般的に知られている。
【００１３】
即ち、
（１）ＣＦ4 ガス（Ｃ／Ｆ比低い）の場合、プラズマ中のＦラジカルの量は多く、ＳｉやＳｉ3 Ｎ4 、レジストはエッチングされ易い。
（２）ＣＨＦ3 ガス（Ｃ／Ｆ比少し低い）の場合、ＣＦ4 ガスに比べてＦラジカルの量は少ない。これは、ＨがＦと結合し、ＨＦが生成されることによる。従って、Ｓｉやレジストはエッチングされ難くなる。しかし、最近使用されている、高密度プラズマを発生する装置の場合、ＣＦｘラジカルの再解離によりＦラジカルが増えるため、従来の低密度プラズマの場合に比べてＳｉやＳｉ3 Ｎ4 レジストが削れ易くなる。
（３）Ｃ4 Ｆ8 ガス（Ｃ／Ｆ比が高い）の場合、他のガスに比べてプラズマ中のＣＦｘラジカルの量は多い。従って、膜へのＣＦｘラジカルの堆積が多くなるため、他のガスの時に比べてＳｉやＳｉ3 Ｎ4 レジストが削れにくい。
【００１４】
これらのことをふまえて、本発明者は、Ｃ4 Ｆ8 ／Ａｒ／Ｏ2 （高Ｃ／Ｆ比のガス）にＣＨＦ3 （低Ｃ／Ｆ比のガス）を少量加えることによって、従来技術の問題点を十二分に解消し、本発明の目的を実現できることを見い出し、本発明に到達したのである。
【００１５】
即ち、本発明は、第１の導電層と当該第１の導電層上に形成された窒化金属層とを有する金属配線層上に形成されたＳi−Ｎ結合を有するＳＯＧ絶縁層に、上記第１の導電層が露出することなく上記窒化金属層に達する接続孔をプラズマエッチングにより形成する工程を有する半導体装置の製造方法であって、上記プラズマエッチング用の混合ガスが、第１のフッ化炭素系ガスとしてのＣ4Ｆ8と、上記第１のフッ化炭素系ガスと同量若しくはそれよりも少量の流量の第２のフッ化炭素系ガスとしてのＣＨＦ3、ＣＨ2Ｆ2又はＣＦ4とを含有する半導体装置の製造方法に係わるものである。
【００１６】
本発明の製造方法によれば、Ｃ4 Ｆ8 ／Ａｒ／Ｏ2 の如き高Ｃ／Ｆ比のガスにＣＨＦ3 の如き低Ｃ／Ｆ比のガスを例えば３：１の割合で少量加えることによって、下記の顕著な効果を得ることができるのである。
【００１７】
（１）ＳＯＧのエッチングレートを増大させることができる（後記の図３、図４参照）。Ｃ／Ｆ比の低いガスを加えたことにより、プラズマ中のＦラジカルが増加し、これによってＳｉ−Ｎ結合を含むようなＳＯＧのエッチングレートも増大する。
（２）ＴｉＮのエッチングレートの極端な増加を防ぐことができる（選択比２０以上）（後記の図５参照）。Ｆラジカルの増加によるＴｉＮに対する選択比の低下が懸念されたが、例えばＣＨＦ3 ガス中のＨによるＦラジカルとの反応で、Ｆラジカルの極端な増加が抑えられ、選択比についても２０以上を得ることができる。
【００１８】
こうした顕著な効果によって、本発明の製造方法で作製される半導体装置は独得な構造を有するものとなり、コンタクト抵抗の低下及びその均一性の点で優れたものとなる。
【００２０】
【発明の実施の形態】
本発明の半導体装置の製造方法においては、Ｃ／Ｆ比の大きい第１のフッ化炭素系ガスに対してＣ／Ｆ比の小さい第２のフッ化炭素系ガスを等量以下（１：１以下）混合した前記混合ガスを用いるのがよい。
【００２１】
前記第１のフッ化炭素系ガスとしてＣ4 Ｆ8 を使用し、前記第２のフッ化炭素系ガスとしてＣＨＦ3 、ＣＨ2 Ｆ2 及びＣＦ4 からなる群より選ばれた少なくとも１種を使用することができる。
【００２２】
そして、前記半導体基体上に下部導電層を電極又は配線として形成し、この下部導電層上を覆う前記絶縁層に前記エッチングによって接続孔を形成し、前記下部導電層に接続される上部導電層を電極又は配線として前記接続孔に形成することができる。
【００２３】
この場合、前記下部導電層が、前記接続孔の形成される表面側にチタンナイトライド層を有し、かつ、前記絶縁層がスピン・オン・グラス層を含んでいる。例えば、前記下部導電層が、チタンナイトライド（ＴｉＮ）層とアルミニウム又はその合金層とチタン（Ｔｉ）層とチタンナイトライド（ＴｉＮ）層とをこの順に積層した積層構造からなり、かつ、前記絶縁層が、テトラエチルオルソシリケートから形成されたシリコン酸化物層（特にＰＴＥＯＳ層）とスピン・オン・グラス層（ＳＯＧ層）とテトラエチルオルソシリケートから形成されたシリコン酸化物層（特にＰＴＥＯＳ層）とをこの順に積層した積層構造からなっている。
【００２４】
次に、本発明を好ましい実施の形態について図面参照下に説明する。
【００２５】
まず、図１（ａ）、図２（ａ）に示したように、接続孔（ビアホール）を形成する前の状態では、シリコン半導体基板上に設けたＳｉＯ2 層１上に、ＴｉＮ層４と、アルミニウム合金層（例えばＡｌ−Ｓｉ−Ｃｕ又はＡｌ−Ｃｕ）層５と、Ｔｉ層６と、ＴｉＮ層７とをこの順に、スパッタ法などで積層した積層構造からなる下部配線２が形成されている。そして、絶縁層３は、層間絶縁膜として、ＰＴＥＯＳ層８と、ＳＯＧ層９と、上層のＰＴＥＯＳ層１０とをこの順に積層した積層構造からなっている。
【００２６】
そして次に、図１（ｃ）、図２（ｃ）に示すように、所定パターンのフォトレジスト（図示せず）をマスクにして、本発明によるフッ化炭素系のエッチングガスを用いてプラズマ（ドライ）エッチングを行い、絶縁層３を通して下部配線２に達する（具体的には、ＴｉＮ層７の層厚の中間位置までの）接続孔（ビアホール）２１を形成する。更に、仮想線で示すように、スパッタ法及びフォトリソグラフィー技術によって上部配線１２を形成し、接続孔２１を通して下部配線２と接続する。
【００２７】
このプラズマエッチングに際して、図６に示したプラズマエッチング装置において、エッチングガスとして、高Ｃ／Ｆ比のエッチングガスであるＣ4 Ｆ8 に、低Ｃ／Ｆ比のエッチングガスであるＣＨＦ3 ガスを加えた混合ガスを用いビアホールのエッチングを下記の条件で行った。
Ｃ4 Ｆ8 ／ＣＨＦ3 ／Ａｒ／Ｏ2
＝１５／５／４００／１０又は１０／１０／４００／１０ｓｃｃｍ、
圧力＝３０ｍＴ、ＲＦ（上部電極／下部電極）＝２２００／１４００Ｗ、
背圧（中央部／エッジ部）＝１０／３５Ｔ、
温度（下部電極／上部電極／チャンバー側壁）＝−２０／３０／４０℃
【００２８】
種々のビアホールサイズについてのＳＯＧ層９のエッチングレートを測定した結果を図３（ｂ）に示す。ここでは、既述した従来の条件（Ｃ4 Ｆ8 ／Ａｒ／Ｏ2 ＝１８／４２０／１１）で得られた結果を図３（ａ）に併せて示す。
【００２９】
この結果によれば、膜中にＳｉ−Ｎ結合を有するＳＯＧ膜の如き酸化膜に対し、本発明の条件では、従来の場合より早いエッチングレートを得ることができ、場所的にもエッチングの均一性が向上することが分った。ビアホール径によるエッチレート低下の影響も従来のものに比べ小さくなり、ビアホール径を小さくしても（特に０．３〜０．４μｍ又はそれ以下でも）結果が良好に維持される可能性が高い。これは、低Ｃ／Ｆ比のＣＨＦ3 ガスを高Ｃ／ＦのＣ4 Ｆ8 ガスに加えることで、プラズマ中のＦラジカルが増加したことによるものと思われる。
【００３０】
次に、ＳＯＧ層９のエッチングレートを図４に、下部配線２におけるＡｌ合金層５の上層のＴｉＮ層７に対する選択比を図５にそれぞれ、従来例と比較して示す。
【００３１】
これによれば、図４からは、本発明の条件により、ＳＯＧのエッチングレートが向上することは明らかである。また、図５からは、本発明の条件により、ＴｉＮに対し、２０以上の選択比が得られた。これは、ＣＨＦ3 ガスを加えたことによるプラズマ中のＦラジカルの増加で、ＴｉＮとの選択比が低下することが懸念されたが、ＣＨＦ3 中のＨによってＦラジカルの増加が抑えられ、ＴｉＮとの選択比の大幅な低下が防がれたことを示す。なお、ＣＨＦ3 ガスの混合割合を増やすと、ＳＯＧのエッチングレートは向上しても却ってＴｉＮの選択比が低下し易いため、その混合割合はＣ4 Ｆ8 と同等若しくはそれ以下とするのが望ましい。
【００３２】
このように、本発明の混合ガスによるドライエッチングで、図１（ｃ）及び図２（ｃ）に示すように、膜中にＳｉ−Ｎ結合を有するＳＯＧ層と酸化膜との複合膜（絶縁層３）のドライエッチングにおいて、ＳＯＧ層８が薄くても或いは厚くても、Ａｌ合金層５の上層のＴｉＮ層７の膜厚の中間位置でエッチングがストップするようにビアホール２１を再現性良く確実に開けることができる。
【００３３】
従って、このような構造では、Ａｌ合金層５がビアホール２１に露出しないため、Ａｌ合金層の表面フッ化は生じることはなく、上下の配線間のコンタクト抵抗が小さくなり、またその均一性も良くなる。
【００３４】
以上に述べた本発明の実施の形態は、本発明の技術的思想に基づいて更に変形が可能である。
【００３５】
上述の例では、Ｃ／Ｆ比の高いＣ4 Ｆ8 系の混合ガスＣ4 Ｆ8 ／Ａｒ／Ｏ2 にＣ／Ｆ比の低いＣＨＦ3 を少量加えたが、ＣＨＦ3 ガスよりもＣ／Ｆ比の低いＣＦ4 を用いても、ＳＯＧのエッチングレートを増加させることは可能である。ただし、、ＣＨＦ3 に比べて、Ｆラジカルの量が多いため、ＴｉＮに対する選択比はＣＨＦ3 の場合よりも低くなると思われる。従って、Ｃ／Ｆ比の低いガスで、Ｆラジカルの極端な増加を防げるようなＨの入ったガス、例えばＣＨ2 Ｆ2 などでも同様の効果が得られる。特に、高密度プラズマを発生させることができるような装置でエッチングを行う場合、ＣＦｘラジカルが再解離してＦラジカルが増加することによりＴｉＮとの選択比が低下することを防ぐため、Ｈを含んだガスを用いると、Ｆラジカルの大幅な生成を抑制する方法として効果的である。
【００３６】
その他、上述の多層配線構造の各部の材質などは種々に変更してよいし、本発明が適用可能な装置構成は上述したものに限定されることはない。また、本発明は、上述の多層配線に限らず、半導体基板と接続をとるためのコンタクトホールの形成などにも適用できる。
【００３７】
【発明の効果】
本発明における半導体の製造方法によれば、高Ｃ／Ｆ比のガスのＣ 4 Ｆ 8 と低Ｃ／Ｆ比のガスのＣＨＦ 3 、ＣＨ 2 Ｆ 2 又はＣＦ 4 とを所定の流量比（後者が前者の同量もしくはそれよりも少量）で混合したガスを用いてＳｉ−Ｎ結合を有するＳＯＧ絶縁層をエッチングすることにより、窒化金属層の下層の第１の導電層を露出させることなくＳＯＧ絶縁層に窒化金属層に達する接続孔を形成することができる。
【００３８】
従って、本発明の製造方法で作製される半導体装置はＴｉＮ層の層厚の中間位置まで接続孔が開いた独得な構造を有するものとなり、コンタクト抵抗の低下及びその均一性の点で優れたものとなる。
【図面の簡単な説明】
【図１】多層配線構造を形成するときの工程を比較して示す要部断面図である。
【図２】多層配線構造を形成するときの工程を比較して示す要部断面図である。
【図３】同、多層配線構造を形成するのに用いるＳＯＧのエッチングレートのビアホールサイズ依存性を比較して示すグラフである。
【図４】同、多層配線構造を形成するのに用いるＳＯＧのエッチングレートのエッチングガス組成依存性を示すグラフである。
【図５】同、多層配線構造を形成するのに用いるＴｉＮに対する選択比のエッチングガス組成依存性を示すグラフである。
【図６】同、多層配線構造を形成する際のドライエッチングに用いるプラズマエッチング装置の概略図である。
【符号の説明】
１・・・ＳｉＯ2 層
２・・・下部配線
３・・・絶縁層（層間絶縁膜）
４、７・・・ＴｉＮ層
５・・・Ａｌ合金層（又はＡｌ層）
６・・・Ｔｉ層
８、１０・・・ＰＴＥＯＳ層
９・・・ＳＯＧ層
１１、２１・・・ビアホール
１２・・・上部配線
Claims (7)
- 第１の導電層と当該第１の導電層上に形成された窒化金属層とを有する金属配線層上に形成されたＳi−Ｎ結合を有するＳＯＧ絶縁層に、上記第１の導電層が露出することなく上記窒化金属層に達する接続孔をプラズマエッチングにより形成する工程を有する半導体装置の製造方法であって、
上記プラズマエッチング用の混合ガスが、第１のフッ化炭素系ガスとしてのＣ4Ｆ8と、上記第１のフッ化炭素系ガスと同量若しくはそれよりも少量の流量の第２のフッ化炭素系ガスとしてのＣＨＦ3、ＣＨ2Ｆ2又はＣＦ4とを含有する半導体装置の製造方法。 - 上記混合ガスがＡｒとＯ2とを更に含有する請求項１に記載の半導体装置の製造方法。
- 上記第２のフッ化炭素系ガスがＣＨＦ3である請求項１又は２に記載の半導体装置の製造方法。
- 上記第１のフッ化炭素系ガスの流量と上記第２のフッ化炭素系ガスの流量との比が３：１である請求項１、２又は３に記載の半導体装置の製造方法。
- 上記第１の導電層がＡｌを含有し、上記窒化金属層がＴiＮ層である請求項１、２、３又は４に記載の半導体装置の製造方法。
- 上記金属配線層が、上記第１の導電層と上記ＴiＮ層との間に形成されたＴi層を更に有する請求項５に記載の半導体装置の製造方法。
- 上記絶縁層が、プラズマ成膜によるＳ i Ｏ 2 膜を更に有する請求項１，２，３，４，５又は６に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26246198A JP3677644B2 (ja) | 1998-09-01 | 1998-09-01 | 半導体装置の製造方法 |
| US09/387,477 US20010042919A1 (en) | 1998-09-01 | 1999-09-01 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26246198A JP3677644B2 (ja) | 1998-09-01 | 1998-09-01 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000077396A JP2000077396A (ja) | 2000-03-14 |
| JP2000077396A5 JP2000077396A5 (ja) | 2004-07-22 |
| JP3677644B2 true JP3677644B2 (ja) | 2005-08-03 |
Family
ID=17376116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26246198A Expired - Lifetime JP3677644B2 (ja) | 1998-09-01 | 1998-09-01 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20010042919A1 (ja) |
| JP (1) | JP3677644B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050158666A1 (en) * | 1999-10-15 | 2005-07-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lateral etch inhibited multiple etch method for etching material etchable with oxygen containing plasma |
| KR100451033B1 (ko) * | 2002-06-27 | 2004-10-02 | 동부전자 주식회사 | 반도체 소자의 제조방법 |
| JP4447419B2 (ja) * | 2004-09-29 | 2010-04-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4543976B2 (ja) * | 2005-03-16 | 2010-09-15 | ヤマハ株式会社 | 接続孔形成法 |
| KR100819708B1 (ko) * | 2006-12-27 | 2008-04-04 | 동부일렉트로닉스 주식회사 | 이미지 센서 및 그 제조방법 |
| CN101645408B (zh) * | 2008-08-04 | 2012-05-16 | 中芯国际集成电路制造(北京)有限公司 | 焊盘及其形成方法 |
| JP6584229B2 (ja) * | 2015-08-27 | 2019-10-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法およびドライエッチングの終点検出方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3038950B2 (ja) * | 1991-02-12 | 2000-05-08 | ソニー株式会社 | ドライエッチング方法 |
| US6040247A (en) * | 1995-01-10 | 2000-03-21 | Lg Semicon Co., Ltd. | Method for etching contact |
| US6001699A (en) * | 1996-01-23 | 1999-12-14 | Intel Corporation | Highly selective etch process for submicron contacts |
| US5898221A (en) * | 1996-09-27 | 1999-04-27 | Sanyo Electric Company, Ltd. | Semiconductor device having upper and lower wiring layers |
| KR100311487B1 (ko) * | 1997-12-16 | 2001-11-15 | 김영환 | 산화막식각방법 |
| JP3722610B2 (ja) * | 1998-01-14 | 2005-11-30 | 株式会社リコー | 半導体装置の製造方法 |
-
1998
- 1998-09-01 JP JP26246198A patent/JP3677644B2/ja not_active Expired - Lifetime
-
1999
- 1999-09-01 US US09/387,477 patent/US20010042919A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000077396A (ja) | 2000-03-14 |
| US20010042919A1 (en) | 2001-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040302 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040330 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040531 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041221 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050221 |
|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050419 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080520 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090520 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100520 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110520 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110520 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110520 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110520 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120520 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130520 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130520 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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