TW202220171A - 半導體裝置 - Google Patents

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Abstract

本發明提供一種半導體裝置，可包含基底，所述基底包含胞元區及核心/周邊區。多個位元線結構可位於基底的胞元區中。閘極結構可位於基底的核心/周邊區中。下接觸插塞及上接觸插塞可位於位元線結構之間。下接觸插塞及上接觸插塞可在垂直方向上堆疊。著陸墊圖案可接觸上接觸插塞的上側壁。著陸墊圖案可位於上接觸插塞的上部與位元線結構中的一者的上部之間。著陸墊圖案的上表面可高於位元線結構中的每一者的上表面。周邊接觸插塞可形成於基底的核心/周邊區中。導線可電連接至周邊接觸插塞的上表面。

Description

半導體元件以及其製造方法
本揭露的態樣是關於半導體裝置及其製造方法。更特定言之，本揭露的態樣是關於動態隨機存取記憶體（dynamic random-access memory；DRAM）元件及其製造方法。 相關申請案的交叉引用
本申請主張2020年7月29日在韓國智慧財產局（Korean Intellectual Property Office；KIPO）申請的韓國專利申請案第10-2020-0094363號的優先權，所述申請案的內容以全文引用的方式併入本文中。
隨著DRAM元件的日益整合，用於其形成的圖案的尺寸可減小，且圖案的配置密度可增大。因此，用於形成建構DRAM的圖案的光微影製程的數目可增加。另外，當形成圖案時，可能產生圖案缺陷。
本揭露的態樣提供半導體裝置及用於製造所述半導體裝置的方法。
根據本揭露的一些態樣，提供一種半導體裝置。半導體裝置可包含基底，所述基底包含胞元區及核心/周邊區。多個位元線結構可位於基底的胞元區中。閘極結構可位於基底的核心/周邊區中。下接觸插塞及上接觸插塞可位於位元線結構之間。下接觸插塞及上接觸插塞可在垂直方向上堆疊。著陸墊圖案可接觸上接觸插塞的上側壁。著陸墊圖案可位於上接觸插塞的上部與位元線結構中的一者的上部之間。著陸墊圖案的上表面可高於位元線結構中的每一者的上表面。周邊接觸插塞可位於基底的核心/周邊區中。導線可電連接至周邊接觸插塞的上表面。
根據一些實例實施例，提供一種半導體裝置。半導體裝置可包含基底，所述基底包含胞元區及核心/周邊區。第一閘極結構內埋於基底中。第一閘極結構可位於基底的上表面下方。多個位元線結構可位於基底的胞元區中。第二閘極結構可位於基底的核心/周邊區中。下接觸插塞及上接觸插塞可位於位元線結構之間。下接觸插塞及上接觸插塞可在垂直方向上堆疊。頂蓋絕緣圖案可位於位元線結構、上接觸插塞以及第二閘極結構上。著陸墊圖案可與上接觸插塞的上側壁接觸。著陸墊圖案可位於上接觸插塞的上部與位元線結構中的一者的上部的凹陷部分處。著陸墊圖案的上表面可高於位元線結構中的每一者的上表面。導線可位於核心/周邊區中的頂蓋絕緣圖案的第一開口中。接觸插塞可位於與第一開口連通的第二開口中。接觸插塞可電連接至導線，且接觸插塞可位於導線下方。電容器可電連接至著陸墊圖案。著陸墊圖案、接觸插塞以及導線包含相同金屬。
根據一些實例實施例，提供一種半導體裝置。半導體裝置可包含基底，所述基底包含胞元區及核心/周邊區。導電結構可形成於基底的胞元區中。閘極結構可位於基底的核心/周邊區中。單元接觸插塞可位於導電結構之間。著陸墊圖案可電連接至單元接觸插塞。著陸墊圖案的上表面可高於導電結構中的每一者的上表面。絕緣層可覆蓋基底的核心/周邊區。接觸插塞及導線可位於包含於絕緣層中的開口中。導線的上表面可與絕緣層的上表面共面。
根據一些實例實施例，提供一種製造半導體裝置的方法。方法可包含在基底的胞元區中形成位元線結構。閘極結構可形成於基底的核心/周邊區中。下接觸插塞及上接觸插塞可形成於位元線結構之間。下接觸插塞及上接觸插塞可在垂直方向上堆疊。頂蓋絕緣層可形成於胞元區中的位元線結構及上接觸插塞上以及核心/周邊區中的閘極結構上。用於在胞元區中形成著陸墊圖案以及在核心/周邊區中形成接觸插塞的第一光阻圖案可藉由執行第一曝光製程而形成於頂蓋絕緣層上。可使用第一光阻圖案作為蝕刻遮罩來蝕刻頂蓋絕緣層，以在胞元區中形成第一開口以及在核心/周邊區中形成第二開口。用於在核心/周邊區中形成導線的第二光阻圖案可藉由執行第二曝光製程而形成於頂蓋絕緣層上。可使用第二光阻圖案作為蝕刻遮罩來蝕刻頂蓋絕緣層，以在核心/周邊區中形成與第二開口連通的第三開口。第一開口、第二開口以及第三開口可填充有金屬材料,以在第一開口中形成著陸墊圖案、在第二開口中形成接觸插塞以及在第三開口中形成導線。
在一些實例實施例中，半導體裝置可藉由操作數目可能減少的製程來製造。舉例而言，在一些實施例中，半導體裝置、圖案及/或接觸插塞的製造可藉由單個光刻製程形成，所述半導體裝置、圖案及/或接觸插塞具有在垂直方向上不同於基底的底部表面的水平高度（level）。就DRAM元件而言，電連接至胞元區中的電容器的襯墊圖案以及在核心/周邊區中接觸基底或導線的周邊接觸插塞可藉由使用EUV光的單個光刻製程形成。周邊導電線可形成於周邊接觸插塞上。
圖1至圖5為示出根據實例實施例的半導體裝置的態樣的截面視圖及平面視圖。
圖1、圖2、圖4以及圖5為截面視圖，且圖3為平面視圖。
圖1包含沿著圖3的線A-A'及線B-B'截取的截面視圖，且圖2包含沿著圖3的線C-C'及線D-D'截取的截面視圖。圖1至圖5繪示胞元區I及核心/周邊區II中的結構。在圖2中，沿著圖3的線C-C'截取的截面視圖繪示胞元區I及核心/周邊區II中的結構，且沿著圖3的線D-D'截取的截面視圖繪示核心/周邊區II中的結構。圖4繪示著陸墊圖案的一部分的放大截面視圖，且圖5為核心/周邊區II中的電晶體的一部分的放大截面視圖。
參考圖1至圖5，基底100可包含胞元區I及核心/周邊區II。第一閘極結構116、位元線結構140、間隔件結構152、絕緣圖案154、下接觸插塞158及上接觸插塞162、著陸墊圖案198a以及電容器200可形成於基底100的胞元區I中。第二閘極結構142、下絕緣間層132、接觸插塞198b以及導線198c可形成於基底100的核心/周邊區II中。
基底100可包含矽、鍺、矽-鍺或III族至V族化合物，諸如GaP、GaAs或GaSb。在一些實例實施例中，基底100可為絕緣層上矽（silicon-on-insulator；SOI）基底或絕緣層上鍺（germanium-on-insulator；GOI）基底。
基底100可包含隔離溝渠，且元件隔離圖案106可形成於隔離溝渠中。隔離溝渠之間的基底100可充當主動圖案104。元件隔離圖案106可包含例如氧化矽及/或氮化矽。
第一閘極結構116可內埋於胞元區I的基底100中。亦即，第一閘極結構116可在第一方向上（參看圖3）延伸穿過主動圖案104及元件隔離圖案106的上部。多個第一閘極結構可在第二方向上彼此間隔開。第一閘極結構116可包含第一閘極絕緣層110、閘電極112以及頂蓋遮罩圖案114。
第一閘極絕緣層110可形成於主動圖案104的表面上。閘電極112可形成於第一閘極絕緣層110及元件隔離圖案106上。閘電極112可在第一方向上延伸。頂蓋遮罩圖案114可覆蓋閘電極112的上表面。
第一閘極絕緣層110可包含氧化物，諸如氧化矽。閘電極112可包含例如金屬，諸如鎢（W）、鈦（Ti）、鉭（Ta）或類似者，及/或金屬氮化物，諸如氮化鎢、氮化鈦、氮化鉭或類似者。頂蓋遮罩圖案114可包含氮化物，諸如氮化矽。
第一絕緣層120及第二絕緣層122可依序堆疊於胞元區I中的主動圖案104、元件隔離圖案106以及頂蓋遮罩圖案114上。第二閘極絕緣層121可形成於核心/周邊區II中的主動圖案104上。
胞元區I中的位元線結構140可包含依序堆疊的第一導電圖案124a、第一障壁圖案（圖中未繪示）、第一金屬圖案128a、第一頂蓋層圖案130a以及第二頂蓋層圖案134a。在實例實施例中，位元線結構140可形成於主動圖案104及第二絕緣層122上。位元線結構140可在第二方向上延伸。
包含於位元線結構140中的第一導電圖案124a的一部分可形成於主動圖案104、元件隔離圖案106以及與主動圖案104相鄰的頂蓋遮罩圖案114的上表面中的第一開口150中。因此，第一導電圖案124a的一部分可接觸主動圖案104的由第一開口150暴露的上表面。第一導電圖案124a可包含例如摻雜有雜質的多晶矽。
第一障壁圖案可包含例如金屬，諸如鈦（Ti）、鉭（Ta）或類似者，及/或金屬氮化物，諸如氮化鈦、氮化鉭或類似者。在一些實施例中，第一障壁圖案可包含多種金屬及/或多種金屬氮化物。第一金屬圖案128a可為例如金屬，諸如鎢（W）。第一頂蓋層圖案130a及第二頂蓋層圖案134a可包含氮化物，諸如氮化矽。
核心/周邊區II中的第二閘極結構142可包含依序堆疊的閘極絕緣層121、第一導電圖案124a、第一金屬圖案128a以及第一頂蓋層圖案130a。
如上文所描述，核心/周邊區II中的第二閘極結構142中的每一者及胞元區I中的位元線結構140可包含堆疊結構，所述堆疊結構包含第一導電圖案124a、第一金屬圖案128a以及第一頂蓋層圖案130a。亦即，第二閘極結構142及位元線結構140可具有相同堆疊結構。
間隔件136可形成於第二閘極結構142的側壁上。此外，位元線結構140可自胞元區I延伸至核心/周邊區II的一部分。間隔件136可形成於位元線結構140在第二方向上的邊緣上。
下絕緣間層132可形成於第二閘極結構142之間的基底上。第二頂蓋層圖案134a可形成於核心/周邊區II中的第二閘極結構142及下絕緣間層132上。
間隔件結構152可形成於位元線結構140的側壁上，且間隔件結構152可在第二方向上延伸。在一些實例實施例中，間隔件結構152可包含自位元線結構140的側壁堆疊的多個間隔件。在一些實例實施例中，間隔件結構152可包含充當空白空間的空氣間隔件。
絕緣圖案154可形成於第二絕緣層122上。絕緣圖案154可形成於位元線結構140之間的第一閘極結構116上。
在一些實例實施例中，絕緣圖案154的上表面可與位元線結構140的上表面共面。絕緣圖案154可包含氮化物，諸如氮化矽。
第三開口可形成於位元線結構140之間的部分及絕緣圖案154之間的部分處，且第三開口可暴露主動圖案104。下接觸插塞158及上接觸插塞162可形成於第三開口中。
下接觸插塞158可填充第三開口的下部。下接觸插塞158可包含例如摻雜有雜質的多晶矽。
在一些實例實施例中，下接觸插塞158的上表面可高於位元線結構140中所包含的第一導電圖案124a的上表面，且下接觸插塞158的上表面可低於第一頂蓋層圖案130a的上表面。換言之，下接觸插塞158的上表面可位於第一導電圖案124a的上表面與第一頂蓋層圖案130a的上表面之間。在一些實施例中，下接觸插塞158的上表面可配置在沿著第一金屬圖案128a的側壁的一位置處。然而，下接觸插塞158的上表面的位置可能不限於此。當形成下接觸插塞158時，可減小下接觸插塞158與位元線結構140之間的寄生電容。
上間隔件160可形成於絕緣圖案154的上側壁上。特定言之，上間隔件160可形成於絕緣圖案154的上側壁上，使得上間隔件160定位成高於下接觸插塞158的上表面。儘管圖中未繪示，但上間隔件可進一步形成於間隔件結構152上。
上接觸插塞162可接觸下接觸插塞158的上表面。上接觸插塞162可形成於第三開口的上部中。
上接觸插塞162可包含第二障壁圖案161a及第二金屬圖案161b。第二障壁圖案161a可形成於間隔件結構152、上間隔件160以及下接觸插塞158的上表面上，且第二障壁圖案161a可貼合其上形成有第二障壁圖案161a的間隔件結構152的表面、上間隔件160以及下接觸插塞158的上表面。因此，第二障壁圖案161a可圍繞第二金屬圖案161b的側壁及底部。第二障壁圖案161a可包含例如金屬，諸如鈦（Ti）或鉭（Ta）或類似者，及/或金屬氮化物，諸如氮化鈦或氮化鉭或類似者。在一些實施例中，第二障壁圖案161a可包含多種金屬及/或多種金屬氮化物。第二金屬圖案161b可包含金屬，諸如鎢（W）。
在一些實例實施例中，上接觸插塞162的最上表面可與位元線結構140的最上表面共面。
第三頂蓋絕緣圖案170a可形成於胞元區中的上接觸插塞162及位元線結構140上，且第三頂蓋絕緣圖案170a可形成於核心/周邊區II中的第二頂蓋層圖案134a上。第三頂蓋絕緣圖案170a可包含氮化物，諸如氮化矽。
胞元區I中的第三頂蓋絕緣圖案170a可包含第六開口180。上接觸插塞162、間隔件結構152以及位元線結構140的部分可由第六開口180暴露。上接觸插塞162、間隔件結構152以及位元線結構140的由第六開口180暴露的部分可具有經蝕刻形狀，使得由第六開口暴露且具有經蝕刻形狀的部分可對應凹陷部分。在上接觸插塞162、間隔件結構152以及位元線結構140中，面向凹陷部分的部分可能不具有經蝕刻形狀。
電連接至上接觸插塞162的著陸墊圖案198a可形成於第六開口180中。著陸墊圖案198a的下部可接觸上接觸插塞162的側壁以及位元線結構140的第一頂蓋層圖案130a及第二頂蓋層圖案134a的側壁。著陸墊圖案198a的底部可低於位元線結構140的最上表面及上接觸插塞162的最上表面。
第三頂蓋絕緣圖案170a可位於著陸墊圖案198a的上側壁上。第三頂蓋絕緣圖案170a可填充著陸墊圖案198a之間的空間。
著陸墊圖案198a可包含第三障壁圖案196a及第三金屬圖案196b。第三障壁圖案196a可形成於由第六開口180暴露的層的側壁及底部上，且第三障壁圖案196a可貼合其上形成有第三障壁圖案196a的表面。第三金屬圖案196b可形成於第三障壁圖案196a上以填充第六開口180。
第三障壁圖案196a可包含例如金屬，諸如鈦（Ti）或鉭（Ta）或類似者，及/或金屬氮化物，諸如氮化鈦或氮化鉭或類似者。在一些實施例中，第三障壁圖案196a可包含多種金屬及/或多種金屬氮化物。第三金屬圖案196b可包含金屬，諸如鎢（W）。
著陸墊圖案198a的上表面可與第三頂蓋絕緣圖案170a的上表面實質上共面。
著陸墊圖案198a可具有約20奈米或小於20奈米的尺寸。尺寸可為臨界尺寸。著陸墊圖案198a可具有約40奈米或小於40奈米的間距。間距可為圖案中的每一者的寬度與所述圖案之間的空間的總和。著陸墊圖案198a可密集地配置，且著陸墊圖案198a可具有第一配置密度。在一些實例實施例中，著陸墊圖案198a可在平面視圖中以蜂巢形狀配置。
因此，著陸墊圖案198a可形成於上接觸插塞162上。第三障壁圖案196a可配置於上接觸插塞162與著陸墊圖案198a之間的接觸部分處。
核心/周邊區II中的第三頂蓋絕緣圖案170a可包含第九開口194。第九開口194可在一個方向上延伸以具有溝渠形狀。此外，第七開口182a可形成於第九開口194下方，且可與第九開口194連通。
接觸插塞198b可形成於第七開口182a中。導線198c可形成於第九開口194中。接觸插塞198b的配置可能不如著陸墊圖案198a的配置密集。接觸插塞198b的配置密度可能低於著陸墊圖案198a的配置密度。換言之，接觸插塞198b可具有低於著陸墊圖案198a的第一配置密度的第二配置密度。接觸插塞198b的間距可大於著陸墊圖案198a的間距及導線198c的間距。
接觸插塞198b可包含第一接觸插塞及第二接觸插塞。第一接觸插塞可形成於核心/周邊區II中的位元線結構140在第二方向上的末端部分上。第一接觸插塞可穿過位元線結構140的上部，且第一接觸插塞可接觸位元線結構140中的第一導電圖案124a。此外，第二接觸插塞可穿過下絕緣間層132，且第二接觸插塞可在鄰近於第二閘極結構142的側面處接觸基底。
導線198c可延伸以與接觸插塞198b的上部接觸。
導線198c可具有約20奈米或小於20奈米的尺寸（例如，線寬）。尺寸可為臨界尺寸。導線198c的間距可為約40奈米或小於40奈米。導線198c的配置可比接觸插塞的配置更密集。導線198c可具有高於接觸插塞198b的第二配置密度的第三配置密度。
接觸插塞198b及導線198c可包含第三障壁圖案196a及第三金屬圖案196b。第三障壁圖案196a可形成於由第七開口182a及第九開口194暴露的表面上，且第三障壁圖案196a可貼合其上形成有所述第三障壁圖案196a的表面。第三金屬圖案196b可形成於第三障壁圖案196a上以填充第七開口182a及第九開口194。
著陸墊圖案198a、接觸插塞198b以及導線198c可藉由相同的一或多個製程形成，使得著陸墊圖案198a、接觸插塞198b以及導線198c可包含相同導電材料。包含於著陸墊圖案198a、接觸插塞198b以及導線198c中的第三障壁圖案196a可具有相同材料，且包含於著陸墊圖案198a、接觸插塞198b以及導線198c中的第三金屬圖案196b可具有相同材料。
電容器200可形成於著陸墊圖案198a的上表面上。
如上文所描述，半導體裝置可包含位元線結構140之間的下接觸插塞158及上接觸插塞162。著陸墊圖案198a的下部可定位於上接觸插塞162的上部與位元線結構140的上部之間。著陸墊圖案198a的下部可分別接觸上接觸插塞162的上側壁及位元線結構140的上側壁。
著陸墊圖案198a可包含第三金屬圖案196b，以及形成於第三金屬圖案196b的側壁及底部表面上的第三障壁圖案196a。
核心/周邊區II中的接觸插塞198b及導線198c可具有與著陸墊圖案198a的導電材料實質上相同的導電材料。
在一些實施例中，半導體裝置的組件（諸如著陸墊圖案198a、接觸插塞198b以及導線198c）可藉由操作數目減少的製程來製造。
圖6至圖31為示出根據一些實例實施例的製造半導體裝置的方法的態樣的截面視圖。
特定言之，圖6、圖8、圖10、圖12、圖14、圖15、圖16、圖18、圖20、圖22、圖24、圖26、圖28以及圖30為沿著圖3的線A-A'及線B-B'截取的橫截面。圖7、圖9、圖11、圖13、圖17、圖19、圖21、圖23、圖25、圖27、圖29以及圖31為沿著圖3的線C-C'及D-D'截取的橫截面。在圖6至圖31中，沿著圖3的線A-A'及B-B'截取的橫截面為胞元區I的橫截面。在圖6至圖31中，沿著圖3的線C-C'截取的橫截面為胞元區I及核心/周邊區II的橫截面，且沿著圖3的線D-D'截取的橫截面為核心/周邊區II的橫截面。
參考圖6及圖7，基底100可包含胞元區I及核心/周邊區II。胞元區I可為形成記憶胞的區，且核心/周邊區II可為形成周邊電路或核心電路的區。
可蝕刻基底100的上部以形成隔離溝渠102，且可形成元件隔離圖案106以填充隔離溝渠102。基底100在元件隔離圖案106之間的部分可為主動圖案104。元件隔離圖案106可充當場區，且主動圖案104可充當主動區。
參考圖8及圖9，雜質區（圖中未繪示）可藉由執行離子植入製程而形成於胞元區I的基底100中。可蝕刻胞元區I中的主動圖案104及元件隔離圖案的部分以形成在第一方向上延伸的第一凹槽108。
此後，第一閘極結構116可形成於第一凹槽108中。第一閘極結構116可包含第一閘極絕緣層110、閘電極112以及頂蓋遮罩圖案114。
參考圖10及圖11，第一絕緣層120及第二絕緣層122可依序形成於胞元區I中的主動圖案104、元件隔離圖案106以及頂蓋遮罩圖案114中的每一者上。第二閘極絕緣層121可形成於核心/周邊區II中的主動圖案104上。
第一導電層124可形成於第二絕緣層122及第二閘極絕緣層121上。
可蝕刻胞元區I中的第一導電層124、第二絕緣層122以及第一絕緣層120的部分以形成暴露胞元區I中的主動圖案104的一部分的第一開口150。在一些實例實施例中，第一開口150可暴露胞元區I中的主動圖案104中的每一者的上表面的中心部分。
可形成第二導電層126以填充第一開口150。第一導電層124及第二導電層126的上表面可彼此共面。第一導電層124及第二導電層126可包含摻雜有雜質的多晶矽。第一導電層124及第二導電層126可包含相同材料，使得第一導電層124及第二導電層126可合併或可經合併成一個層。
第一障壁層（圖中未繪示）、第一金屬層128以及第一頂蓋層130可依序形成於第一導電層124及第二導電層126的上表面上。
第一蝕刻遮罩圖案（圖中未繪示）可形成於第一頂蓋層130上以覆蓋胞元區I且暴露核心/周邊區II的一部分。可使用第一蝕刻遮罩圖案依序蝕刻核心/周邊區II中的第一頂蓋層130、第一金屬層128、第一障壁層以及第一導電層124。因此，初始位元線結構可形成於胞元區I上。此外，第二閘極結構142可形成於核心/周邊區II上。第二閘極結構142可包含可依序堆疊的第二閘極絕緣層121、第一導電圖案124a、第一金屬圖案128a以及第一頂蓋層圖案130a。
間隔件136可形成於初始位元線結構的側壁及第二閘極結構142的側壁上。在用於形成間隔件136的蝕刻製程中，可移除第一絕緣層120、第二絕緣層122以及第二閘極絕緣層121在間隔件136之間的部分。在一些實例實施例中，可例如在單個製程期間一起移除這些部分。在一些實例實施例中，氮化物內襯（圖中未繪示）可進一步形成於初始位元線結構的上表面、第二閘極結構142的上表面、間隔件136以及間隔件之間的基底100上。氮化物內襯可包含氮化矽。
參考圖12及圖13，下絕緣間層132可形成於核心/周邊區II的基底100上以填充第二閘極結構142之間的區域。
第二頂蓋層可形成於初始位元線結構、第二閘極結構142以及下絕緣間層132上。第二頂蓋層可包含氮化矽。第一頂蓋層130、氮化物內襯以及第二頂蓋層包含氮化矽，且因此第一頂蓋層130、氮化物內襯以及第二頂蓋層可合併成一個氮化矽層。
可將胞元區I中的第二頂蓋層及第一頂蓋層130圖案化以在胞元區及核心/周邊區II中形成第二頂蓋層圖案134a及第一頂蓋層圖案130a。胞元區中的第一頂蓋層圖案130a及第二頂蓋層圖案134a的堆疊可具有在第二方向上延伸的線形。第二頂蓋層圖案134a可形成於整個核心/周邊區II上方。
可使用第一頂蓋層圖案130a及第二頂蓋層圖案134a作為蝕刻遮罩來蝕刻胞元區I中的第一金屬層128、第一障壁層、第二導電層126以及第一導電層124。因此，第一導電圖案124a、第一障壁圖案（圖中未繪示）、第一金屬圖案128a以及第一頂蓋層圖案130a及第二頂蓋層圖案134a可依序堆疊於第一開口150中的主動圖案104上。此外，第一導電圖案124a、第一障壁圖案、第一金屬圖案128a、第一頂蓋層圖案130a以及第二頂蓋層圖案134a可依序堆疊於第二絕緣層122上鄰近於第一開口150處。第一導電層及第二導電層可具有相同材料，使得藉由將第一導電層及第二導電層圖案化而形成的導電圖案可稱為第一導電圖案124a。
包含第一導電圖案124a、第一障壁圖案、第一金屬圖案128a、第一頂蓋層圖案130a以及第二頂蓋層圖案134a的堆疊結構可稱為位元線結構140。
位元線結構140可在第二方向上延伸，且在第一方向上配置多個位元線結構140。位元線結構140可在第二方向上延伸以便接觸主動圖案104的由第一開口150暴露的表面。
參考圖14，可形成間隔件結構152以覆蓋位元線結構140的側壁。在圖14中，間隔件結構152可僅繪示為一個間隔件，但在一些實例實施例中，間隔件結構152可包含橫向堆疊的多個間隔件。
在一些實例實施例中，間隔件結構152可包含第一間隔件及第二間隔件。第一間隔件可覆蓋位於第一開口150中的位元線結構140的下側壁，且第二間隔件可形成於第一間隔件的最上表面上以覆蓋位元線結構140的上側壁。此外，第三間隔件及第四間隔件可依序堆疊於第二間隔件的表面上。
可形成第一絕緣間層（圖中未繪示）以填充間隔件結構152之間的空間。在第二蝕刻遮罩圖案（圖中未繪示）形成於第一絕緣間層及間隔件結構152上之後，可使用蝕刻遮罩圖案來蝕刻第一絕緣間層以形成第二開口（圖中未繪示）。
在一些實例實施例中，第二蝕刻遮罩圖案可在第一方向上延伸。多個第二蝕刻遮罩圖案可在第二方向上彼此間隔開。在一些實例實施例中，第二開口可形成為與下方第一閘極結構116重疊。此後，可形成絕緣圖案154以填充第二開口。絕緣圖案154可形成為包含氮化物，諸如氮化矽。
可蝕刻第一絕緣間層，且接著可蝕刻第二絕緣層122、第一絕緣層120以及下方的基底100的表面部分以形成暴露基底100的表面的第三開口156。
參考圖15，可形成下接觸插塞158以填充第三開口156的下部。
在一些實例實施例中，可形成導電層以填充第三開口156，且接著可移除導電層的上部以形成下接觸插塞158。導電層可包含摻雜有雜質的多晶矽。當導電層由多晶矽層形成時，導電層可填充具有高縱橫比的第三開口156。
當執行參考圖14及圖15所示出的製程時，可維持核心/周邊區II中所形成的結構。換言之，當執行參考圖14及圖15所示出的製程時，可實質上不修改核心/周邊區II。
參考圖16及圖17，上間隔件160可形成於絕緣圖案154的上側壁上。在用於形成上間隔件160的製程中，上間隔件（圖中未繪示）亦可形成於間隔件結構152上。
第二障壁層可形成於胞元區I中的下接觸插塞158、位元線結構140及上間隔件以及核心/周邊區II中的第二頂蓋層圖案134a的表面上。第二障壁層可貼合其上形成有所述第二障壁層的表面。第二金屬層可形成於第二障壁層上以填充位元線結構140之間的空間及絕緣圖案154之間的空間。
第二障壁層可包含例如金屬，諸如鈦（Ti）或鉭（Ta）或類似者，及/或金屬氮化物，諸如氮化鈦或氮化鉭或類似者。第二金屬層可包含例如金屬，諸如鎢（W）。
此後，可使第二金屬層及第二障壁層平坦化，直至可暴露位元線結構140的上表面及絕緣圖案154的上表面為止。在平坦化製程中，可完全移除形成於核心/周邊區II中的第二金屬層及第二障壁層，且可部分移除第二頂蓋層圖案134a的上部。在胞元區I中，上接觸插塞162可形成於下接觸插塞158的上表面上以填充第三開口。
上接觸插塞162可包含第二障壁圖案161a及第二金屬圖案161b。第二障壁圖案161a可形成於間隔件結構152、上間隔件160以及下接觸插塞158的表面上，且第二障壁圖案161a可貼合其上形成有所述第二障壁圖案161a的表面。因此，第二障壁圖案161a可圍繞第二金屬圖案161b的側壁及底部。
在一些實例實施例中，上接觸插塞162的最上表面可與位元線結構140的最上表面共面。
在一些實例實施例中，在形成上接觸插塞162之後，可移除包含於間隔件結構152中的一些間隔件以形成空氣間隔件。
參考圖18及圖19，第三頂蓋絕緣層170可形成於上接觸插塞162、位元線結構140以及第二頂蓋層圖案134a上。第一層172及第二層174依序形成於第三頂蓋絕緣層170上。
第三頂蓋絕緣層170可包含氮化矽。第一層172可包含例如旋塗式硬遮罩（spin-on-hardmask；SOH）。第二層174可包含氮氧化矽。
第一光阻層可塗佈於第二層174上。第一光阻圖案176可藉由對第一光阻層執行光刻製程而形成。第一光阻圖案176可充當用於在胞元區I中形成著陸墊圖案以及在核心/周邊區II中形成接觸插塞的蝕刻遮罩。
著陸墊圖案可形成於上接觸插塞162與電容器之間，且著陸墊圖案可與上接觸插塞162及電容器電連接。核心/周邊區II中的接觸插塞可電連接至基底100的表面，或可電連接至位元線結構140。
在DRAM元件中，著陸墊圖案可具有20奈米或小於20奈米的尺寸及40奈米或小於40奈米的間距。因此，用於形成著陸墊圖案的光刻製程可使用具有約13.5奈米的短波長的光藉由EUV曝光製程來執行。另一方面，接觸插塞的配置密度可低於著陸墊圖案的配置密度。因此，可藉由解析度比EUV曝光製程低的曝光製程來使接觸插塞圖案化。舉例而言，可使用具有約193奈米的波長的光藉由氟化氬（ArF）浸沒曝光製程來使接觸插塞圖案化。
用於形成第一光阻圖案176的光刻製程可包含EUV曝光製程。EUV曝光製程中所使用的第一曝光遮罩（即，倍縮光罩）可分別包含用於在胞元區I中形成著陸墊圖案的圖案部分，以及用於在核心/周邊區II中形成接觸插塞的圖案部分。因此，在一些實例實施例中，可藉由使用第一曝光遮罩的單個EUV曝光製程來同時暴露用於在胞元區I中形成著陸墊圖案的光阻層以及用於在核心/周邊區II中形成接觸插塞的光阻層。
另一方面，當具有約20奈米或小於20奈米的尺寸及約40奈米或小於40奈米的間距的圖案分別形成於胞元區I及核心/周邊區II中時，可能難以藉由單個EUV製程在胞元區I及核心/周邊區II中形成光阻圖案。因此，可對胞元區I中的光阻層執行第一EUV光刻製程以在胞元區I中形成光阻圖案，且可對核心/周邊區II中的光阻層單獨執行第二EUV光刻製程以在核心/周邊區II中形成光阻圖案。
然而，核心/周邊區II中的接觸插塞可具有低配置密度及40奈米或大於40奈米的間距，使得用於在胞元區I中形成著陸墊圖案以及在核心/周邊區II中形成接觸插塞的第一光阻圖案176可藉由單個EUV光刻製程形成。亦即，可以不執行單獨的ArF浸沒曝光製程來形成接觸插塞。因此，用於在胞元區I中形成著陸墊圖案以及在核心/周邊區II中形成接觸插塞的曝光製程的數目可減小，且可簡化所述曝光製程。
胞元區I中的著陸墊圖案的底部在垂直方向上的層級可能與核心/周邊區II中的接觸插塞的底部在垂直方向上的層級不同。如上文所描述，可藉由單個EUV製程來形成用於在不同區中形成著陸墊圖案及接觸插塞且具有不同形狀及配置密度的光阻圖案。
第一光阻圖案176可包含第四開口178a，所述第四開口178a暴露胞元區中的著陸墊圖案的一部分。另外，第一光阻圖案176可包含第五開口178b，所述第五開口178b暴露核心/周邊區中的接觸插塞的一部分。
參考圖20及圖21，可使用第一光阻圖案176作為蝕刻遮罩來依序蝕刻第二層174及第一層172以形成第二圖案及第一圖案。
此後，可使用第一圖案及第二圖案作為蝕刻遮罩來蝕刻第三頂蓋絕緣層170以形成第三頂蓋絕緣圖案170a。在蝕刻製程中，可移除第二圖案。
在胞元區I及核心/周邊區II中，可蝕刻第三頂蓋絕緣圖案170a之間的層。
亦即，在胞元區I中，可部分蝕刻上接觸插塞162、間隔件結構152以及位元線結構140在第三頂蓋絕緣圖案170a之間的部分以形成第六開口180。上接觸插塞162的上側壁可由第六開口180暴露。第六開口180可充當用於形成著陸墊圖案的部分。
在核心/周邊區II中，可蝕刻第三頂蓋絕緣圖案170a之間的第二頂蓋層圖案134a的部分以及位元線結構140的上部以形成初始第七開口182。另外，在核心/周邊區II中，可蝕刻第三頂蓋絕緣圖案170a之間的下絕緣間層132的上部以形成初始第七開口182。
第一圖案可藉由灰化製程及/或剝離製程移除。
參考圖22及圖23，可塗佈光阻層以覆蓋第三頂蓋絕緣圖案170a、第六開口180以及初始第七開口182。此後，可對光阻層執行光刻製程以形成光阻圖案（圖中未繪示）。光刻製程可包含具有低解析度且使用長波長的曝光製程。舉例而言，光刻製程可藉由使用約248奈米的氟化氪（KrF）光刻製程來執行。
光阻圖案可覆蓋胞元區I中的整個第三頂蓋絕緣圖案170a及第六開口180。此外，光阻圖案可僅暴露核心/周邊區II中的初始第七開口182的一部分，且光阻圖案可覆蓋除初始第七開口182的所述部分之外的核心/周邊區II。
此後，可使用光阻圖案作為蝕刻遮罩來進一步蝕刻初始第七開口182下方的層。因此，暴露位元線結構140的第一導電圖案124a的第七開口182a可形成於核心/周邊區II中。另外，暴露基底100鄰近於第二閘極結構142的側面處的第七開口182a可形成於核心/周邊區II中。
光阻圖案可藉由灰化製程及/或剝離製程移除。
參考圖24及圖25，第三層186可形成於第三頂蓋絕緣圖案170a上以填充第六開口180及第七開口182a。第四層188可依序形成於第三層186上。第三層186可包含例如旋塗式硬遮罩。第四層188可包含氮氧化矽。
第二光阻層可塗佈於第四層188上。可對第二光阻層執行光刻製程以形成第二光阻圖案190。第二光阻圖案190可充當用於在核心/周邊區中形成導線的蝕刻遮罩。
核心/周邊區中的導線可具有約20奈米或小於20奈米的尺寸（例如，線寬）及約40奈米或小於40奈米的間距。因此，用於形成導線的光刻製程可為使用具有短波長（諸如約13.5奈米）的光的EUV曝光製程。
用於形成第二光阻圖案190的光刻製程可包含EUV曝光製程。EUV曝光製程中所使用的第二曝光遮罩可包含用於在核心/周邊區II中形成導線的圖案的部分。
第二光阻圖案190可包含暴露核心/周邊區II中的導線的一部分的第八開口192。第八開口192可在一個方向上延伸以具有溝渠形狀。第八開口192可與第七開口182a的一部分重疊。第二光阻圖案190可覆蓋胞元區中的整個第四層188。
參考圖26及圖27，可使用第二光阻圖案190作為蝕刻遮罩來依序蝕刻第四層188及第三層186以形成第四圖案及第三圖案。
此後，可使用第三圖案及第四圖案作為蝕刻遮罩來蝕刻核心/周邊區II中的第三頂蓋絕緣圖案170a以形成第九開口194。因此，第九開口194可在一個方向上延伸以具有溝渠形狀，且第九開口194可與第七開口182a連通。
第三圖案可藉由灰化製程及/或剝離製程移除。
因此，用於形成接觸插塞及導線的第七開口182a及第九開口194可形成於核心/周邊區II中。另外，用於形成著陸墊圖案的第六開口180可形成於胞元區I中。
如上文所描述，可使用藉由EUV曝光製程形成的第一光阻圖案176來形成第六開口180及第七開口182a。另外，可使用藉由EUV曝光製程形成的第二光阻圖案190來形成第九開口194。亦即，可使用兩個EUV遮罩來形成第六開口180、第七開口182a以及第九開口194。
參考圖28及圖29，第三障壁層195a可形成於第三頂蓋絕緣圖案170a、第六開口180、第七開口182a以及第九開口194的表面上，且第三障壁層195a可貼合其上形成有所述第三障壁層195a的表面。第三金屬層195b可形成於第三障壁層195a上以完全填充第六開口180、第七開口182a以及第九開口194。
第三障壁層195a可形成為包含例如金屬，諸如鈦（Ti）、鉭（Ta）或類似者，及/或金屬氮化物，諸如氮化鈦、氮化鉭或類似者。第三金屬圖案195b可形成為包含金屬，諸如鎢（W）。
參考圖30及圖31，可使第三金屬層195b及第三障壁層195a平坦化，直至可暴露第三頂蓋絕緣圖案170a的上表面以形成著陸墊圖案198a、接觸插塞198b以及導線198c為止。平坦化製程可包含化學機械研磨製程。
著陸墊圖案198a可形成於胞元區I中的第六開口180中。接觸插塞198b可形成於核心/周邊區II中的第七開口182a中，且導線198c可形成於核心/周邊區II中的第九開口194中。
著陸墊圖案198a可包含第三障壁圖案196a及第三金屬圖案196b。第三障壁圖案196a可形成於第六開口180的側壁及底部上，且可貼合其上形成有所述第三障壁圖案196a的表面。第三金屬圖案196b可形成於第三障壁圖案196a上以填充第六開口。著陸墊圖案198a的下部可接觸上接觸插塞162的上側壁以及位元線結構140的第一頂蓋層圖案130a及第二頂蓋層圖案134a的側壁。另外，可部分蝕刻接觸著陸墊圖案198a的下部的上接觸插塞162的上側壁以及位元線結構140的第一頂蓋層圖案130a及第二頂蓋層圖案134a的側壁以便包含經蝕刻部分。第三頂蓋絕緣圖案170a可設置於著陸墊圖案198a的上側壁上。
如上文所描述，核心/周邊區II中的接觸插塞198b及導線198c可藉由雙鑲嵌製程形成。
接觸插塞198b與導線198c之間的接觸部分可包含第三障壁圖案196a及第三金屬圖案196b。第三障壁圖案196a可形成於第七開口182a及第九開口194的表面上，且第三障壁圖案196a可貼合其上形成有所述第三障壁圖案196a的表面。第三金屬圖案196b可形成於第三障壁圖案196a上以填充第七開口182a及第九開口194。
在接觸插塞198b中，第一接觸插塞可接觸位元線結構140的第一導電圖案124a，且第二接觸插塞可接觸基底鄰近於第二閘極結構142的側面處。
再次參考圖1及圖2，電容器200可形成於著陸墊圖案的上表面上。
如上文所描述，可製造DRAM元件。
圖32為示出根據一些實例實施例的半導體裝置的態樣的截面視圖。
圖32為著陸墊圖案的一部分的放大截面視圖。
除上接觸插塞的形狀以外，圖32的半導體裝置可與參考圖1至圖5所示出的半導體裝置實質上相同或類似。
舉例而言，核心/周邊區II中的結構可與參考圖1至圖5所示出的半導體裝置中的核心/周邊區中的結構實質上相同或類似。因此，給予相同元件相同圖式元件符號，且省略其重複描述。
參考圖32，上接觸插塞162a的最上表面可低於位元線結構140的最上表面。因此，第三頂蓋絕緣圖案170a可形成於位元線結構140之間的第三開口的上部處。
由於上接觸插塞162a的最上表面低於位元線結構140的最上表面，因此上接觸插塞162a與其他導電圖案（例如，鄰近的著陸墊圖案）之間的電短路缺陷可減少。
圖33為示出根據一些實例實施例的製造半導體裝置的方法的態樣的截面視圖。
圖33為沿著圖3的線A-A'及線B-B'截取的截面視圖。
參考圖33，首先，可執行與參考圖6至圖15所示出的製程實質上相同或類似的製程。
此後，上間隔件160可形成於絕緣圖案154的側壁上。在形成上間隔件160的製程中，上間隔件可進一步形成於間隔件結構152上。
第二障壁層可形成於胞元區I中的下接觸插塞158、位元線結構140以及上間隔件160的表面，以及核心/周邊區II中的第二頂蓋層圖案134a的表面上。第二障壁層可貼合其上形成有所述第二障壁層的表面。第二金屬層可形成於第二障壁層上以填充位元線結構140之間的空間及絕緣圖案154之間的空間。
可使第二金屬層及第二障壁層平坦化，直至可暴露位元線結構140及絕緣圖案154的上表面為止。在平坦化製程中，可部分移除核心/周邊區II中的第二頂蓋層圖案134a的上部。
此後，可另外且部分蝕刻第三開口中的第二障壁層及第二金屬層以形成上接觸插塞162a。上接觸插塞162a可形成於第三開口中的下接觸插塞158的上表面上。
上接觸插塞162a的上表面可低於第三開口的上入口部分。上接觸插塞162a的上表面可低於位元線結構140的上表面。另外，第三開口的上部空間可保持在上接觸插塞162a上方。
隨後，可執行與參考圖18至圖31所示出的類似或相同的製程以形成半導體裝置。
然而，當執行參考圖18及圖19所示出的製程時，第三頂蓋絕緣層可形成於上接觸插塞162a、位元線結構140以及第二頂蓋層圖案上以填充第三開口的上部空間。因此，包含於半導體裝置中的第三頂蓋絕緣圖案（圖32，170a）可填充上接觸插塞162a上方的第三開口。
圖34為示出根據一些實例實施例的半導體裝置的態樣的截面視圖。
圖34為著陸墊圖案的一部分的放大截面視圖。
除上接觸插塞的形狀以外，圖34的半導體裝置可與參考圖1至圖5所示出的半導體裝置實質上相同或類似。舉例而言，核心/周邊區II中的結構可與參考圖1至圖5所示出的半導體裝置中的核心/周邊區中的結構實質上相同或類似。因此，給予相同元件相同圖式元件符號，且省略其重複描述。
參考圖34，著陸墊圖案214可形成於下接觸插塞158上。位元線結構140的上部可包含經蝕刻部分。
在一些實例實施例中，金屬矽化物圖案（圖中未繪示）可進一步形成於下接觸插塞158與著陸墊圖案214之間。
著陸墊圖案214可堆疊於下接觸插塞158上。著陸墊圖案214可形成於位元線結構140的未蝕刻部分的最上表面上。
著陸墊圖案214的側壁可具有經蝕刻形狀。著陸墊圖案214的經蝕刻部分及位元線結構140的經蝕刻部分可充當凹陷部分216。
著陸墊圖案214可包含第二障壁圖案210a及第二金屬圖案212a。第二障壁圖案210a可形成於間隔件結構152及下接觸插塞158的表面以及位元線結構140的上表面上。第二障壁圖案210a可貼合其上形成有所述第二障壁圖案210a的表面。第二金屬圖案212a可形成於第二障壁圖案210a的上表面上。亦即，第二障壁圖案210a可形成於凹陷部分216之間的第二金屬圖案212a的下表面上。
上絕緣圖案218可形成於凹陷部分216中。
著陸墊圖案214可直接接觸下接觸插塞158的上表面。
圖35至圖41為示出根據一些實例實施例的製造半導體裝置的方法的態樣的截面視圖。
圖35、圖37、圖39以及圖41包含沿著圖3的線A-A'及線B-B'截取的截面視圖，且圖36、圖38以及圖40包含沿著圖3的線C-C'及線D-D'截取的截面視圖。
參考圖35及圖36，首先，可執行與參考圖6至圖15所示出的製程實質上相同或類似的製程。
此後，上間隔件160可形成於絕緣圖案154的側壁上。在形成上間隔件的製程中，上間隔件可進一步形成於間隔件結構152上。
第二障壁層可形成於胞元區I中的下接觸插塞158、位元線結構140以及上間隔件160的表面，以及核心/周邊區II中的第二頂蓋層圖案134a的表面上。第二金屬層可形成於第二障壁層上以填充位元線結構140之間的空間及絕緣圖案154之間的空間。在一些實例實施例中，第二金屬層212的上表面可高於位元線結構140的上表面。
此後，可移除核心/周邊區II中的第二障壁層210及第二金屬層212。因此，第二頂蓋層圖案134a可暴露於核心/周邊區II中。
參考圖37及圖38，第三頂蓋絕緣層170可形成於胞元區I中的第二金屬層及核心/周邊區II中的第二頂蓋層圖案上。第一層172及第二層174可依序形成於第三頂蓋絕緣層170上。
第三頂蓋絕緣層170可包含氮化矽。第一層172可包含例如旋塗式硬遮罩（SOH）。第二層174可包含氮氧化矽。
第一光阻層可塗佈於第二層174上。可對第一光阻層執行光刻製程以形成第一光阻圖案176a。
第一光阻圖案176a可充當用於在胞元區I中形成著陸墊圖案以及在核心/周邊區II中形成接觸插塞的蝕刻遮罩。
用於形成第一光阻圖案176a的製程可與參考圖18及圖19所示出的製程相同。亦即，用於形成第一光阻圖案176a的製程可包含EUV光刻製程。
在一些實例實施例中，著陸墊圖案可藉由壓印製程形成，胞元區I中的第一光阻圖案176a的第四開口179a的位置可與圖18及圖19的所述位置不同。第一光阻圖案176a可覆蓋胞元區I中的著陸墊圖案的一部分。因此，第一光阻圖案176a的第四開口179a可暴露未形成有著陸墊圖案的部分。第一光阻圖案176a可包含第五開口178b，所述第五開口178b暴露核心/周邊區中的接觸插塞的一部分。
參考圖39及圖40，可使用第一光阻圖案176a作為蝕刻遮罩來依序蝕刻第二層174及第一層172以形成第二圖案及第一圖案。
此後，可使用第一圖案及第二圖案作為蝕刻遮罩來蝕刻胞元區I中的第二金屬層、位元線結構以及絕緣圖案以形成著陸墊圖案214。著陸墊圖案214可形成於下接觸插塞上。此外，凹陷部分216可形成於著陸墊圖案214之間。著陸墊圖案214可具有包含堆疊的第二障壁圖案210a及第二金屬圖案212a的結構。亦即，第二障壁圖案210a可形成於凹陷部分之間的第二金屬圖案212a的下表面上。
另外，可使用第一圖案及第二圖案作為蝕刻遮罩來蝕刻核心/周邊區II中的第二頂蓋層圖案及位元線結構的上部以形成初始第七開口。可蝕刻核心/周邊區II中的第二頂蓋層圖案及下絕緣間層132的上部以形成初始第七開口。
此後，可執行與參考圖22及圖23所示出的製程實質上相同或類似的製程，使得可進一步蝕刻初始第七開口下方的層以形成第七開口182a。暴露位元線結構140的第一導電圖案124a的第七開口182a可形成於核心/周邊區II中。另外，暴露基底100鄰近於第二閘極結構142的側面處的第七開口182a可形成於核心/周邊區II中。
參考圖41，可形成上絕緣圖案218以填充胞元區中的凹陷部分216。
此後，可執行與參考圖24至圖31以及圖1及圖2所示出的製程實質上相同或類似的製程。
在一些實例實施例中，胞元區I中的著陸墊圖案214可藉由壓印製程形成，且接著核心/周邊區II中的接觸插塞及導線可藉由雙鑲嵌製程形成。
因此，第三障壁層及第三金屬層可藉由執行參考圖28及圖29所示出的製程而形成於胞元區I中的著陸墊圖案214及上絕緣圖案218上。在參考圖30及圖31所示出的平坦化製程中，可完全移除胞元區I中的第三障壁層及第三金屬層。在一些實例實施例中，可進一步移除胞元區中的第三障壁層及第三金屬層。
如上文所描述，可製造包含如圖34中所繪示的著陸墊圖案216的半導體裝置。
圖42及圖43為示出根據一些實例實施例的半導體裝置的態樣的截面視圖。
圖42為核心/周邊區II中的電晶體的一部分的放大截面視圖。圖43為胞元區I及核心/周邊區II中的位元線結構的一部分的放大截面視圖。
除核心/周邊區II中的接觸插塞及導線以外，所述半導體裝置可與參考圖1至圖5所示出的半導體裝置實質上相同或類似。舉例而言，胞元區I中的結構可與參考圖1至圖5所示出的半導體裝置中的胞元區I中的結構實質上相同或類似。因此，給予相同元件相同圖式元件符號，且省略其重複描述。
參考圖42及圖43，核心/周邊區II中的接觸插塞198b可包含第一接觸插塞（參考圖42）及第二接觸插塞（參考圖43）。
第一接觸插塞可穿過第三頂蓋絕緣圖案170a、第二頂蓋圖案134a以及下絕緣間層，且第一接觸插塞可接觸基底100的表面。第二接觸插塞可穿過第三頂蓋絕緣圖案170a及位元線結構140的上部而接觸位元線結構140的第一導電圖案124a。
接觸插塞198b的上表面可與第三頂蓋絕緣圖案170a的上表面共面。
導線234可形成於接觸插塞198b上。導線234的上表面可高於第三頂蓋絕緣圖案170a的上表面。導線234可具有包含在垂直方向上堆疊的第四障壁圖案230a及第四金屬圖案232a的結構中。
圖44至圖47為示出根據一些實例實施例的製造半導體裝置的方法的態樣的截面視圖。
圖44及圖46為沿著圖3的線A-A'及線B-B'截取的截面視圖，且圖45及圖47為沿著圖3的線C-C'及線D-D'截取的截面視圖。
參考圖44及圖45，首先，可執行與參考圖6至圖23所示出的製程實質上相同或類似的製程。
此後，第三障壁層可形成於第三頂蓋絕緣圖案170a、第六開口180以及第七開口182a的表面上，且第三障壁層可貼合其上形成有所述第三障壁層的表面。第三金屬層可形成於第三障壁層上以完全填充第六開口180及第七開口182a。
可使第三金屬層及第三障壁層平坦化，直至可暴露第三頂蓋絕緣圖案170a的上表面以形成著陸墊圖案及接觸插塞為止。平坦化製程可包含化學機械研磨製程。
著陸墊圖案198a可形成於胞元區中的第六開口180中。接觸插塞198b可形成於核心/周邊區中的第七開口182a中。著陸墊圖案198a及接觸插塞198b中的每一者可包含第三障壁圖案196a及第三金屬圖案196b。
參考圖46及圖47，第四障壁層及第四金屬層可依序形成於第三頂蓋絕緣圖案170a、著陸墊圖案以及接觸插塞上。
第三層及第四層可依序形成於第四金屬層上。第三層可包含例如旋塗式硬遮罩。第四層可包含氮氧化矽。
第二光阻層可塗佈於第四層上。可對第二光阻層執行光刻製程以形成第二光阻圖案。第二光阻圖案可充當用於藉由壓印製程在核心/周邊區中形成導線的蝕刻遮罩。因此，第二光阻圖案可選擇性地覆蓋導線的一部分。用於形成第二光阻圖案的光刻製程可包含EUV曝光製程。
此後，可使用第二光阻圖案作為蝕刻遮罩來蝕刻第四金屬層及第四障壁層以形成導線。導線234可形成於核心/周邊區II中的第三頂蓋絕緣圖案170a及接觸插塞198b上。導線234可包含第四障壁圖案230a及第四金屬圖案232a。第四障壁圖案230a可形成於第四金屬圖案232a的底部上。
如上文所描述，在製造半導體裝置時，胞元區I中的著陸墊圖案及核心/周邊區II中的接觸插塞可藉由單個EUV曝光製程形成。因此，半導體裝置可藉由操作數目減少的製程來製造。
前述內容示出實例實施例，且不應視為限制所述實例實施例。儘管已描述一些實例實施例，但所屬領域中具有通常知識者將易於瞭解，在實質上不脫離本發明概念的新穎教示及優點的情況下，可在實例實施例中進行許多修改。因此，全部此類修改意欲包含於如申請專利範圍中所定義的本發明概念的範疇內。
100:基底 102:隔離溝渠 104:主動圖案 106:元件隔離圖案 108:第一凹槽 110:第一閘極絕緣層 112:閘電極 114:頂蓋遮罩圖案 116:第一閘極結構 120:第一絕緣層 121:第二閘極絕緣層 122:第二絕緣層 124:第一導電層 124a:第一導電圖案 126:第二導電層 128:第一金屬層 128a:第一金屬圖案 130:第一頂蓋層 130a:第一頂蓋層圖案 132:下絕緣間層 134a:第二頂蓋層圖案 136:間隔件 140:位元線結構 142:第二閘極結構 150:第一開口 152:間隔件結構 154:絕緣圖案 156:第三開口 158:下接觸插塞 160:上間隔件 161a、210a:第二障壁圖案 161b、212a:第二金屬圖案 162、162a:上接觸插塞 170:第三頂蓋絕緣層 170a:第三頂蓋絕緣圖案 172:第一層 174:第二層 176、176a:第一光阻圖案 178a、179a:第四開口 178b:第五開口 180:第六開口 182:初始第七開口 182a:第七開口 186:第三層 188:第四層 190:第二光阻圖案 192:第八開口 194:第九開口 195a:第三障壁層 195b:第三金屬層 196a:第三障壁圖案 196b:第三金屬圖案 198a、214:著陸墊圖案 198b:接觸插塞 198c、234:導線 200:電容器 210:第二障壁層 212:第二金屬層 216:凹陷部分 218:上絕緣圖案 230a:第四障壁圖案 232a:第四金屬圖案 A-A'、B-B'、C-C'、D-D':線 I:胞元區 II:核心/周邊區
將根據結合隨附圖式進行的以下詳細描述更清楚地理解本發明概念的實例實施例。圖1至圖47表示如本文中所描述的非限制性實例實施例。 圖1至圖5為示出根據一些實例實施例的半導體裝置的態樣的截面視圖及平面視圖。 圖6至圖31為示出根據一些實例實施例的製造半導體裝置的方法的態樣的截面視圖。 圖32為示出根據一些實例實施例的半導體裝置的態樣的截面視圖。 圖33為示出根據一些實例實施例的製造半導體裝置的方法的態樣的截面視圖。 圖34為示出根據一些實例實施例的半導體裝置的態樣的截面視圖。 圖35至圖41為示出根據一些實例實施例的製造半導體裝置的方法的態樣的截面視圖。 圖42及圖43為示出根據一些實例實施例的半導體裝置的態樣的截面視圖。 圖44至圖47為示出根據實例實施例的製造半導體裝置的方法的態樣的截面視圖。
100:基底
104:主動圖案
106:元件隔離圖案
110:第一閘極絕緣層
112:閘電極
114:頂蓋遮罩圖案
116:第一閘極結構
120:第一絕緣層
122:第二絕緣層
124a:第一導電圖案
128a:第一金屬圖案
130a:第一頂蓋層圖案
134a:第二頂蓋層圖案
140:位元線結構
150:第一開口
152:間隔件結構
154:絕緣圖案
158:下接觸插塞
160:上間隔件
161a:第二障壁圖案
161b:第二金屬圖案
162:上接觸插塞
170a:第三頂蓋絕緣圖案
196a:第三障壁圖案
196b:第三金屬圖案
198a:著陸墊圖案
200:電容器
A-A'、B-B':線

Claims (20)

  1. 一種半導體裝置，包括： 基底，包含胞元區及核心/周邊區； 多個位元線結構，在所述基底的所述胞元區中； 閘極結構，在所述基底的所述核心/周邊區中； 下接觸插塞及上接觸插塞，在所述多個位元線結構之間，所述下接觸插塞及所述上接觸插塞在垂直方向上堆疊； 著陸墊圖案，與所述上接觸插塞的上側壁接觸，所述著陸墊圖案在所述上接觸插塞的上部與所述多個位元線結構中的第一位元線結構的上部之間，且其中所述著陸墊圖案的上表面高於所述位元線結構中的每一者的上表面；以及 周邊接觸插塞，在所述基底的所述核心/周邊區中；以及 導線，電連接至所述周邊接觸插塞的上表面。
  2. 如請求項1所述的半導體裝置，更包括在所述多個位元線結構及所述上接觸插塞上的頂蓋絕緣圖案，且所述頂蓋絕緣圖案填充多個所述著陸墊圖案之間的空間。
  3. 如請求項2所述的半導體裝置，其中所述頂蓋絕緣圖案在所述核心/周邊區中的所述閘極結構上，且所述導線形成於所述頂蓋絕緣圖案中所包含的開口中的每一者中。
  4. 如請求項1所述的半導體裝置，其中所述著陸墊圖案的上表面與所述導線的上表面彼此共面。
  5. 如請求項1所述的半導體裝置，其中所述著陸墊圖案、所述周邊接觸插塞以及所述導線的底部定位於不同垂直水平高度（vertical level）處。
  6. 如請求項1所述的半導體裝置，其中所述著陸墊圖案、所述周邊接觸插塞以及所述導線包含相同的障壁圖案及相同的金屬圖案。
  7. 如請求項1所述的半導體裝置，其中所述下接觸插塞的導電材料與所述上接觸插塞的導電材料不同。
  8. 如請求項7所述的半導體裝置，其中所述下接觸插塞包含摻雜有雜質的多晶矽，且其中所述上接觸插塞包含金屬。
  9. 如請求項1所述的半導體裝置，其中所述上接觸插塞的最上表面與所述位元線結構的最上表面共面。
  10. 如請求項1所述的半導體裝置，其中所述上接觸插塞的最上表面低於所述位元線結構的最上表面。
  11. 如請求項1所述的半導體裝置，其中所述位元線結構包含依序堆疊的導電圖案、金屬圖案以及頂蓋圖案，且 其中所述著陸墊圖案與所述頂蓋圖案接觸。
  12. 如請求項1所述的半導體裝置，其中所述周邊接觸插塞包含第一接觸插塞及第二接觸插塞，且 其中所述第一接觸插塞與鄰近所述閘極結構的所述基底接觸，且所述第二接觸插塞電連接至所述位元線結構中所包含的所述導電圖案。
  13. 如請求項1所述的半導體裝置，更包括： 單元閘極結構，在所述基底的上表面下方；以及 電容器，電連接至所述著陸墊圖案。
  14. 如請求項1所述的半導體裝置，其中所述著陸墊圖案及所述導線中的每一者具有小於20奈米的尺寸及小於40奈米的間距。
  15. 如請求項1所述的半導體裝置，其中所述周邊接觸插塞的配置密度低於所述著陸墊圖案的配置密度且低於所述導線的配置密度。
  16. 一種半導體裝置，包括： 基底，包含胞元區及核心/周邊區； 第一閘極結構，在所述基底中，所述第一閘極結構在所述基底的上表面下方； 多個位元線結構，在所述基底的所述胞元區中； 第二閘極結構，在所述基底的所述核心/周邊區中； 下接觸插塞及上接觸插塞，在所述多個位元線結構之間，所述下接觸插塞及所述上接觸插塞在垂直方向上堆疊； 頂蓋絕緣圖案，在所述位元線結構、所述上接觸插塞以及所述第二閘極結構上； 著陸墊圖案，與所述上接觸插塞的上側壁接觸，其中所述著陸墊圖案在所述位元線結構中的一者的上部及所述上接觸插塞的上部的凹陷部分處，且其中所述著陸墊圖案的上表面高於所述位元線結構中的每一者的上表面； 導線，在所述核心/周邊區中的所述頂蓋絕緣圖案的第一開口中； 接觸插塞，在與所述第一開口連通的第二開口中，所述接觸插塞電連接至所述導線且在所述導線下方；以及 電容器，電連接至所述著陸墊圖案， 其中所述著陸墊圖案、所述接觸插塞以及所述導線包含相同的金屬。
  17. 如請求項16所述的半導體裝置，其中所述著陸墊圖案的所述上表面與所述導線的上表面彼此共面。
  18. 如請求項16所述的半導體裝置，其中所述著陸墊圖案、所述周邊接觸插塞以及導線的底部定位於不同垂直水平高度處。
  19. 一種半導體裝置，包括： 基底，包含胞元區及核心/周邊區； 導電結構，在所述基底的所述胞元區中； 閘極結構，在所述基底的所述核心/周邊區中； 單元接觸插塞，在所述導電結構之間； 著陸墊圖案，電連接至所述單元接觸插塞，且其中所述著陸墊圖案的上表面高於所述導電結構中的每一者的上表面； 絕緣層，覆蓋所述基底的所述核心/周邊區；以及 接觸插塞及導線，在所述絕緣層中所包含的開口中， 其中所述導線的上表面與所述絕緣層的上表面共面。
  20. 如請求項19所述的半導體裝置，其中所述絕緣層在多個所述著陸墊圖案之間，且所述著陸墊圖案中的每一者在經由所述絕緣層暴露所述單元接觸結構的側壁的凹陷部分中。
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