TWI753727B - 半導體裝置及其形成方法 - Google Patents

Abstract

一種半導體裝置及其形成方法，半導體裝置包括位於基底上方的第一導電線及第一導電線上方的記憶結構。記憶結構藉由導電通孔電性耦合至第一導電線。間隔件層位於記憶結構側邊且覆蓋記憶結構的側壁。第一介電層位於間隔件層上且位於記憶結構側邊。第二介電層位於記憶結構、間隔件層及第一介電層上。第二導電線穿過第二介電層、第一介電層及間隔件層，以與記憶結構電性耦合。第二導電線包括至少部分地嵌置於第二介電層中的主體部以及位於主體部下方且側向凸出於主體部側壁的延伸部。延伸部電性連接至記憶結構的上電極，且被間隔件層環繞包覆。

Description

半導體裝置及其形成方法

本發明實施例是有關於一種半導體裝置及其形成方法，特別是有關於一種記憶體裝置及其形成方法。

記憶體裝置廣泛應用於各種電子裝置中。在各種記憶體裝置中，電阻式隨機存取記憶體(resistive random access memory，RRAM)裝置因其操作速度快、低功耗等優點，而成為近年來廣為研究的一種非揮發性記憶體。一般來說，RRAM裝置具有一電晶體以及與該電晶體電性耦合的記憶結構。在記憶結構上方通常設置有導電通孔及導電線，該導電線藉由導電通孔電性耦合至記憶結構。

在傳統記憶體裝置的形成製程中，在形成記憶結構之後，通常使用蝕刻製程(例如，反應性離子蝕刻(RIE))將記憶堆疊結構上方的介電材料圖案化，以形成暴露出記憶堆疊結構的介層孔，並在該介層孔中形成導電通孔，接著在導電通孔上方形成介電層以及嵌置於介電層中的導電線。然而，在傳統製程中，在蝕刻形成 介層孔的過程中，記憶結構的上部(例如，上電極)可能會暴露於蝕刻電漿並因此受到該蝕刻製程的損傷，進而影響記憶體裝置的可靠度。

本發明實施例提供一種包括記憶體的半導體裝置及其形成方法，可提高記憶體裝置的耐久性及可靠度。

本發明實施例提供一種半導體裝置，其包括位於基底上方的第一導電線及第一導電線上方的記憶結構。記憶結構藉由導電通孔電性耦合至第一導電線。間隔件層位於記憶結構側邊且覆蓋記憶結構的側壁。第一介電層位於間隔件層上且位於記憶結構側邊。第二介電層位於記憶結構、間隔件層及第一介電層上。第二導電線穿過第二介電層、第一介電層及間隔件層，以與記憶結構電性耦合。第二導電線包括至少部分地嵌置於第二介電層中的主體部以及位於主體部下方且側向凸出於主體部側壁的延伸部。延伸部電性連接至記憶結構的上電極，且被間隔件層環繞包覆。

本發明實施例提供一種半導體裝置的形成方法，其包括：在基底上方形成第一導電線；在所述第一導電線上方形成記憶結構，所述記憶結構藉由導電通孔電性連接至所述第一導電線；在所述記憶結構上形成犧牲層；形成間隔件層，以覆蓋所述記憶結構的側壁及所述犧牲層的側壁及頂面；形成第一介電層，以覆蓋所述間隔件層；進行平坦化製程，以至少移除位於所述間隔件層的最頂面 上方的部分所述第一介電層；在所述間隔件層及所述第一介電層上形成第二介電層；進行圖案化製程，以形成至少穿過所述第二介電層的開口，所述開口暴露出所述犧牲層的所述頂面的一部分；移除所述犧牲層，以形成凹槽；在所述開口及所述凹槽中形成第二導電線，以電性耦合至所述記憶結構。

綜上所述，本發明實施例藉由在記憶結構上形成犧牲層，並接著進行蝕刻製程以在記憶結構上方形成導線溝渠。所述犧牲層可做為蝕刻停止層，且在蝕刻製程中保護下方的記憶結構免受蝕刻製程的損害，進而提高所形成的記憶體裝置的耐久性及可靠度。

100:基底

100a:第一區

100b:第二區

101、106、113、113a、113b、123、123a、123b、125:介電層

102、109、129:阻障層

112、112a、112b、112c:電極層

103、130:導電層

105:蝕刻停止層

107、126:罩幕層

107a、126a、126b:罩幕開口

108、127a、127b:開口

110:導電柱

115:犧牲層

120:堆疊結構

122、122a、122b:間隔件層

128:凹槽

500A、500B:半導體裝置

FP:上覆部

M1、M2、M2a、M2b:導電線

MS:記憶結構

P1、P1’:主體部

P2、P2’:延伸部

R1:區域

V2:導電通孔

W1、W1’、W2、W2’:寬度

結合附圖閱讀以下詳細說明，會最佳地理解本發明的各方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1A至圖1K示出根據本發明一些實施例的半導體裝置的形成方法的剖視圖。

圖2A至圖2C示出根據本發明一些實施例的圖1K中區域R1的放大圖。

圖3A至圖3D示出根據本發明另一些實施例的半導體裝置的形成方法的剖視圖。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之元件標號表示相同或相似之元件，以下段落將不再一一贅述。

圖1A至圖1K示出根據本發明一些實施例的半導體裝置的形成方法。圖2A至圖2C示出根據本發明一些實施例的圖1K中區域R1的放大圖。

參照圖1A，提供基底100。基底100例如是半導體基底。舉例而言，半導體基底可包括矽基底。矽基底可為未經摻雜的矽基底或摻雜的矽基底。摻雜的矽基底可以是經N型摻雜的矽基底或經P型摻雜的矽基底。

在一些實施例中，基底100包括第一區100a及第二區100b。第一區100a例如是用於形成記憶體裝置的記憶體區。第二區100b是周邊區，例如是邏輯電路區。在基底100之中和/或之上可形成有多個裝置(未示出)，例如是主動裝置、被動裝置或其組合。在一些實施例中，所述裝置包括電晶體，例如是金屬氧化物場效應電晶體(MOSFET)。電晶體可包括設置於基底100上的閘極、設置於閘極與基底100之間的閘介電層、以及設置於基底100中且位於閘極兩側的源極/汲極區。

在基底100上方形成有介電層101。介電層101可為單層 或多層結構。介電層101可包括氧化矽等合適的介電材料，且可藉由例如化學氣相沉積(CVD)等合適的沉積製程形成。介電層101形成在基底100上方且覆蓋基底100上的裝置(例如，電晶體)。

繼續參照圖1A，在介電層101中形成多條導電線M1。導電線M1各自包括阻障層102及導電層103。阻障層102的材料可包括鈦、鉭、氮化鈦、氮化鉭、其類似物或其組合。導電層103的材料包括金屬或金屬合金，例如是銅、鎢、鋁、其合金、其類似物或其組合。在一些實施例中，阻障層102位於介電層101與導電層103之間，且環繞包覆導電層103的側壁及底面。

在一些實施例中，導電線M1的形成方法包括以下製程：例如藉由微影蝕刻將介電層101圖案化，以在介電層101中形成多個導線溝渠；接著，利用沉積製程(例如，CVD、物理氣相沉積(PVD))或電鍍等合適的製程，在介電層101的頂面上及溝渠中形成阻障材料及導電材料；進行平坦化製程(例如，化學機械研磨(CMP))，以移除介電層101頂面上的多餘的阻障材料及導電材料，餘留在溝渠中的阻障材料及導電材料形成導電線M1。在一些實施例中，導電線M1的阻障層102及導電層103的頂面與介電層101的頂面實質上齊平。

在一些實施例中，在介電層101中更包括多個導電特徵(未示出)，例如導電接觸件、導電通孔和/或導電線。所述導電特徵位於導電線M1下方且將導電線M1電性連接至形成於基底100 上的裝置。舉例而言，在第一區100a中，導電線M1可藉由其下方的導電接觸件電連接到基底100上的電晶體。在一些實施例中，所述導電接觸件著陸(landing)於電晶體的汲極區。

繼續參照圖1A，在介電層101與導電線M1上形成蝕刻停止層105。蝕刻停止層105的材料與介電層101的材料不同。在一些實例中，蝕刻停止層105可包括氮化矽、氮氧化矽、碳氮化矽、或其組合。蝕刻停止層105的形成方法可包括CVD等合適的沉積製程。

參照圖1B，在蝕刻停止層105上形成介電層106。介電層106的材料可與介電層101的材料類似，例如是或包括氧化矽、矽烷、其類似物或其組合。介電層106的形成方法可包括CVD。在介電層106上形成圖案化的罩幕層107。圖案化的罩幕層107包括多個罩幕開口107a，以暴露出介電層106的部分頂面。圖案化的罩幕層107用於在介電層106及蝕刻停止層105中定義多個介層孔。在一些實施例中，圖案化的罩幕層107可為或可包括圖案化的光阻，且可藉由微影製程形成。

參照圖1C，使用圖案化的罩幕層107作為蝕刻罩幕進行蝕刻製程，以移除被罩幕開口107a暴露的介電層106及蝕刻停止層105的一些部分，並在介電層106及蝕刻停止層105中形成多個開口108。開口108穿過介電層106及蝕刻停止層105以暴露出導電線M1的部分頂面。在一些實施例中，開口108可為介層孔。

參照圖1C及圖1D，例如使用灰化(ashing)或剝除 (stripping)等製程將圖案化的罩幕層107移除。接著，在開口108中形成導電通孔V2，以與導電線M1電性連接。在一些實施例中，導電通孔V2包括阻障層109及導電柱110。阻障層109與導電柱110的材料可分別選自與阻障層102及導電層103相同的候選材料，且可分別與阻障層102及導電層103的材料相同或不同。在一些實施例中，導電柱110和導電層103使用不同的金屬材料。舉例而言，導電層103包括銅，而導電柱110包括鎢。然而，本發明並不以此為限。

在一些實施例中，導電通孔V2的形成方法包括在介電層106的頂面上及開口108形成(例如，沉積)阻障材料及導電材料。接著，使用平坦化製程(例如，CMP)移除介電層106頂面上多餘的阻障材料及導電材料，餘留在開口108中的阻障層109及導電柱110形成導電通孔V2。在一些實施例中，導電通孔V2的阻障層109的頂面及導電柱110的頂面實質上與介電層106的頂面齊平。

參照圖1E，在位於第一區100a的介電層106及導電通孔V2上形成多個堆疊結構120，堆疊結構120包括記憶結構MS以及形成在記憶結構MS上的犧牲層115。在一些實施例中，記憶結構MS例如是用於電阻式隨機存取記憶體(resistive random access memory，RRAM)的資料存儲結構。即，記憶結構MS可為電阻器結構。記憶結構MS藉由導電通孔V2與導電線M1電性耦合至基底100上的電晶體的源極/汲極區。各記憶結構MS與對應 的電晶體構成一個記憶單元(memory cell)。在一些實施例中，所述記憶單元為1-電晶體-1-電阻器(1-transistor-1-resistor，1T1R)配置，並形成RRAM單元。然而，本發明並不以此為限。

在一些實施例中，記憶結構MS是包括交替堆疊的多個電極層112及介電層113的堆疊結構。舉例而言，記憶結構MS自下而上可包括第一電極層112a、第一介電層113a、第二電極層112b、第二介電層113b以及第三電極層112c(電極層112a、112b、112c可統稱為電極層112，介電層113a、113b可統稱為介電層113)。介電層113分別夾置於相應的兩個電極層之間。在一些實施例中，位於最底部的電極層112a又可被稱為下電極或底部電極，位於最頂部的電極層112c又可被稱為上電極或頂部電極。

儘管圖1E以三個電極層112以及兩個介電層113為例說明記憶結構MS，但記憶結構MS中所包括的電極層及介電層的層數並不以此為限。記憶結構MS至少包括兩個電極層及夾置於兩個電極層之間的介電層。舉例而言，第二介電層113b及第三電極層112c可以是選擇性的形成，且在一些實施例中可省略。在此些實施例中，記憶結構MS自下而上可僅包括第一電極層112a、第一介電層113a及第二電極層112b。在又一些實施例中，記憶結構MS可包括更多交替堆疊的介電層及電極層堆疊於第三電極層112c上方。

電極層112的材料可包括金屬、金屬氮化物、其類似物或其組合。舉例而言，電極層112可包括鈦、氮化鈦、鉭、氮化 鉭、鉑、鎢、釕或其組合或其他合適的金屬材料。不同的電極層112的材料可彼此相同或不同。在一些實施例中，第一電極層112a與第三電極層112c包括鈦，而第二電極層112b包括氮化鈦。但本發明並不以此為限。

在一些實施例中，介電層113的材料包括可變電阻介電材料，且可被稱為可變電阻層。可變電阻介電材料例如包括金屬氧化物，例如是氧化鉿(HfO_x)、氧化鎢(WO_x)、其類似物或其組合。

犧牲層115形成在記憶結構MS的最頂層(例如，第三電極層112c)上，以覆蓋記憶結構MS頂部的電極層112c的頂面。在一些實施例中，犧牲層115又可被稱為保護層或蓋層。犧牲層115的材料可包括與電極層112以及後續形成的間隔件層及介電層的材料不同的合適的材料。在一些實施例中，犧牲層115包括半導體材料，例如多晶矽。但本發明並不以此為限。

繼續參照圖1E，在一些實施例中，記憶結構MS及犧牲層115的形成方法包括：分別藉由合適的沉積製程(例如，CVD、PVD)在介電層106及導電通孔V2上依次形成用於記憶結構MS的各個電極材料層及介電材料層、以及犧牲材料層；接著藉由微影蝕刻的方式將犧牲材料層、電極材料層及介電材料層圖案化，以形成位於第一區100a中的包括記憶結構MS及犧牲層115的堆疊結構120。在一些實施例中，記憶結構MS的各個電極層112及介電層113的側壁以及犧牲層115的側壁在垂直於基底100頂面的方向上實質上對齊。但本發明並不以此為限。

參照圖1F，在基底100上方形成間隔件層122及介電層123。間隔件層122覆蓋介電層106的頂面及多個堆疊結構120的頂面及側壁。在一些實施例中，間隔件層122共形地形成在介電層106及堆疊結構120上。間隔件層122包括介電材料，例如氧化矽、氮化矽、氮氧化矽、碳氮化矽、其類似物或其組合，且可藉由例如CVD、原子層沉積法(ALD)等合適的沉積製程形成。間隔件層122又可被稱為間隔件材料層。

介電層123形成於間隔件層122上，且覆蓋間隔件層122的表面。介電層123可例如包括氧化矽等介電材料，且可藉由CVD、高密度電漿(HDP)CVD等沉積製程形成。介電層123的材料可與間隔件層122的材料相似或不同。在一些實施例中，間隔件層122在後續製程中可用作停止層，例如CMP停止層或蝕刻停止層。

參照圖1F至圖1G，在一些實施例中，進行平坦化製程(例如，CMP)，以至少移除部分介電層123，並形成介電層123a。在一些實施例中，進行平坦化製程以移除介電層123的位於間隔件層122最頂面上方的部分，直到間隔件層122的最頂表面露出為止。亦即，間隔件層122做為CMP停止層。在一些實施例中，在進行平坦化製程之後，介電層123a位於間隔件層122上及其側邊，且介電層123a的頂面實質上齊平於間隔件層122的頂面。但本發明並不以此為限。

參照圖1H，例如藉由沉積製程(如，CVD)在介電層123a上方形成介電層125。介電層125可包括氧化矽。接著在介電層 125上形成圖案化的罩幕層126。圖案化的罩幕層126可包括圖案化的光阻，且具有多個罩幕開口126a及126b，以暴露出介電層125的部分頂面。在一些實施例中，罩幕開口126a位於第一區100a中，且罩幕開口126a的至少部分位於堆疊結構120的正上方。罩幕開口126b位於第二區100b中，且罩幕開口126b的至少部分位於導電通孔V2正上方。在一些實施例中，罩幕開口126a及126b是沿垂直于紙面方向延伸的溝渠，且用於定義導線溝渠。

參照圖1H及圖1I，使用圖案化的罩幕層126作為蝕刻罩幕進行蝕刻製程，例如反應性離子蝕刻(reactive ion etching，RIE)，以形成開口127a及127b。在一些實施例中，間隔件層122作為蝕刻停止層，且該蝕刻製程進行至被罩幕開口126a/126b暴露的間隔件層122被移除為止，並形成間隔件層122a。在第一區100a中，所述蝕刻製程移除被罩幕開口126a暴露出的介電層125的一部分以及間隔件層122的一部分，並形成開口127a。在第二區100b中，所述蝕刻製程移除被罩幕開口126b暴露出的介電層125的一部分、介電層123a的一部分以及間隔件層122的一部分，並形成開口127b。在一些實施例中，開口127a及127b是導線溝渠，且至少部分地沿垂直於紙面的方向延伸。開口127a位於第一區100a中，穿過介電層125及間隔件層122a，以暴露出堆疊結構120的犧牲層115的部分頂面。開口127b位於第二區100b中，穿過介電層125、介電層123a以及間隔件層122a，以暴露出導電通孔V2的頂面和介電層106的部分頂面。

在一些實施例中，罩幕開口126a的寬度小於堆疊結構120的寬度，使得所形成的開口127a的寬度W1小於堆疊結構120的寬度W2。在蝕刻製程之後，犧牲層115的頂面的一部分被開口127a暴露出，而犧牲層115的頂面的另一部分(例如，邊緣部分)被間隔件層122a及其上方的介電層125覆蓋。在一些實施例中，罩幕開口126b的寬度及其所定義的開口127b的寬度可大於相應導電通孔V2的寬度。

在上述蝕刻製程中，由於犧牲層115設置在記憶結構MS上，可避免記憶結構MS暴露於蝕刻電漿，且因此犧牲層115可保護其下方的記憶結構MS免受蝕刻製程的損傷。在蝕刻製程之後，例如使用灰化或剝除等製程移除圖案化的罩幕層126。在一些實施例中，可進一步進行清潔製程，以移除在蝕刻製程和/移除圖案化的罩幕層126的過程中可能產生的副產物和/或殘留物。

參照圖1I及圖1J，移除犧牲層115，以在先前被犧牲層115佔據的位置處形成凹槽128，以暴露出記憶結構MS。在一些實施例中，藉由蝕刻製程，例如濕式蝕刻製程來移除犧牲層115,。所述蝕刻製程具有犧牲層115對記憶結構MS(例如，電極層112)的高蝕刻選擇比，且可具有犧牲層115對其他相鄰層(例如，介電層125、間隔件層122a)的高蝕刻選擇比。舉例而言，濕式蝕刻製程所使用的蝕刻劑可包括Rezi-38，但本發明並不以此為限。在一些實施例中，犧牲層115的整層(包括被間隔件層覆蓋的部分)被完全移除，而與其相鄰的其他層實質上未被移除。由於該濕式蝕刻 製程不會使用蝕刻電漿，且具有犧牲層115對記憶結構MS的高蝕刻選擇比，因此該蝕刻製程不會對記憶結構MS造成損傷。在一些實施例中，間隔件層122a在移除犧牲層115的過程中可能會被輕微損傷而移除一小部分。在另一些實施例中，間隔件層122a實質上未被移除。在一些實施例中，在移除犧牲層115之後，可進一步進行清潔製程，以移除蝕刻製程所可能產生的副產物和/或殘留物。所述清潔製程可例如使用Sc1清洗液。

參照圖1J，在一些實施例中，在移除犧牲層115之後，間隔件層122a的一些部分懸於記憶結構MS上方，凹槽128形成在開口127a下方以及記憶結構MS與間隔件層122a之間。凹槽128或凹槽128的一部分又可被稱為記憶結構MS與其上方的間隔件層122a之間的間隙。凹槽128與開口127a空間連通，且由記憶結構MS的頂表面以及間隔件層122a的部分側壁及底表面定義。在一些實施例中，凹槽128的寬度實質上等於記憶結構MS的寬度，且大於開口127a的寬度。在另一些間隔件層122a可能被蝕刻製程移除一部分的實施例中，凹槽128的寬度可稍大於記憶結構MS的寬度。

參照圖1K，在開口127a、127b及凹槽128中形成導電線M2。導電線M2包括位於開口127a及凹槽128中的導電線M2a以及位於開口127b中的導電線M2b。導電線M2a與記憶結構MS的頂部電極112c電性連接並物理接觸。導電線M2b與導電通孔V2電性連接並物理接觸。在一些實施例中，導電線M2各自包括 阻障層129及導電層130。導電線M2的材料與形成方法與導電線M1類似。舉例來說，導電線M2的形成可包括以下製程：在形成凹槽128之後，在基底100上方形成阻障材料及導電材料，以覆蓋介電層125的表面並填入開口127a、127b以及凹槽128。接著進行平坦化製程(例如，CMP)，以移除位於介電層125頂面上方多餘的阻障材料及導電材料，餘留在開口127a及凹槽128中的阻障層129及導電層130構成導電線M2a，而餘留在開口127b中的阻障層129及導電層130構成導電線M2b。在一些實施例中，導電線M2的阻障層129的頂面及導電層130的頂面實質上齊平於介電層125的頂面。

繼續參照圖1K，至此，半導體裝置500A即已形成。在一些實施例中，半導體裝置500A包括基底100、嵌置於介電層101中的導電線M1、導電通孔V2、記憶結構MS以及導電線M2a與M2b。導電通孔V2嵌置於且穿過介電層101及蝕刻停止層105，並電性連接至導電線M1。記憶結構MS及導電線M2a位於第一區100a中，且藉由導電通孔V2電性耦合至導電線M1。導電線M2b位於第二區100b中，穿過介電層125、123a以及間隔件層122a以電性連接至導電通孔V2。

記憶結構MS位於介電層106及導電通孔V2上，且被間隔件層122a環繞包覆。在一些實施例中，間隔件層122a的一部分FP上覆於記憶結構MS的最頂面(例如是電極層112c的頂面)上方，且與記憶結構MS的最頂面間隔開一非零距離。間隔件層 122a的所述一部分FP又可稱為上覆部FP。換言之，在間隔件層122a的上覆部FP與記憶結構MS的最頂面之間存在間隙。在一些實施例中，間隔件層122a的上覆部FP的剖面形狀呈正方形、長方形、或類似形狀，如放大圖2A所示，但本發明並不以此為限。在另一些實施例中，間隔件層122a的上覆部FP在移除犧牲層115的過程中可能被移除一部分，且因此上覆部FP的剖面形狀可為梯形、三角形、其類似形狀或其他合適的形狀，且上覆部FP的接觸導電線M2a的表面可為傾斜的或弧形，如放大圖2B所示。

在一些實施例中，導電線M2a穿過介電層125、介電層123a及間隔件層122a，並填入間隔件層122a與記憶結構MS之間的間隙，以與記憶結構MS的電極層112c物理接觸並電性連接。換言之，導電線M2a具有主體部P1以及位於主體部P1下方的延伸部P2。在一些實施例中，主體部P1嵌置於介電層125、介電層123a及間隔件層122a的上覆部FP中。延伸部P2位於主體部P1與記憶結構MS之間，側向凸出於主體部P1的側壁且延伸至間隔件層122a的上覆部FP與記憶結構MS之間。也就是說，間隔件層122a的上覆部FP與記憶結構MS的最頂面被位於兩者之間的導電線M2a的延伸部P2間隔開。在此實施例中，延伸部P2的頂面被間隔件層122a的上覆部FP覆蓋，且低於間隔件層122a的頂面及介電層123a的頂面。

在一些實施例中，主體部P1例如呈線型(line-shaped)，且至少部分地沿垂直於紙面的方向延伸，並與介電層125、介電層 123a以及間隔件層122a的上覆部FP的側壁物理接觸。延伸部P2位於記憶結構MS上，且與電極層112c物理接觸並電性連接。在一些實施例中，包括記憶結構MS及延伸部P2的堆疊呈柱狀(pillar)結構，且被間隔件層122a環繞包覆。延伸部P2的側壁及頂表面的一部分(例如，邊緣部分)與間隔件層122a物理接觸。在一些實施例中，從上視圖(未示出)來看，記憶結構MS及延伸部P2可例如呈圓形、橢圓形、類似形狀或其他合適的形狀，且間隔件層122a的豎直延伸的部分可例如呈環形，環繞包覆並接觸記憶結構MS及延伸部P2的側壁。環形可包括圓環形、橢圓環形或其他類型的環形。

主體部P1的寬度W1’小於延伸部P2的寬度W2’。在本文中，主體部P1及延伸部P2的寬度是指其在垂直于主體部P1的延伸方向的方向(例如，平行于紙面且平行于基底100頂面的方向)上的寬度。在一些實施例中，導電線M2a的延伸部P2的寬度W2’實質上等於記憶結構MS的寬度，且延伸部P2的側壁與記憶結構MS的側壁在垂直於基底100的頂面的方向上可實質上對齊，但本發明並不以此為限。在一些在移除犧牲層115的過程中部分間隔件層122a也被移除的實施例中，凹槽128的寬度可能會大於記憶結構MS的寬度，使得形成於其中的導電線M2a的延伸部P2的寬度也大於記憶結構MS的寬度，如放大圖2C所示。換言之，延伸部P2可側向凸出於記憶結構MS的側壁，且延伸部P2的凸出於記憶結構MS的部分可嵌置於間隔件層122a中。

圖3A至圖3D是根據本發明另一些實施例的半導體裝置的形成方法的剖視圖。此實施例與前述實施例類似，差別在於：在本實施例中，圖1F至圖1G的平坦化製程停止於犧牲層115。

參照圖1F與圖3A，在一些實施例中，在形成介電層123之後，進行平坦化製程(例如，CMP)，以移除位於堆疊結構120的頂面上方的介電層123的一部分及間隔件層122的一部分，並形成位於堆疊結構120側邊的間隔件層122b及介電層123b。在平坦化製程之後，犧牲層115的頂面暴露出來，且介電層123b的頂面與間隔件層122b的頂面實質上齊平於犧牲層115的頂面。

參照圖3B，在堆疊結構120、介電層123b及間隔件層122b上形成介電層125。接著例如藉由微影蝕刻在第一區100a的介電層125中形成開口127a，以暴露出犧牲層115的部分頂面；以及在第二區100b的介電層125、123b以及間隔件層122b中形成開口127b，以暴露出導電通孔V2的頂面以及介電層106的部分頂面。開口127a及127b例如是溝渠。在一些實施例中，開口127a及127b可同時形成或分開形成。

參照圖3B及圖3C，例如使用濕式蝕刻移除犧牲層115，以在開口127a下方形成凹槽128。凹槽128與開口127a空間連通，位於記憶結構MS與介電層125之間，且由記憶結構MS的頂面、間隔件層122b的側壁以及介電層125的底面界定。在移除犧牲層115之後，可進行清潔製程以移除可能由蝕刻製程產生的副產物和/或殘留物。

參照圖3D，在開口127a及凹槽128中形成導電線M2a，並在開口127b中形成導電線M2b。至此，半導體裝置500B即已完成。在半導體裝置500B中，間隔件層122b不具有前述實施例的上覆部。導電線M2a填入凹槽128中，且與介電層125的底面接觸。

導電線M2a具有主體部P1’及位於主體部P1’下方且側向凸出於主體部P1’側壁的延伸部P2’。在本實施例中，主體部P1’嵌置於介電層125中。延伸部P2’位於記憶結構MS與主體部P1’之間，且位於記憶結構MS與介電層125之間。延伸部P2’凸出於主體部P1’的部分與間隔件層122b的側壁以及介電層125的底面接觸。在一些實施例中，延伸部P2’的頂面實質上齊平於間隔件層122b的頂面以及介電層123b的頂面。半導體裝置500B的其它特徵類似於圖1L的半導體裝置500A，於此不再贅述。

在上述實施例中，以記憶結構MS為RRAM裝置的記憶結構為例來闡述本發明的概念，但本發明並不以此為限。本發明亦可應用至其他類型的記憶體裝置，例如動態隨機存取記憶體(DRAM)等。舉例來說，在一些實施例中，可將記憶結構MS的可變電阻層的材料替換為介電材料(如，高介電常數介電材料)，使得所述記憶結構形成電容器，並與基底上的電晶體電性耦合，以形成DRAM裝置的記憶單元。

在本發明的實施例中，在記憶結構上形成犧牲層後，進行蝕刻製程(例如，RIE)以在記憶結構上方形成導線溝渠，蝕刻製 程停止於犧牲層。如此一來，省略了傳統方法中用於形成暴露出記憶結構的導電通孔的RIE製程，且在本發明的用於形成導線溝渠的蝕刻製程中，犧牲層可避免下方的記憶結構暴露於蝕刻電漿，且因此保護記憶結構不受蝕刻電漿的損害。進而可提高所形成的記憶裝置的效能，例如耐久性可靠度(endurance reliability)，且可提高產品良率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:基底

100a:第一區

100b:第二區

101、106、113a、113b、123a、125:介電層

102、109、129:阻障層

112a、112b、112c:電極層

103、130:導電層

105:蝕刻停止層

127a、127b:開口

110:導電柱

122a:間隔件層

128:凹槽

500A:半導體裝置

FP:上覆部

M1、M2、M2a、M2b:導電線

MS:記憶結構

P1:主體部

P2:延伸部

R1:區域

V2:導電通孔

W1’、W2’:寬度

Claims (10)

1. 一種半導體裝置，包括：第一導電線，設置於基底上方；記憶結構，位於所述第一導電線上方，且藉由導電通孔電性耦合至所述第一導電線；間隔件層，位於所述記憶結構側邊且覆蓋所述記憶結構的側壁；第一介電層，位於所述間隔件層上且位於所述記憶結構側邊；第二介電層，位於所述記憶結構、所述間隔件層以及所述第一介電層上方；以及第二導電線，穿過所述第二介電層、所述第一介電層以及所述間隔件層，以與所述記憶結構電性耦合，所述第二導電線包括：主體部，至少部分地嵌置於所述第二介電層中；以及延伸部，位於所述主體部下方且電性連接至所述記憶結構的上電極，其中所述延伸部側向凸出於所述主體部的側壁，且被所述間隔件層環繞包覆。
2. 如請求項1所述的半導體裝置，其中所述延伸部的寬度大於所述主體部的寬度。
3. 如請求項1所述的半導體裝置，其中所述間隔件層更包括上覆於所述記憶結構之上的上覆部，且所述上覆部與所述記憶結構的所述上電極被位於其間的所述延伸部的一部分間隔開。
4. 如請求項1所述的半導體裝置，其中所述延伸部的凸出於所述主體部的一部分位於所述記憶結構與所述第二介電層之間，且與所述第二介電層的底面接觸。
5. 如請求項1所述的半導體裝置，其中所述間隔件層的最頂面與所述第一介電層的頂面齊平，且與所述第二介電層的底面接觸。
6. 如請求項5所述的半導體裝置，其中所述第二導電線的所述延伸部的頂面齊平於或低於所述間隔件層的所述最頂面及所述第一介電層的所述頂面。
7. 如請求項1所述的半導體裝置，其中所述記憶結構包括電阻式隨機存取記憶結構，且至少包括下電極、上電極及設置於所述上電極與所述下電極之間的可變電阻層。
8. 一種半導體裝置的形成方法，包括：在基底上方形成第一導電線；在所述第一導電線上方形成記憶結構，所述記憶結構藉由導電通孔電性連接至所述第一導電線；在所述記憶結構上形成犧牲層；形成間隔件層，以覆蓋所述記憶結構的側壁及所述犧牲層的側壁及頂面； 形成第一介電層，以覆蓋所述間隔件層；進行平坦化製程，以至少移除位於所述間隔件層的最頂面上方的部分所述第一介電層；在所述間隔件層及所述第一介電層上形成第二介電層；進行圖案化製程，以形成至少穿過所述第二介電層的開口，所述開口暴露出所述犧牲層的所述頂面的一部分；移除所述犧牲層，以形成凹槽；在所述開口及所述凹槽中形成第二導電線，以電性耦合至所述記憶結構，其中所述開口的寬度被形成為小於所述犧牲層的寬度，使得所述開口的寬度小於移除所述犧牲層所形成的所述凹槽的寬度，所述第二導電層具有位於所述開口中的主體部以及位於所述凹槽中的延伸部，且所述延伸部側向凸出於所述主體部的側壁。
9. 如請求項8所述的半導體裝置的形成方法，其中所述圖案化製程移除所述第二介電層的一部分以及所述間隔件層的一部分，且所述開口形成於所述第二介電層及所述間隔件層中。
10. 如請求項8所述的半導體裝置的形成方法，其中所述平坦化製程更包括移除位於所述犧牲層的所述頂面上的所述間隔件層的一部分，以暴露出所述犧牲層的所述頂面。

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