CN117917769A - 半导体封装结构 - Google Patents
半导体封装结构 Download PDFInfo
- Publication number
- CN117917769A CN117917769A CN202211293607.4A CN202211293607A CN117917769A CN 117917769 A CN117917769 A CN 117917769A CN 202211293607 A CN202211293607 A CN 202211293607A CN 117917769 A CN117917769 A CN 117917769A
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- metal
- wafer
- inter
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 7
- 239000010410 layer Substances 0.000 claims abstract description 183
- 229910052751 metal Inorganic materials 0.000 claims abstract description 102
- 239000002184 metal Substances 0.000 claims abstract description 102
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 239000011229 interlayer Substances 0.000 claims abstract description 34
- 239000003990 capacitor Substances 0.000 claims abstract description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- 239000012212 insulator Substances 0.000 claims description 4
- 235000012431 wafers Nutrition 0.000 description 73
- 238000000034 method Methods 0.000 description 20
- 239000000463 material Substances 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- -1 hfO 2) Chemical compound 0.000 description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 229910000951 Aluminide Inorganic materials 0.000 description 4
- 229910052735 hafnium Inorganic materials 0.000 description 4
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- OQPDWFJSZHWILH-UHFFFAOYSA-N [Al].[Al].[Al].[Ti] Chemical compound [Al].[Al].[Al].[Ti] OQPDWFJSZHWILH-UHFFFAOYSA-N 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- 229910021324 titanium aluminide Inorganic materials 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 2
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- JPNWDVUTVSTKMV-UHFFFAOYSA-N cobalt tungsten Chemical compound [Co].[W] JPNWDVUTVSTKMV-UHFFFAOYSA-N 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- NFFIWVVINABMKP-UHFFFAOYSA-N methylidynetantalum Chemical compound [Ta]#C NFFIWVVINABMKP-UHFFFAOYSA-N 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910003468 tantalcarbide Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910010252 TiO3 Inorganic materials 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- QEQWDEBBDASYQQ-UHFFFAOYSA-N [O--].[O--].[O--].[O--].[O--].[Sr++].[Ta+5].[Bi+3] Chemical compound [O--].[O--].[O--].[O--].[O--].[Sr++].[Ta+5].[Bi+3] QEQWDEBBDASYQQ-UHFFFAOYSA-N 0.000 description 1
- CEPICIBPGDWCRU-UHFFFAOYSA-N [Si].[Hf] Chemical compound [Si].[Hf] CEPICIBPGDWCRU-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- VNSWULZVUKFJHK-UHFFFAOYSA-N [Sr].[Bi] Chemical compound [Sr].[Bi] VNSWULZVUKFJHK-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开一种半导体封装结构，其主要包含第一晶片具有一深沟槽电容以及第二晶片接合该第一晶片，其中第二晶片又包含第一主动元件设于第一硅覆绝缘基底上以及第一金属内连线连接第一主动元件以及深沟槽电容。其中第一晶片又包含该深沟槽电容设于一基底内、第一层间介电层设于深沟槽电容上、第一金属间介电层设于该第一层间介电层上以及第二金属内连线设于第一层间介电层以及第一金属间介电层内。
Description
技术领域
本发明涉及一种半导体元件，尤其是涉及一种半导体封装结构。
背景技术
由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的积集密度的持续提高，半导体行业已经历快速成长。在很大程度上，积集密度的此种提高来自于最小特征尺寸(minimum feature size)的持续减小，此使得更多较小的元件能够集成到给定区域中。这些较小的电子元件也需要与先前的封装相比利用较小区域的较小的封装。半导体元件的某些较小类型的封装包括四面扁平封装(quad flat package,QFP)、接脚栅格阵列(pingrid array,PGA)封装、球状栅格阵列(ball grid array,BGA)封装、倒装(flip chip,FC)、三维集成芯片(three-dimensional integrated chip,3DIC)、晶片级封装(wafer levelpackage,WLP)及叠层封装(package on package,PoP)装置等等。
三维集成芯片因堆叠芯片之间的互连线的长度减小而提供提高的积集密度及其他优点，例如更快的速度及更高的频宽。然而，对于三维集成芯片技术来说仍存在很多待处理的挑战。
发明内容
本发明一实施例揭露一种半导体元件，其主要包含第一晶片具有一深沟槽电容以及第二晶片接合该第一晶片，其中第二晶片又包含第一主动(有源)元件设于第一硅覆绝缘基底上以及第一金属内连线连接第一主动元件以及深沟槽电容。其中第一晶片又包含该深沟槽电容设于一基底内、第一层间介电层设于深沟槽电容上、第一金属间介电层设于该第一层间介电层上以及第二金属内连线设于第一层间介电层以及第一金属间介电层内。
本发明另一实施例揭露一种半导体元件，其主要包含第一晶片设于一封装基板上且该第一晶片包含一深沟槽电容、第二晶片设于该封装基板上并设于该第一晶片旁以及第三晶片设于该第二晶片上。
附图说明
图1至图3为本发明一实施例制作半导体封装结构的方法示意图；
图4至图6为本发明一实施例制作半导体封装结构的方法示意图；
图7至图9为本发明一实施例制作半导体封装结构的方法示意图。
主要元件符号说明
12:晶片
14:晶片
16:基底
18:介电层
20:深沟槽电容
22:衬垫层
24:下电极
26:电容介电层
28:上电极
30:层间介电层
32:金属间介电层
34:金属内连线
36:基底
38:第一半导体层
40:绝缘层
42:第二半导体层
44:主动(有源)元件
46:栅极结构
48:源极/漏极区域
50:层间介电层
52:接触插塞
54:金属间介电层
56:金属内连线
58:介电层
60:金属内连线
136:基底
138:第一半导体层
140:绝缘层
142:第二半导体层
144:主动元件
146:栅极结构
148:源极/漏极区域
150:层间介电层
152:接触插塞
154:金属间介电层
156:金属内连线
158:介电层
160:金属内连线
162:介电层
164:重布线层
166:接触垫
168:封装基板
170:接触垫
172:突块
具体实施方式
尽管本文讨论了具体的配置及布置，但应该理解，这仅仅是为了说明的目的而完成的。相关领域的技术人员将认识到，在不脱离本案公开内容的精神及范围的情况下，可以使用其他配置及布置。对于相关领域的技术人员显而易见的是，本案公开内容还可以用于各种其他应用中。
需注意到，在说明书中对“一个实施例”、“实施例”、“例示实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括特定的特征、结构或特性。而且，这样的用语不一定指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性在相关领域的技术人员的知识范围内。
通常，术语可以至少部分地根据上、下文中的用法来理解。例如，如本文所使用的术语“一个或多个”(至少部分取决于上、下文)可用于以单数意义描述任何特征、结构或特性，或可用于描述特征、结构或特征的复数组合。类似地，术语诸如“一”、“一个”或“该”再次可以被理解为表达单数用法或传达复数用法，至少部分取决于上、下文。此外，术语“基于”可以被理解为不一定旨在传达排他性的一组因素，并且可以相反地允许存在未必明确描述的附加因素，并且至少部分取决于上、下文。
应该容易理解的是，本案公开内容中的“在...上面”、“在...之上”及“在...上方”的含义应该以最宽泛的方式来解释，使得“在...上面”不仅意味着“直接”在某物上，而且还包括在某物上且具有中间特征或其间的层的意义，并且“在...之上”或“在...上方”不仅意味着在某物之上或在某物上方的含义，而且还可以包括没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，如附图中所表示者，可以使用诸如“在...下面”、“在...之下”、“较低”、“在...之上”、“较高”等空间相对术语来描述一个元件或特征与另一个元件的关系(一个或多个)或特征(一个或多个)。除了附图中描绘的方向之外，空间相对术语旨在涵盖使用或操作中的元件的不同方位。该装置可以以其他方式定向(旋转90度或在其他方位)并且同样可以相应地解释这里使用的空间相对描述。
如本文所用，术语“基底”是指后续在其上添加材料层的材料。基底本身可以被图案化。添加在基底顶部的材料可以被图案化或可以保持未图案化。此外，基底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，基底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶片。
如本文所使用的，术语“层”是指包括具有厚度的一区域的材料部分。一层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的程度。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面及底表面之间或在顶表面及底表面之间的任何一对水平平面之间。层可以水平地、垂直地及/或沿着渐缩表面延伸。基底可以是一层，其中可以包括一层或多层，及/或可以在其上面及/或下面具有一层或多层。一层可以包含多层。例如，互连层可以包括一个或多个导体及接触层(其中形成有接触、互连线及/或通孔)以及一个或多个介电层。
请参照图1至图3，图1至图3为本发明一实施例制作半导体封装结构的方法示意图。如图1所示，首先提供一由半导体材料所构成的晶片12与晶片14，其中晶片12则较佳用来形成超高密度(ultra high density,UHD)电容而晶片14则较佳于后续制作工艺中用来制备开关元件或低噪声放大器(Low Noise Amplifier,LNA)。
在本实施例中，晶片12则较佳包含一高阻值的基底16，其上可设有一由氧化硅所构成的介电层18，然后于晶片12的基底16内形成一深沟槽电容20。在本实施例中，形成深沟槽电容20前可先去除部分介电层18与部分基底16形成开口(图未示)，形成一由例如氧化硅所构成的衬垫层22于介电层18表面以及开口内，再形成深沟槽电容20于衬垫层22上。深沟槽电容20较佳包含一下电极24、一电容介电层26以及一上电极28，其中深沟槽电容20的下电极24与上电极28可为相同或不同材料，且均可选自由钨(W)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)以及铝(Al)所构成的组。电容介电层26则较佳选自具有低漏电流的介电材料，例如可选自由氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)、氮化硅、氧化硅以及氮氧化硅所构成的组。
接着形成一层间介电层30与金属间介电层32于基底12上并覆盖深沟槽电容20，再进行接触插塞以及/或金属内连线制作工艺，以于层间介电层30与金属间介电层32内形成金属内连线34连接深沟槽电容20。在本实施例中，层间介电层30与金属间介电层32可包含氧化物例如但不局限于四乙氧基硅烷(Tetraethyl orthosilicate,TEOS)，金属内连线34则可包含铝、铬、铜、钽、钼、钨或其组合且最佳为铜，但不局限于此。
另外本实施例中的晶片14则较佳包含一硅覆绝缘(silicon-on-insulator,SOI)所构成的基底36，其主要包含一第一半导体层38、一绝缘层40设于第一半导体层38上以及一第二半导体层42设于绝缘层40上。更具体而言，第一半导体层38与第二半导体层42可包含相同或不同材料且可分别选自由硅、锗以及锗化硅所构成的组，设置于第一半导体层38与第二半导体层42之间的绝缘层40较佳包含二氧化硅(SiO2)，但不局限于此。需注意的是，本实施例虽较佳选用硅覆绝缘基底作为半导体元件的基底，但依据本发明的其他实施例，晶片14的基底又可选用例如是硅基底、外延硅基底、碳化硅基底等的半导体基底，这些材料选择也均属本发明所涵盖的范围。
然后于基底12上形成至少一主动元件44，例如金属氧化物半导体(metal oxidesemiconductor,MOS)晶体管、氧化物场效半导体晶体管(OS FET)、鳍状结构晶体管(FinFET)或其他主动元件。以制作金属氧化物半导体晶体管为例，各金属氧化物半导体晶体管可包含一栅极结构46设于基底36上、一间隙壁(图未示)设于栅极结构46侧壁、以及一源极/漏极区域48设于间隙壁两侧的基底36中等标准晶体管元件。
更具体而言，栅极结构46又可依据制作工艺需求为一由多晶硅所构成的多晶硅栅极或一金属栅极。若栅极结构46为一金属栅极，其可细部包含一高介电常数介电层、一功函数金属层、以及一低阻抗金属层。其中高介电常数介电层可包含介电常数大于4的介电材料，例如选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminumoxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalum oxide,Ta2O5)、氧化钇(yttrium oxide,Y2O3)、氧化锆(zirconium oxide,ZrO2)、钛酸锶(strontium titanateoxide,SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO4)、锆酸铪(hafniumzirconium oxide,HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(lead zirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(bariumstrontium titanate,BaxSr1-xTiO3,BST)、或其组合所组成的组。
功函数金属层较佳用以调整形成金属栅极的功函数，使其适用于N型晶体管(NMOS)或P型晶体管(PMOS)。若金属氧化物半导体晶体管为N型晶体管，功函数金属层可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限；若晶体管为P型晶体管，功函数金属层可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。功函数金属层与低阻抗金属层之间可包含另一阻障层(图未示)，其中阻障层的材料可包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等材料。低阻抗金属层则可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalttungsten phosphide,CoWP)等低电阻材料或其组合。
接着形成一层间介电层50于基底12上并覆盖金属氧化物半导体晶体管或其他主动元件，再进行接触插塞与金属内连线制作工艺，以于层间介电层50内形成多个接触插塞52连接源极/漏极区域48与栅极结构46、金属间介电层54设于层间介电层52上以及金属内连线56设于金属间介电层54内并连接接触插塞52。在本实施例中，层间介电层50与金属间介电层54可包含氧化物例如但不局限于四乙氧基硅烷(Tetraethyl orthosilicate,TEOS)，接触插塞52与金属内连线56则可包含铝、铬、铜、钽、钼、钨或其组合且最佳为铜，但均不局限于此。
如图2所示，然后进行一接合制作工艺利用直接键结内连线(direct bondinterconnect,DBI)方式将晶片12与晶片14进行对接，其中接合的过程中可先将晶片14翻转，使晶片14正面或暴露出金属内连线56以及金属间介电层54表面的那一面朝向晶片12的正面或暴露出金属内连线34以及金属间介电层32表面那一面，再利用例如加热方式将两片晶片12、14的金属内连线34、56进行直接接合，使晶片14的金属内连线56与金属间介电层54直接接触晶片12的金属内连线34与金属间介电层32。
随后如图3所示，先去除晶片14中基底36的第一半导体层38并暴露出绝缘层40，再比照前述图1的金属内连线制作工艺形成一层或多层介电层58于绝缘层40上以及金属内连线60于介电层58、基底36以及层间介电层50内并使金属内连线60连接并接触于图1便已设于金属间介电层54内的金属内连线56。至此即完成本发明一实施例的一半导体封装结构的制作。
请参照图4至图6，图4至图6为本发明一实施例制作半导体封装结构的方法示意图。如图4所示，首先提供一依据前述图1至图3制作工艺所制备出由晶片12以及晶片14所接合的半导体封装结构，然后再提供另一晶片114，其中晶片114与前述晶片14般较佳于后续制作工艺中用来制备开关元件或低噪声放大器(Low Noise Amplifier,LNA)。
在本实施例中，晶片114较佳与图1中的晶片14具有相同结构，例如晶片114较佳包含一硅覆绝缘(silicon-on-insulator,SOI)所构成的基底136，其主要包含第一半导体层138、绝缘层140设于第一半导体层138上以及第二半导体层142设于绝缘层140上。如同前述实施例，第一半导体层138与第二半导体层142可包含相同或不同材料且可分别选自由硅、锗以及锗化硅所构成的组，设置于第一半导体层138与第二半导体层142之间的绝缘层140较佳包含二氧化硅(SiO2)，但不局限于此。
基底136上可设置至少一主动元件144，例如金属氧化物半导体(metal oxidesemiconductor,MOS)晶体管、氧化物场效半导体晶体管(OS FET)、鳍状结构晶体管(FinFET)或其他主动元件。以制作金属氧化物半导体晶体管为例，各金属氧化物半导体晶体管可包含一栅极结构146设于基底136上、一间隙壁(图未示)设于栅极结构146侧壁、以及源极/漏极区域148设于间隙壁两侧的基底136中。
晶片114上另包含一层间介电层150覆盖金属氧化物半导体晶体管或其他主动元件、接触插塞152设于层间介电层150内连接源极/漏极区域148与栅极结构146、金属间介电层154设于层间介电层150上以及金属内连线156设于金属间介电层154内并连接接触插塞152。
然后比照图2进行一接合制作工艺利用直接键结内连线(direct bondinterconnect,DBI)方式将晶片114与晶片14进行接合，其中接合的过程中可先将晶片114翻转，使晶片114正面或暴露出金属内连线156以及金属间介电层154表面的那一面朝向晶片14的背面或暴露出金属内连线60以及介电层58表面的那一面，再利用例如加热方式将两片晶片14、114的金属内连线60、156进行直接接合，使晶片114的金属内连线156与金属间介电层154直接接触晶片14的金属内连线60与介电层58。
随后如图5所示，先去除晶片114中基底136的第一半导体层138并暴露出绝缘层140。
如图6所示，接着比照前述图3的金属内连线制作工艺形成一层或多层介电层158于基底136的绝缘层140上以及金属内连线160于介电层158、基底136以及晶片114的层间介电层150内并使金属内连线160连接并接触图4已设于金属间介电层154内的金属内连线156。至此即完成本发明一实施例的一半导体封装结构的制作。需注意的是，本实施例虽仅于两个晶片12、14上完成第三晶片114的接合堆叠，但不局限于此，依据本发明其他实施例又可依据产品需求于晶片114上重复进行图4至图6的制作工艺以形成三层以上等多层晶片堆叠的半导体封装结构，此变化型也属本发明所涵盖的范围。
请参照图7至图9，图7至图9为本发明一实施例制作半导体封装结构的方法示意图。如图7所示，首先提供晶片14与晶片114，其中晶片14、114可分别与图1中的晶片14以及/或图4中的晶片具有相同结构，且两片晶片14、114与前述晶片般较佳于后续制作工艺中用来制备开关元件或低噪声放大器(Low Noise Amplifier,LNA)。为了更简洁说明本实施例的结构并与前述实施例相互对应，本实施例中的晶片14较佳采用图1中晶片14的标号而晶片114则使用图4中晶片114的标号。
如图7所示，待提供晶片14与晶片114后可比照图2进行一接合制作工艺利用直接键结内连线(direct bond interconnect,DBI)方式将晶片14与晶片114进行对接，其中接合的过程中可先将晶片114翻转，使晶片114正面或暴露出金属内连线156以及金属间介电层154表面的那一面朝向晶片14的正面或暴露出金属内连线56以及金属间介电层54表面那一面，再利用例如加热方式将两片晶片14、114的金属内连线56、156进行直接接合，使晶片114的金属内连线156与金属间介电层154直接接触晶片14的金属内连线56与金属间介电层54。
接着如图8所示，先去除晶片114中基底136的第一半导体层138并暴露出绝缘层140，形成一介电层158于绝缘层140上以及金属内连线160于介电层158、基底136以及晶片114的层间介电层150内并使金属内连线160连接并接触于图7便已设于金属间介电层154内的金属内连线156，形成另一介电层162于介电层158与金属内连线160上，再进行一接触垫制作工艺形成重布线层(redistribution layer,RDL)164与接触垫166于介电层162内。在本实施例中，重布线层164与接触垫166较佳包含铝，但不局限于此。
如图9所示，随后先提供一封装基板168以及另一片晶片12，其中封装基板168上设有接触垫170，晶片12则较佳与图1中的晶片12般同样具有深沟槽电容20以及金属内连线34连接深沟槽电容20，同时晶片12的金属内连线34上另包含与图8晶片114上相同的介电层162、重布线层164以及接触垫166连接金属内连线34。为了更简洁说明本实施例的结构并与前述实施例相互对应，本实施例晶片12中与图1晶片12中的相同元件较佳采用相同标号。然后将图8已结合的两片晶片14、114以及晶片12翻转，使两片晶片14、114正面或暴露出的接触垫166朝向封装基板168，再利用突块172或锡球将晶片12、114的接触垫166与封装基板168上的接触垫170进行接合。至此即完成本发明一实施例的一半导体封装结构的制作。
综上所述，本发明主要揭露一种利用直接键结内连线(direct bondinterconnect,DBI)技术来接合多个半导体晶片或芯片以形成三维集成芯片(3DIC)所构成的半导体封装结构，其中所制备出的结构可应用于无线前端模块(RF-Front end modules)或开关(switch)、低噪声放大器(LNA)以及集成被动元件(IPD)等元件的整合。依据本发明的优选实施例，利用前述堆叠方式来对各种芯片进行堆叠接合，本发明可降低芯片之间的谐波(harmonics)、改善功率耗损(power loss)并提升整个无线前端模块在设计上的便捷性。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (13)
1.一种半导体元件，其特征在于，包含：
第一晶片，包含深沟槽电容；
第二晶片，接合该第一晶片，该第二晶片包含：
第一主动元件，设于第一硅覆绝缘基底上；以及
第一金属内连线，连接该第一主动元件以及该深沟槽电容。
2.如权利要求1所述的半导体元件，其中该第一晶片包含：
该深沟槽电容设于基底内；
第一层间介电层，设于该深沟槽电容上；
第一金属间介电层，设于该第一层间介电层上；以及
第二金属内连线，设于该第一层间介电层以及该第一金属间介电层内。
3.如权利要求2所述的半导体元件，其中该第二晶片包含：
第二层间介电层，设于该第一主动元件上；
第二金属间介电层，设于该第二层间介电层上；以及
该第一金属内连线设于该第二层间介电层以及该第二金属间介电层内。
4.如权利要求3所述的半导体元件，其中该第一金属间介电层接触该第二金属间介电层。
5.如权利要求3所述的半导体元件，其中该第一金属内连线接触该第二金属内连线。
6.如权利要求3所述的半导体元件，还包含：
介电层，设于该第一硅覆绝缘基底上；以及
第三金属内连线，设于该介电层、该第一硅覆绝缘基底以及该第二层间介电层内。
7.如权利要求6所述的半导体元件，其中该第一金属内连线接触该第三金属内连线。
8.如权利要求7所述的半导体元件，还包含：
第三晶片接合该第二晶片，该第三晶片包含：
第二主动元件，设于第二硅覆绝缘基底上；
第三层间介电层，设于该第二主动元件上；
第三金属间介电层，设于该第二层间介电层上；以及
第四金属内连线，设于该第三金属间介电层内并连接该第三金属内连线。
9.如权利要求8所述的半导体元件，其中该第三金属间介电层接触该介电层。
10.一种半导体元件，其特征在于，包含：
第一晶片，设于封装基板上，该第一晶片包含深沟槽电容；
第二晶片，设于该封装基板上并设于该第一晶片旁；以及
第三晶片，设于该第二晶片上。
11.如权利要求10所述的半导体元件，其中该第一晶片包含：
该深沟槽电容设于基底内；
第一层间介电层，设于该深沟槽电容上；
第一金属内连线，设于该第一层间介电层内；
第一重布线层，设于该第一层间介电层以及该封装基板之间；以及
第一突块，连接该第一重布线层以及该封装基板。
12.如权利要求11所述的半导体元件，其中该第二晶片包含：
第一主动元件，设于第一硅覆绝缘基底上；
第二层间介电层，设于该第一主动元件上；
第一金属间介电层，设于该第二层间介电层上；
第二重布线层，设于该第一硅覆绝缘基底以及该封装基板之间；
第二金属内连线，设于该第二层间介电层、该第一金属间介电层以及该第一硅覆绝缘基底内并连接该第一主动元件以及该第二重布线层；以及
第二突块，连接该第二重布线层以及该封装基板。
13.如权利要求12所述的半导体元件，其中该第三晶片包含：
第二主动元件，设于一第二硅覆绝缘基底上；
第三层间介电层，设于该第二主动元件上；
第二金属间介电层，设于该第三层间介电层上；以及
第三金属内连线，设于该第二金属间介电层内并连接该第二主动元件以及该第二金属内连线。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211293607.4A CN117917769A (zh) | 2022-10-21 | 2022-10-21 | 半导体封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211293607.4A CN117917769A (zh) | 2022-10-21 | 2022-10-21 | 半导体封装结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117917769A true CN117917769A (zh) | 2024-04-23 |
Family
ID=90729707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211293607.4A Pending CN117917769A (zh) | 2022-10-21 | 2022-10-21 | 半导体封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117917769A (zh) |
-
2022
- 2022-10-21 CN CN202211293607.4A patent/CN117917769A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11923339B2 (en) | Integration of three-dimensional NAND memory devices with multiple functional chips | |
| US10566288B2 (en) | Structure for standard logic performance improvement having a back-side through-substrate-via | |
| US20220359548A1 (en) | Semiconductor structure having memory device and method of forming the same | |
| US10504992B2 (en) | Semiconductor device and method for fabricating the same | |
| US11605606B2 (en) | Semiconductor device with spacer over bonding pad | |
| US11552032B2 (en) | Method for preparing a semiconductor device with spacer over sidewall of bonding pad | |
| US11929361B2 (en) | Integrated circuit and manufacturing method thereof | |
| US11894328B2 (en) | Semiconductor device with edge-protecting spacers over bonding pad | |
| US20240047394A1 (en) | Semiconductor package structure and method for preparing the same | |
| TW201807832A (zh) | 半導體元件及其製作方法 | |
| CN117917769A (zh) | 半导体封装结构 | |
| US11545556B2 (en) | Semiconductor device with air gap between gate-all-around transistors and method for forming the same | |
| US20240136312A1 (en) | Semiconductor package structure | |
| TWI822077B (zh) | 積體電路晶片 | |
| CN220914227U (zh) | 半导体装置及半导体结构 | |
| US11894304B2 (en) | Semiconductor device with air gap below landing pad and method for forming the same | |
| US20220376121A1 (en) | Finfet mos capacitor | |
| US20240088026A1 (en) | Passive devices in bonding layers | |
| US20230131382A1 (en) | Three-dimensional integrated circuit structure and method of manufacturing the same | |
| CN118116917A (zh) | 一种决定无线射频元件的天线规则的方法 | |
| TW202412242A (zh) | 半導體裝置結構及其形成方法 | |
| TW202339173A (zh) | 半導體結構 | |
| TW202327090A (zh) | 半導體裝置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |