JP2023043036A - 半導体装置 - Google Patents

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Yoichi Mizuta
良文 島村
Yoshifumi Shimamura
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琢弥 小崎
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Abstract

【課題】チップサイズを縮小化できる半導体装置を提供する。【解決手段】実施形態の半導体装置１は、素子形成領域と、素子形成領域を囲む外縁部の少なくとも一部に設けられたエッジシール３と、を有する。エッジシール３は、素子形成領域を囲む外縁部の少なくとも一部に設けられた導電層Ｍ２１と、素子形成領域を囲む外縁部の少なくとも一部に設けられ、導電層Ｍ２２と、を有する。導電層Ｍ２１は、導電層Ｍ２２に所定の電位ＶＳＳが与えられたときに導電層Ｍ２１と導電層Ｍ２２間に容量が形成されるように、導電層Ｍ２２とは異なる電位が供給可能に形成されている。【選択図】図４

Description

本発明の実施形態は、半導体装置に関する。
半導体装置は、容量素子を有する。半導体装置は、チップサイズを縮小化することが求められている。
特開２０１９－９３８５号公報
実施形態は、チップサイズを縮小化できる半導体装置を提供することを目的とする。
実施形態の半導体装置は、素子形成領域と、前記素子形成領域を囲む外縁部の少なくとも一部に設けられたエッジシールと、を有し、前記エッジシールは、第１の導電層を有する第１の積層体と、第２の導電層を有する第２の積層体と、を有し、前記第１の導電層は、第１の電位が供給され、前記第２の導電層は、前記第１の電位と異なる第２の電位が供給され、前記第１の導電層は前記第２の導電層と対向する。
実施形態の半導体装置の半導体チップの上面図である。 実施形態の半導体チップが用いられるメモリシステムの構成を説明するためのブロック図である。 実施形態に係わる、半導体チップの入出力制御回路の一部の構成を示す模式的な回路図である。 実施形態の半導体記憶装置の一部領域の断面図である。 実施形態のエッジシールの模式図である。 比較例としての半導体チップの表面に直交する、エッジシールの模式図である。 実施形態の変形例１に係わる、隣り合う２つの導電層の形状と配置を説明するための平面図である。 実施形態の変形例２に係わる、１つの配線層の２つの導電層と他の配線層の２つの導電層の各々の形状と配置を説明するための平面図である。 実施形態の変形例２に係わる、２つの配線層間の容量を説明するための模式図である。 実施形態の変形例３に係わる、１つの配線層における２つの導電層の形状との配置を説明するための平面図である。 実施形態の変形例４に係わる、１つの配線層の２つの導電層と他の配線層の２つの導電層の形状と配置を説明するための平面図である。 実施形態の変形例５の半導体チップの構成を説明する概略断面図である。 実施形態の変形例５に係わる、２つの半導体チップを貼り合わせて構成されたＮＡＮＤ型フラッシュメモリの模式図である。 実施形態の変形例５の他の例に係わる、２つの半導体チップを貼り合わせて構成されたＮＡＮＤ型フラッシュメモリの模式図である。 実施形態の変形例６の半導体装置のブロック図である。
以下、図面を参照して実施形態を説明する。
（構成）
図１は、本実施形態の半導体装置の半導体チップ１の上面図である。半導体チップ１は、ここでは、ＮＡＮＤ型フラッシュメモリである。不揮発性のＮＡＮＤ型フラッシュメモリは、メモリシステムに用いられる不揮発性メモリである。半導体チップ１には、ＮＡＮＤ型フラッシュメモリのための各種回路及びメモリセルアレイが形成されている。さらに、外部との電気的な接続のための複数の外部パッド２が設けられている。ここでは、複数の外部パッド２は、矩形の半導体チップ１の一辺に沿って直線状に配設されている。
さらに、図１に示すように、エッジシール３が、各種回路及びメモリセルアレイや複数の外部パッド２を有する素子形成領域を囲むように半導体チップ１に設けられている。エッジシール３は、半導体ウエアをダイシングカットして、個片化された半導体チップ１を切り出す際に発生するクラックをエッジシール３で止める役割や、不純物イオン等の汚染物質が外部から侵入するのを止める役割がある。ここでは、エッジシール３は、各種回路及びメモリセルアレイのＸＹ方向の周囲を全て囲むように設けられているが、その一部にだけ設けるようにしてもよい。
以下、後述するメモリセルアレイ２３と周辺回路の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ及びＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。
後述するように、エッジシール３は、複数の導電層と、複数の導電層を電気的に接続する複数のコンタクトとを含んで構成されている。
本実施の形態では、図１において点線の矢印で示すように、エッジシール３は、最上層の配線層Ｍ２の３本の導電層Ｍ２１，Ｍ２２，Ｍ２３（斜線で示す）を有する。
図２は、本実施の形態の半導体装置の構成例を示すブロック図である。半導体装置は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。
メモリセルアレイ２３は、複数のブロックを備える。複数のブロックの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。
入出力用パッド群３２は、図示しないメモリコントローラとの間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。
ロジック制御用パッド群３４は、メモリコントローラとの間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。
電源入力用端子群３５は、外部から半導体チップ１に、種々の動作電源を供給するため、電源電圧ＶＣＣ、ＶＣＣＱ、ＶＰＰと、接地電圧ＶＳＳを入力する複数の端子を備えている。電源電圧ＶＣＣは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶＣＣＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶＣＣＱは、メモリコントローラと半導体チップ１との間で信号を送受信する際に用いられる。
電源電圧ＶＰＰは、電源電圧ＶＣＣよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。メモリセルアレイ２３へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路２８の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧ＶＰＰを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。電源電圧ＶＣＣは、半導体チップ１に標準的に供給される電源であり、電源電圧ＶＰＰは、例えば使用環境に応じて追加的・任意的に供給される電源である。
ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラに接続される。入出力回路２２は、メモリコントローラとの間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。
ロジック制御回路２１は、メモリコントローラからＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラにレディー／ビジー信号／ＲＢを送信する。
入出力回路２２は、メモリコントローラとの間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータ、及び読み出しデータをセンスアンプ２４との間で送受信する。
レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、半導体チップ１の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。
制御部としてのシーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って半導体チップ１を制御する。
電圧生成回路２８は、半導体チップ１の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２８は、生成した電圧を、メモリセルアレイ２３、センスアンプ２４、及びロウデコーダ２５などに供給する。
ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、センスアンプユニット群２４Ａと、データレジスタ２４Ｂを有する。センスアンプユニット群２４Ａは、各ビット線に接続されており、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプユニット群２４Ａは、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット群２４Ａは、データの書き込み時には、書き込みデータをビット線に転送する。
データレジスタ２４Ｂは、データの読み出し時には、センスアンプユニット群２４Ａにより検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット群２４Ａへ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。
図１に示す複数の外部パッド２は、ＮＡＮＤバスの各種信号に応じた信号を受信するための複数のパッドと、電源電圧ＶＣＣの供給を受けるためのパッドと、接地電圧ＶＳＳが与えられるパッドとを含む。
図３は、半導体チップ１の入出力制御回路Ｉ／Ｏの一部の構成を示す模式的な回路図である。
上述の通り、複数の外部パッド２のうちの一部は、電源供給端子及びデータ入出力端子Ｉ／Ｏｎ（ｎは０～７の自然数）として機能する。電源電圧ＶＣＣと接地電圧ＶＳＳ用の２つのパッドは、入出力制御回路Ｉ／Ｏ中の各回路に接続され、電力を供給する。
入出力制御回路Ｉ／Ｏは、制御回路、プルアップ回路ＰＵ及びプルダウン回路ＰＤを含む。入出力制御回路Ｉ／Ｏは、データの出力に際してデータ入出力端子Ｉ／Ｏｎから信号を出力するデータ出力制御回路と、データの入力に際してデータ入出力端子Ｉ／Ｏｎから信号を入力するデータ入力制御回路と、を含む。
データ出力制御回路は、電源電圧ＶＣＣ用の外部パッド２及びデータ入出力Ｉ／Ｏｎ用の外部パッド２の間に接続されたプルアップ回路ＰＵと、接地電圧ＶＳＳ用の外部パッド２及びデータ入出力Ｉ／Ｏｎ用の外部パッド２の間に接続されたプルダウン回路ＰＤと、を備える。
プルアップ回路ＰＵは、電源電圧ＶＣＣ用の外部パッド２及びデータ入出力Ｉ／Ｏｎ用の外部パッド２の間に並列に接続されたＫ（Ｋは自然数）個のＰＭＯＳトランジスタを含む。これら複数のＰＭＯＳトランジスタのゲート電極は、制御回路に含まれるプルアップドライバ回路のＫ個の出力端子に、それぞれ接続されている。プルダウン回路ＰＤは、接地電圧ＶＳＳ用の外部パッド２及びデータ入出力Ｉ／Ｏｎ用の外部パッド２の間に並列に接続されたＬ（Ｌは自然数）個のＮＭＯＳトランジスタを含む。これら複数のＮＭＯＳトランジスタのゲート電極は、制御回路に含まれるプルダウンドライバ回路のＬ個の出力端子に、それぞれ接続されている。データの出力に際しては、出力されるデータに応じて、プルアップ回路ＰＵ又はプルダウン回路ＰＤが選択的に駆動される。この選択的駆動により、データ入出力Ｉ／Ｏｎ用の外部パッド２が電源電圧ＶＣＣ用の外部パッド２又は接地電圧ＶＳＳ用の外部パッド２と導通する。この際、駆動時にＯＮ状態となるＰＭＯＳトランジスタ又はＮＭＯＳトランジスタの数に応じて出力インピーダンスが制御される。
データ入力制御回路は、制御回路に含まれるコンパレータを備える。このコンパレータの一方の入力端子はデータ入出力Ｉ／Ｏｎ用の外部パッド２に接続され、他方の入力端子は参照電圧供給線に接続される。データの入力に際しては、例えば、データ入出力Ｉ／Ｏｎ用の外部パッド２の電圧が参照電圧よりも大きい場合、コンパレータから"Ｈ"が出力される。また、例えば、データ入出力Ｉ／Ｏｎ用の外部パッド２の電圧が参照電圧よりも小さい場合、コンパレータから"Ｌ"が出力される。
また、電源電圧ＶＣＣ用の外部パッド２と接地電圧ＶＳＳ用の外部パッド２との間には、電源間容量素子Ｃａｐが接続されている。電源間容量素子Ｃａｐは、電源電圧ＶＣＣ用の外部パッド２と接地電圧ＶＳＳ用の外部パッド２との間の電圧である電源電圧を、高速動作時においても安定化させるための電源間容量を有する。
一般に、各種素子において電荷の充放電があると、電源電圧の揺れが発生する。ここで、電源間容量素子を電源電圧端子と接地電圧端子間に設けることにより、電源電圧の揺れを抑えることができる。
なお、電源電圧ＶＰＰと接地電圧ＶＳＳとの間や、電源電圧ＶＣＣＱと接地電圧ＶＳＳとの間は、図３で例示した電源電圧ＶＣＣと接地電圧ＶＳＳとの間の電源間容量と同様に、電源間容量を有する。
ここで、不揮発性メモリを有する半導体チップ１の構成例を説明する。図４は、周辺回路領域と、その上層に形成された３次元構造のＮＡＮＤメモリのメモリセルアレイ２３が形成されるメモリセルアレイ領域１３とを有する半導体記憶装置の一部領域の断面図である。図４は、ＣＵＡ（ＣＭＯＳ ＵＮＤＥＲ ＡＲＲＡＹ）構造の半導体記憶装置について示している。
図４に示すように、メモリ領域において半導体チップ１は、半導体基板１１、導電体６４１から６５７、メモリホール６３４、並びにコンタクトプラグＣＳ、Ｃ１、Ｃ２及びＣＰを含む。なお、以下で説明される図面では、半導体基板１１の上面部分に形成されたｐ型又はｎ型のウエル領域と、各ウエル領域内に形成された不純物拡散領域と、ウエル領域間を絶縁する素子分離領域のそれぞれの図示は省略されている。
メモリ領域において、半導体基板１１上には、例えば複数のコンタクトＣＳが設けられている。複数のコンタクトＣＳは、半導体基板１１に設けられた不純物拡散領域（アクティブ領域ＡＡ）に接続されている。半導体基板１１上には、周辺回路領域１２を介してＮＡＮＤメモリのメモリセルアレイ２３が配置されている。なお、周辺回路領域１２に、入出力回路などの周辺回路も形成される。
各コンタクトＣＳ上には、配線パターンを形成する導電体６４１が設けられている。導電体６４１の複数の配線パターンの一部は、上述したビット線の一部である。また、複数の配線パターンの他の一部は、各種トランジスタの一部の配線である。その場合、隣り合う導電体６４１間の領域付近には、ゲート電極ＧＣが設けられ、この場合、隣り合う一方の導電体６４１は、トランジスタのドレインに接続され、他方の導電体がトランジスタのソースに接続される。
各導電体６４１上には、例えばコンタクトＣ１が設けられている。各コンタクトＣ１上には、例えば導電体６４２が設けられている。導電体６４２上には、例えばコンタクトＣ２が設けられている。コンタクトＣ２上には、例えば導電体６４３が設けられている。
導電体６４１、６４２、６４３の各配線パターンは、図示しないセンスアンプ回路とメモリセルアレイの間の周辺回路領域１２に配設されている。なお、ここでは、周辺回路領域１２には、３つの配線層が設けられているが、周辺回路領域１２には、２つ以下の配線層、あるいは４つ以上の配線層が設けられていてもよい。
導電体６４３の上方には、例えば層間絶縁膜を介して導電体６４４が設けられている。導電体６４４は、例えば、ＸＹ平面に平行な板状に形成されたソース線ＳＬである。導電体６４４の上方には、各ストリングユニットＳＵに対応して、例えば、導電体６４５～６５４が順に積層されている。これらの導電体のうちＺ方向に隣り合う導電体の間には、図示しない層間絶縁膜が設けられている。
１つのストリングユニットＳＵに対応する構造体は、隣り合うスリットＳＬＴ間に設けられている。スリットＳＬＴは、例えばＸ方向及びＺ方向に広がり、図示しない隣り合うストリングユニットＳＵに設けられた導電体６４５～６５４間を絶縁している。
導電体６４５～６５４のそれぞれは、例えばＸＹ平面に平行な板状に形成される。例えば、導電体６４５は、セレクトゲート線ＳＧＳに対応し、導電体６４６～６５３は、それぞれワード線ＷＬ０～ＷＬ７に対応し、導電体６５４は、セレクトゲート線ＳＧＤに対応している。
各メモリホール６３４は、導電体６４５～６５４のそれぞれを貫通した柱状に設けられ、導電体６４４に接触している。メモリホール６３４は、例えばブロック絶縁膜６３５、電荷蓄積膜６３６、ゲート絶縁膜６３７が順次形成され、更にメモリホール６３４内に半導体柱６３８が埋め込まれている。
例えば、メモリホール６３４と導電体６４５とが交差する部分は、選択トランジスタＳＴ２として機能する。メモリホール６３４と導電体６４５～６５４のそれぞれとが交差する部分は、メモリセルトランジスタＭＴ（メモリセル）として機能する。メモリホール６３４と導電体６５４とが交差する部分は、選択トランジスタＳＴ１として機能する。
メモリホール６３４の上面よりも上層には、層間絶縁膜を介して導電体６５５が設けられている。導電体６５５は、Ｙ方向に延伸したライン状に形成され、ビット線ＢＬに対応している。複数の導電体６５５は、Ｘ方向において間隔をおいて配列している（図示せず）。導電体６５５は、ストリングユニットＳＵ毎に対応する１つのメモリホール６３４内の半導体柱６３８と電気的に接続されている。
具体的には、各ストリングユニットＳＵにおいて、例えば各メモリホール６３４内の半導体柱６３８上にコンタクトプラグＣＰが設けられ、コンタクトプラグＣＰ上に１つの導電体６５５が設けられる。なお、このような構成に限定されず、メモリホール６３４内の半導体柱６３８及び導電体６５５間は、複数のコンタクトや配線などを介して接続されてもよい。
導電体６５５が設けられた層よりも上層には、層間絶縁膜を介して導電体６５６が設けられている。導電体６５６が設けられた層よりも上層には、層間絶縁膜を介して導電体６５７が設けられている。
導電体６５６及び６５７は、例えばメモリセルアレイ２３に設けられた配線と、メモリセルアレイ２３下に設けられた周辺回路とを接続するための配線に対応する。導電体６５６と６５７の間は、図示しない柱状のコンタクトで接続されてもよい。
（エッジシールの構成）
次に、エッジシール３の構成について説明する。
図５は、エッジシール３の模式図である。図５は、図１のＶ－Ｖ線に沿った断面を示す。すなわち、図５は、エッジシール３における複数の導電層が延伸する方向に直交する、エッジシール３の断面を示す。
半導体チップ１の半導体基板１１は、ｐ型ウエル領域ＷＰ、ｎ型ウエル領域ＷＮ及びノンバイアス領域ＮＢ（Ｎｏｎ ｂｉａｓ）を有する。ｐ型ウエル領域ＷＰとｎ型ウエル領域ＷＮは、それぞれアクティブ領域ＡＡとしてのｎ＋型拡散層とＰ＋型拡散層を有している。
エッジシール３は、複数の配線層Ｄ０，Ｄ１，Ｄ２を含む。配線層Ｄ０は、複数（図５では４つ）の導電層Ｄ０１，Ｄ０２，Ｄ０３，Ｄ０４を含む。配線層Ｄ１は、複数（図５では４つ）の導電層Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４を含む。配線層Ｄ２は、複数（図５では４つ）の導電層Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４を含む。
導電層Ｄ０１，Ｄ０２，Ｄ０３，Ｄ０４は、表面１ａに対して直交する方向からみたときに、表面１ａの内側から外縁部に向かって、導電層Ｄ０１，Ｄ０２，Ｄ０３，Ｄ０４の順に設けられている。
導電層Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４は、表面１ａに対して直交する方向からみたときに、表面１ａの内側から外縁部に向かって、導電層Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４の順に設けられている。
導電層Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４は、表面１ａに対して直交する方向からみたときに、表面１ａの内側から外縁部に向かって、導電層Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４の順に設けられている。
配線層Ｄ０中の導電層Ｄ０２，Ｄ０３，Ｄ０４は、図５に示すように、それぞれコンタクトプラグＣＳにより３つのアクティブ領域ＡＡと電気的に接続されている。なお、導電層Ｄ０１は、図５に示すように、アクティブ領域ＡＡと電気的に接続されていない。
配線層Ｄ０中の導電層Ｄ０１，Ｄ０２，Ｄ０３，Ｄ０４は、それぞれコンタクトプラグＣ１により配線層Ｄ１中の導電層Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４と電気的に接続されている。配線層Ｄ１中の導電層Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４は、それぞれコンタクトプラグＣ２により配線層Ｄ２中の導電層Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４と電気的に接続されている。
エッジシール３は、周辺回路領域１２の上方に、配線層Ｍ０，Ｍ１，Ｍ２を有する。配線層Ｍ０は、複数（図５では５つ）の導電層Ｍ０１，Ｍ０２，Ｍ０３，Ｍ０４，Ｍ０５を含む。配線層Ｍ１は、複数（図５では５つ）の導電層Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１５を含む。配線層Ｍ２は、複数（図５では３つ）の導電層Ｍ２１，Ｍ２２，Ｍ２３を含む。
導電層Ｍ０１，Ｍ０２，Ｍ０３，Ｍ０４，Ｍ０５は、表面１ａに対して直交する方向からみたときに、表面１ａの内側から外縁部に向かって、導電層Ｍ０１，Ｍ０２，Ｍ０３，Ｍ０４，Ｍ０５の順に設けられている。
導電層Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１５は、表面１ａに対して直交する方向からみたときに、表面１ａの内側から外縁部に向かって、導電層Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１５の順に設けられている。
導電層Ｍ２１，Ｍ２２，Ｍ２３は、表面１ａに対して直交する方向からみたときに、表面１ａの内側から外縁部に向かって、導電層Ｍ２１，Ｍ２２，Ｍ２３の順に設けられている。すなわち、導電層Ｍ２１は、導電層Ｍ２２に対して素子形成領域側に設けられている。
配線層Ｍ０中の導電層Ｍ０１，Ｍ０２，Ｍ０３，Ｍ０４，Ｍ０５は、図５に示すように、それぞれコンタクトプラグＶ１により配線層Ｍ１中の導電層Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１５と電気的に接続されている。配線層Ｍ１中の導電層Ｍ１１は、コンタクトプラグＶ２により配線層Ｍ２中の導電層Ｍ２１と電気的に接続されている。配線層Ｍ１中の導電層Ｍ１２，Ｍ１３は、コンタクトプラグＶ２により配線層Ｍ２中の導電層Ｍ２２と電気的に接続されている。配線層Ｍ１中の導電層Ｍ１４，Ｍ１５は、コンタクトプラグＶ２により配線層Ｍ２中の導電層Ｍ２３と電気的に接続されている。
上述したように、半導体チップ１は、配線層Ｄ０，Ｄ１，Ｄ２と、配線層Ｍ０，Ｍ１，Ｍ２との間に、メモリセルアレイ２３が形成されるメモリセルアレイ領域１３を有する。他方、エッジシール３の領域において、メモリセルアレイ領域１３に対応する領域１３Ａには、メモリセルアレイ２３は形成されておらず、コンタクトプラグＣ３が形成されている。同様に、エッジシール３の領域において、周辺回路領域１２に対応する領域１２Ａには、トランジスタ等の周辺回路は形成されておらず、複数の導電層Ｄ０１～Ｄ０４，Ｄ１１～Ｄ１４，Ｄ２１～Ｄ２４と、コンタクトプラグＣ１，Ｃ２が形成されている。
エッジシール３では、配線層Ｍ０中の導電層Ｍ０１，Ｍ０２，Ｍ０３，Ｍ０４は、それぞれコンタクトプラグＣ３により配線層Ｄ２中の導電層Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４と電気的に接続されている。
従って、導電層Ｍ２１は、図５に示すように、コンタクトプラグＶ２，Ｖ１，Ｃ３，Ｃ２，Ｃ１及び導電層Ｍ１１，Ｍ０１，Ｄ２１，Ｄ１１により、導電層Ｄ０１と電気的に接続されている。なお、導電層Ｄ０１は、ｐ型ウエル領域ＷＰのアクティブ領域ＡＡと電気的に接続されていない。導電層Ｍ２１，Ｍ１１，Ｍ０１，Ｄ２１，Ｄ１１及びこれらを接続するコンタクトプラグＶ２，Ｖ１，Ｃ３，Ｃ２，Ｃ１は、互いに電気的に接続された積層体を構成する。
導電層Ｍ２２は、図５に示すように、コンタクトプラグＶ２により導電層Ｍ１２，Ｍ１３と電気的に接続されている。導電層Ｍ１２は、コンタクトプラグＶ１，Ｃ３，Ｃ２，Ｃ１，ＣＳ及び導電層Ｍ０２，Ｄ２２，Ｄ１２，Ｄ０２により、ｐ型ウエル領域ＷＰのアクティブ領域ＡＡと電気的に接続されている。導電層Ｍ１３は、コンタクトプラグＶ１，Ｃ３，Ｃ２，Ｃ１，ＣＳ及び導電層Ｍ０３，Ｄ２３，Ｄ１３，Ｄ０３により、ｐ型ウエル領域ＷＰのアクティブ領域ＡＡと電気的に接続されている。導電層Ｍ２２，Ｍ１２，Ｍ０２，Ｄ２２，Ｄ１２，Ｄ０２，Ｍ１３，Ｍ０３，Ｄ２３，Ｄ１３，Ｄ０３及びこれらを接続するコンタクトプラグＶ２，Ｖ１，Ｃ３，Ｃ２，Ｃ１，ＣＳは、互いに電気的に接続された積層体を構成する。
導電層Ｍ２３は、図５に示すように、コンタクトプラグＶ２により導電層Ｍ１４，Ｍ１５と電気的に接続されている。導電層Ｍ１４は、コンタクトプラグＶ１，Ｃ３，Ｃ２，Ｃ１，ＣＳ及び導電層Ｍ０４，Ｄ２４，Ｄ１４，Ｄ０４により、ｎ型ウエル領域ＷＮのアクティブ領域ＡＡと電気的に接続されている。導電層Ｍ１５は、コンタクトプラグＶ１により導電層Ｍ０５と電気的に接続されている。なお、導電層Ｍ０５は、ノンバイアス領域ＮＢのアクティブ領域ＡＡとは電気的に接続されていない。導電層Ｍ２３，Ｍ１４，Ｍ０４，Ｄ２４，Ｄ１４，Ｄ０４，Ｍ１５，Ｍ０５及びこれらを接続するコンタクトプラグＶ２，Ｖ１，Ｃ３，Ｃ２，Ｃ１，ＣＳは、互いに電気的に接続された積層体を構成する。
図５において、導電層Ｍ２１～Ｄ０１までの積層体、導電層Ｍ２２～Ｄ０２までの積層体、導電層Ｍ２２～Ｄ０３までの積層体、導電層Ｍ２３～Ｄ０４までの積層体、導電層Ｍ２３～Ｍ０５までの積層体、のいずれかもが、エッジシールとしての機能を有する。
本実施の形態では、エッジシール３は、上述した５つの積層体を有するが、２つ以上の積層体を含んでいればよい。
なお、図５では、コンタクトプラグＣ３の下端は、配線層Ｄ２に属する導電層Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４に接続しているが、本実施の形態はこれに限定するものではない。例えば、コンタクトプラグＣ３の下端は、導電体６４４と同じ高さに位置する導電層に接続し、当該導電層はコンタクトプラグを介して、配線層Ｄ２に属する導電層Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４に接続してもよい。
（作用）
導電層Ｍ２１には、電源電圧ＶＣＣが与えられ、導電層Ｍ２２，Ｍ２３には、接地電圧ＶＳＳが与えられる。接地電圧ＶＳＳが与えられる導電層Ｍ２２は、ｐ型ウエル領域ＷＰと電気的に接続されている。他方、電源電圧ＶＣＣが与えられる導電層Ｍ２１は、ｐ型ウエル領域ＷＰと電気的に接続されていない。よって、図５に示すように、配線層Ｍ２において対向する隣り合う２つの導電層Ｍ２１とＭ２２間には、容量ｃが形成される。すなわち、導電層Ｍ２１は、導電層Ｍ２２に所定の電位として接地電圧ＶＳＳが与えられたときに導電層Ｍ２１と導電層Ｍ２２間に容量ｃが形成されるように、導電層Ｍ２２とは異なる電位（ＶＣＣ）が供給可能に形成されている。
同様に、各配線層において対向する、導電層Ｍ１１とＭ１２間、導電層Ｍ０１とＭ０２間、導電層Ｄ２１とＤ２２間、導電層Ｄ１１とＤ１２間、及び導電層Ｄ０１とＤ０２間にも、容量ｃが形成される。すなわち、導電層Ｍ２１，Ｍ１１，Ｍ０１，Ｄ２１，Ｄ１１，Ｄ０１を含む積層体には、接地電圧ＶＳＳが与えられる導電層Ｍ２２，Ｍ１２，Ｍ０２，Ｄ２２，Ｄ１２，Ｄ０２を含む積層体とは異なる電位が与えられる。その結果、各導電層Ｍ２１，Ｍ１１，Ｍ０１，Ｄ２１，Ｄ１１，Ｄ０１と各導電層Ｍ２２，Ｍ１２，Ｍ０２，Ｄ２２，Ｄ１２，Ｄ０２の間には、容量ｃが形成される。
図６は、比較例としての半導体チップ１の表面１ａに直交する、エッジシール３ｘの断面を示す模式図である。
エッジシール３ｘの構成は、図５のエッジシール３と略同一であるが、図６に示すように、導電層Ｍ２１には、接地電圧ＶＳＳが与えられる。また、導電層Ｄ０１は、ｐ型ウエル領域ＷＰのアクティブ領域ＡＡとコンタクトプラグＣＳにより電気的に接続されている。
そのため、各導電層Ｍ２１，Ｍ１１，Ｍ０１，Ｄ２１，Ｄ１１，Ｄ０１と各導電層Ｍ２２，Ｍ１２，Ｍ０２，Ｄ２２，Ｄ１２，Ｄ０２には、それぞれ容量ｃは形成されない。
これに対して、図５に示す実施の形態のエッジシールによれば、各導電層Ｍ２１，Ｍ１１，Ｍ０１，Ｄ２１，Ｄ１１，Ｄ０１と各導電層Ｍ２２，Ｍ１２，Ｍ０２，Ｄ２２，Ｄ１２，Ｄ０２は、それぞれ容量ｃを生成する。このため、図５に示す実施の形態のエッジシールは、容量素子としての役割も果たすことができる。
よって、上述した実施の形態によれば、既存の役割を有するエッジシールに容量素子の役割を付加したため、チップサイズを縮小化できる半導体装置を提供することができる。
なお、上述した実施の形態では、電源電圧ＶＣＣが、エッジシール３の１つの積層体に与えられているが、電源電圧ＶＣＣに代えて、電源電圧ＶＰＰや、半導体装置の内部で発生させた内部電圧を与えるようにしてもよい。
また、上述した実施の形態によれば、エッジシール３を用いた容量素子は、例えば、電源間容量素子Ｃａｐとして用いることができる。エッジシール３を用いた容量素子は単体で容量素子として使用しても構わないし、他の容量素子と併用しても構わない。
また、上述した実施の形態によれば、エッジシール３を用いた容量素子は、図１に示す複数の外部パッド２の近傍にだけ設けるようにしてもよい。すなわち、エッジシール３を用いた容量素子は、素子形成領域を囲む外縁部の少なくとも一部に設けるようにしてもよい。
次に、変形例を説明する。
（変形例１）
上述した実施の形態のエッジシール３では、各配線層においてメタルキャパシタを形成する隣り合う２つ導電層の形状は、互いに平行に延伸する帯状であるが、容量ｃを増やすために、隣り合う２つ導電層の各々の形状を、櫛形にしてもよい。
図７は、変形例１の、隣り合う２つの導電層Ｍ２１，Ｍ２２の形状と配置を説明するための上面図である。図７は、エッジシール３の一部のみを示している。
図７において、Ｓ０は、半導体チップ１の表面１ａに対して直交する方向からみたときの、隣り合う２つの導電層Ｍ２１，Ｍ２２の形状と配置を示している。なお、図７において、ＸＹ方向は、一例としての方向を示す。
Ｓ０に示すように、Ｚ方向からみたときに、配線層Ｍ２の２つの導電層Ｍ２１，Ｍ２２の各々は、櫛形形状を有している。具体的には、導電層Ｍ２１の形状は、半導体チップ１の外縁部（図７ではＹ方向）に沿って伸びる帯状の延伸部ＤＬ１と、延伸部ＤＬ１の延伸方向に直交する方向（図７ではＸ方向）に所定の長さだけ突出した複数の突出部ＣＬ１を有する。導電層Ｍ２２の形状は、半導体チップ１の外縁部（図７ではＹ方向）に沿って伸びる帯状の延伸部ＤＬ２と、延伸部ＤＬ２の延伸方向に直交する方向（図７ではＸ方向）に延出した複数の突出部ＣＬ２を有する。２つの導電層Ｍ２１，Ｍ２２は、直線部ＤＬ１の隣り合う２つ突出部ＣＬ１の間に、直線部ＤＬ２の１つの突出部ＣＬ２の一部が配置される形状を有する。
すなわち、導電層Ｍ２１の櫛形形状の突出部分が、突出部分の突出方向に直交する方向（図７ではＹ方向）において、導電層Ｍ２２の櫛形形状の突出部分と交互に配置されるように、導電層Ｍ２１及び導電層Ｍ２２の櫛形形状は、形成されている。
隣り合う２つの導電層Ｍ２１，Ｍ２２が、図７のような形状を有することにより、両者の対向面積が増加し、隣り合う２つの導電層Ｍ２１，Ｍ２２間の容量（以下、隣接容量ともいう）を増加させることができる。
さらに、他の配線層Ｍ１，Ｍ０，Ｄ２，Ｄ１，Ｄ０における、導電層Ｍ２１と導電層Ｍ２２より下方の隣り合う２つの導電層の形状も、導電層Ｍ２１とＭ２２と同様の櫛形形状を有するようにすれば、さらなる隣接容量の増加により、容量ｃを増やすことができる。
なお、全ての配線層Ｍ２，Ｍ１，Ｍ０，Ｄ２，Ｄ１，Ｄ０において、上述したような櫛形の形状を設けなくてもよく、配線層Ｍ２，Ｍ１，Ｍ０，Ｄ２，Ｄ１，Ｄ０の一部においてのみ上述したような櫛形の形状を設けるようにしてよい。
（変形例２）
上述した変形例１では、１以上の配線層において、隣り合う２つの導電層Ｍ２１，Ｍ２２の隣接容量を増加させるために、隣り合う２つ導電層の各々の形状を櫛形にしている。これに対して、本変形例２は、さらに、隣り合う２つの配線層間の容量（以下、層間容量ともいう）を形成するように、隣り合う２つの配線層において、複数の導電層が櫛形形状を有する。
図８は、変形例２に係わる、配線層Ｍ２の２つの導電層Ｍ２１，Ｍ２２と配線層Ｍ１の２つの導電層Ｍ１１，Ｍ１２の各々の形状と配置を説明するための上面図である。図８は、エッジシール３の一部のみを示している。
図８において、Ｓ１は、半導体チップ１の表面１ａに対して直交する方向からみたときの、４つの導電層Ｍ２１，Ｍ２２，Ｍ１１，Ｍ１２の配置を示している。なお、図８において、ＸＹ方向は、一例としての方向を示す。
Ｓ２は、各導電層Ｍ２１，Ｍ２２，Ｍ１１，Ｍ１２の平面形状を示す。各導電層Ｍ２１，Ｍ２２，Ｍ１１，Ｍ１２は、櫛形形状を有している。Ｓ２は、導電層Ｍ２１，Ｍ２２をＸ方向にシフトさせて状態を示す。
Ｓ２に示すように、配線層Ｍ１の２つの導電層Ｍ１１，Ｍ１２の各々は、櫛形形状を有している。具体的には、導電層Ｍ１１の形状は、半導体チップ１の外縁部に沿って伸びる帯状の延伸部ＤＬ１１と、延伸部ＤＬ１１の延伸方向に直交する方向に所定の長さだけ突出した複数の突出部ＣＬ１１を有する。導電層Ｍ１２の形状は、半導体チップ１の外縁部に沿って伸びる帯状の延伸部ＤＬ１２と、延伸部ＤＬ１２の延伸方向に直交する方向に所定の長さだけ突出複数の突出部ＣＬ１２を有する。２つの導電層Ｍ１１，Ｍ１２は、延伸部ＤＬ１１の隣り合う２つ突出部ＣＬ１１の間に、延伸部ＤＬ１２の１つの突出部ＣＬ１２の一部が配置される形状を有する。
また、Ｓ２に示すように、配線層Ｍ２の２つの導電層Ｍ２１，Ｍ２２の各々も、櫛形形状を有している。具体的には、導電層Ｍ２１の形状は、半導体チップ１の外縁部に沿って伸びる帯状の延伸部ＤＬ１３と、延伸部ＤＬ１３の延伸方向に直交する方向に所定の長さだけ突出した複数の突出部ＣＬ１３を有する。導電層Ｍ２２の形状は、半導体チップ１の外縁部に沿って伸びる帯状の延伸部ＤＬ１４と、延伸部ＤＬ１４の延伸方向に直交する方向に所定の長さだけ突出した複数の突出部ＣＬ１４を有する。
Ｓ１は、Ｓ２における二点鎖線の矢印で示すように、２つの導電層Ｍ２１，Ｍ２２をＸＹ平面上の位置を合わせたときの状態を示す。すなわち、２つの導電層Ｍ２１，Ｍ２２は、延伸部ＤＬ１３の隣り合う２つ突出部ＣＬ１３の間に、延伸部ＤＬ１４の１つの突出部ＣＬ１４の一部が配置される形状を有する。
表面１ａに直交する方向からみたときに、突出部ＣＬ１３と突出部ＣＬ１４がそれぞれ突出部ＣＬ１２と突出部ＣＬ１１に部分的に重なるように、配線層Ｍ２の導電層Ｍ２１、Ｍ２２と、配線層Ｍ１の導電層Ｍ１１、Ｍ１２は設けられる。すなわち、前記導電層Ｍ２１と導電層Ｍ１２間にも容量ｃ１が形成されるように、導電層Ｍ２１と導電層Ｍ１２は形成され、配置される。
隣り合う２つの配線層の４つの導電層の形状と配置を、図８のＳ１のようにすることにより、各配線層の２つの導電層の隣接寄生容量と２つの配線層の層間容量の分だけ電源間容量を増加させることができる。
図９は、２つの配線層の層間容量を説明するための模式図である。図９は、図８におけるＩＸ－ＩＸ線に沿った断面を示す。図９に示すように、導電層Ｍ２１と導電層Ｍ１２は、Ｚ方向において対向する領域を有する。よって、配線層Ｍ２の導電層Ｍ２１と、配線層Ｍ２とは異なる配線層Ｍ１の導電層Ｍ１２間に容量ｃ１が形成される。
さらに、他の配線層Ｍ１，Ｍ０，Ｄ２，Ｄ１，Ｄ０においても、隣接容量に加えて、層間容量も形成するように、各導電層が形状と配置を有するようにしてもよい。
なお、全ての配線層Ｍ２，Ｍ１，Ｍ０，Ｄ２，Ｄ１，Ｄ０において、上述したような櫛形の形状と、層間容量を形成するような配置にしなくてもよく、配線層Ｍ２，Ｍ１，Ｍ０，Ｄ２，Ｄ１，Ｄ０の一部においてのみ上述したような櫛形の形状と、層間容量を形成するような配置をするようにしてよい。
（変形例３）
上述した変形例１は、隣り合う２つの導電層の各々が櫛形の形状を有しているが、変形例３は、隣り合う２つの導電層の一方は、Ｈ字形状を有し、隣り合う２つの導電層の他方は、十字形状を有する。
図１０は、変形例３に係わる、配線層Ｍ２における２つの導電層Ｍ２１，Ｍ２２の各々の形状と配置を説明するための上面図である。図１０は、エッジシール３の一部のみを示している。
図１０において、Ｓ１１は、半導体チップ１の表面１ａに対して直交する方向からみたときの、２つの導電層Ｍ２１，Ｍ２２の各々の形状と配置を示している。Ｓ１２は、各導電層Ｍ２１，Ｍ２２，Ｍ１１，Ｍ１２の平面形状を示す。なお、図１０において、ＸＹ方向は、一例としての方向を示す。Ｓ１２は、導電層Ｍ２１，Ｍ２２をＸ方向にシフトさせて状態を示す。
Ｓ１１、Ｓ１２に示すように、配線層Ｍ２の導電層Ｍ２１は、複数のＨ字形状部ＨＰを有している。具体的には、各Ｈ字形状部ＨＰは、半導体チップ１の外縁部（図１０ではＹ方向）に沿って伸びる２本の帯状の延伸部ＤＬ２１と、２本の延伸部ＤＬ２１の中央部を繋ぐ接続部ＣＬ２１を有する。
複数のＨ字形状部ＨＰは、半導体チップ１の外縁部（図１０ではＹ方向）に沿って等間隔に配設される。各Ｈ字形状部ＨＰは、コンタクトプラグＶ２により導電層Ｍ１１と電気的に接続されている。よって、複数のＨ字形状部ＨＰは、導電層Ｍ１１を介して電気的に接続されている。
Ｓ１１、Ｓ１２に示すように、導電層Ｍ２２の形状は、複数の十字形状部ＣＰを含み、Ｈ字形状部ＨＰを囲む形状を有している。具体的には、各十字形状部ＣＰは、半導体チップ１の外縁部（図１０ではＹ方向）に沿って伸びる帯状の延伸部ＤＬ２２と、延伸部ＤＬ２２の中央部において、延伸部ＤＬ２２の両側方向（図１０ではＸ方向）に伸びる直線部ＤＬ２３を有する。
複数の十字形状部ＣＰは、半導体チップ１の外縁部（図１０ではＹ方向）に沿って等間隔に配設される。
さらに、導電層Ｍ２２の形状は、各直線部ＤＬ２３の両端部に接続された２本の帯状の延伸部ＤＬ２４、ＤＬ２５を有している。
Ｓ１１は、Ｓ１２における二点鎖線の矢印で示すように、２つの導電層Ｍ２１，Ｍ２２をＸＹ平面上の位置を合わせたときの状態を示す。よって、図１０に示すように、導電層Ｍ２２の形状は、導電層Ｍ２１の各Ｈ字形状部ＨＰを囲むように形成されて配置されている。
延伸部ＤＬ２４は、コンタクトプラグＶ２により導電層Ｍ１２に電気的に接続されている。よって、複数の十字形状部ＣＰは、導電層Ｍ１２を介して電気的に接続されている。
２つの導電層Ｍ２１，Ｍ２２が図１０のような形状を有することにより、２つの導電層Ｍ２１，Ｍ２２の隣接容量を増加させることができる。
さらに、他の配線層Ｍ１，Ｍ０，Ｄ２，Ｄ１，Ｄ０における、隣り合う２つの導電層の形状も、導電層Ｍ２１とＭ２２と同様の形状を有するようにすれば、さらなる隣接容量の増加により、電源間容量を増やすことができる。
なお、全ての配線層Ｍ２，Ｍ１，Ｍ０，Ｄ２，Ｄ１，Ｄ０において、上述したような十字形状を含む形状を設けなくてもよく、配線層Ｍ２，Ｍ１，Ｍ０，Ｄ２，Ｄ１，Ｄ０の一部においてのみ上述したような十字形状を含む形状を設けるようにしてよい。
（変形例４）
上述した変形例３では、容量を増やすために、１以上の配線層の各々において、隣り合う２つ導電層の一方を、十字形状を含む形状にしてかつ他方をその十字形状を囲む形状にしている。これに対して、変形例４のエッジシールは、さらに、変形例３の形状を有する第１の配線層と、その第１の配線層との間で層間容量を形成するように形成された第２の配線層を有する。第２の配線層は、第１の配線層に隣接する配線層である。
以下の例では、第１の配線層は、配線層Ｍ２であり、第２の配線層は、配線層Ｍ１である。
配線層Ｍ２において、隣り合う２つの導電層の一方の導電層Ｍ２１は、Ｈ字形状部を有し、隣り合う２つの導電層の他方の導電層Ｍ２２は、十字形状部を有する。第２の配線層（Ｍ１）において、隣り合う２つの導電層の一方（Ｍ１１）は、十字形状部を有し、隣り合う２つの導電層の他方（Ｍ１２）も、十字形状部を有する。
図１１は、変形例４に係わる、配線層Ｍ２の２つの導電層Ｍ２１，Ｍ２２と配線層Ｍ１の２つの導電層Ｍ１１，Ｍ１２の形状と配置を説明するための上面図である。図１１は、エッジシール３の一部のみを示している。
図１１において、Ｓ２１は、半導体チップ１の表面１ａに対して直交する方向からみたときの、４つの導電層Ｍ２１，Ｍ２２，Ｍ１１，Ｍ１２の配置を示している。
Ｓ２２は、各導電層Ｍ２１，Ｍ２２，Ｍ１１，Ｍ１２の平面形状を示す。なお、図１１において、ＸＹ方向は、一例としての方向を示す。Ｓ２２は、導電層Ｍ２１，Ｍ２２をＸ方向にシフトさせて状態を示す。導電層Ｍ２１は、Ｈ字形状部ＨＰを有する。導電層Ｍ２２は、各直線部ＤＬ２３の両端部に接続された２本の延伸部ＤＬ２４、ＤＬ２５を有している。導電層Ｍ２２は、２本の延伸部ＤＬ２４とＤＬ２５の間に十字形状部ＣＰを有する。
導電層Ｍ１１及びＭ１２も、十字形状部ＣＰ１，ＣＰ２を有している。二点鎖線の矢印で示すように、２つの導電層Ｍ２１，Ｍ２２をＸＹ平面上の位置を合わせたると、４つの導電層Ｍ２１，Ｍ２２，Ｍ１１，Ｍ１２は、Ｓ２１のように配置される。
具体的には、導電層Ｍ１１の十字形状部ＣＰ１は、半導体チップ１の外縁部（図１１ではＹ方向）に沿って伸びる帯状の延伸部ＤＬ３１と、延伸部ＤＬ３１の中央部において、延伸部ＤＬ３１の両側方向（図１１ではＸ方向）に伸びる直線部ＤＬ３２を有する。導電層Ｍ１２の十字形状部ＣＰ２は、半導体チップ１の外縁部（図１１ではＹ方向）に沿って伸びる延伸部ＤＬ３３と、延伸部ＤＬ３３の延伸方向に直交する方向（図１１ではＸ方向）に延出した直線部ＤＬ３４を有する。導電層Ｍ１２の十字形状部ＣＰ２の直線部ＤＬ３４の一部が、導電層Ｍ１１の隣り合う２つの十字形状部ＣＰ１の２つの延伸部ＤＬ３１の間に位置するように、２つの導電層Ｍ１１，Ｍ１２は、配置される。
導電層Ｍ１１の形状は、各直線部ＤＬ３２の片側に接続された延伸部ＤＬ３５をさらに有している。導電層Ｍ１２の形状は、各直線部ＤＬ３４の片側に接続された延伸部ＤＬ３６を有している。図１１に示すように、導電層Ｍ１２の各十字形状部ＣＰ２と導電層Ｍ１１の各十字形状部ＣＰ１は、２つの延伸部ＤＬ３５、ＤＬ３６の間に配置される。
Ｓ２１は、Ｓ２２における二点鎖線の矢印で示すように、２つの導電層Ｍ２１，Ｍ２２をＸＹ平面上の位置を合わせたときの状態を示す。すなわち、導電層Ｍ２２の形状は、各Ｈ字形状部ＨＰを囲むように形成されて配置される。
隣り合う２つの配線層の４つの導電層の形状と配置を、図１０のようにすることにより、各配線層の２つの導電層の隣接容量と、２つの配線層の層間容量を増加させることができる。
導電層Ｍ２１とＭ１２間に層間容量ｃ１は、図９に示すように形成される。図９は、図１１におけるＩＸ－ＩＸ線に沿った断面を示す。
さらに、他の配線層Ｍ１，Ｍ０，Ｄ２，Ｄ１，Ｄ０においても、隣接容量だけでなく、層間容量も形成するように、各導電層が形状と配置を有するようにしてもよい。
なお、全ての隣接する２つの配線層Ｍ２，Ｍ１，Ｍ０，Ｄ２，Ｄ１，Ｄ０において、上述したような十字形状を含む形状による層間容量を形成しなくてもよく、隣接する２つの配線層Ｍ２，Ｍ１，Ｍ０，Ｄ２，Ｄ１，Ｄ０の一部においてのみ上述したような十字形状を含む形状による層間容量を形成するような配置をするようにしてよい。
（変形例５）
上述した実施の形態の半導体装置は、ＮＡＮＤ型フラッシュメモリであり、図５に示すように、半導体基板１１上に、周辺回路領域１２、メモリセルアレイ領域１３の順に形成され、最上層に複数の配線層Ｍ０、Ｍ１、Ｍ２が設けられた構成を有している。しかし、メモリセルアレイ領域１３を有するアレイチップと、周辺回路領域１２を有する回路チップとを貼り合わせた半導体装置において、上述した隣接容量を形成するようにしてもよい。
図１２は、本変形例５の半導体チップ１Ａの構成を説明する概略断面図である。図１２に示すように、半導体装置は、アレイチップ７００と、回路チップ８００とが貼り合わされた構成を有する。アレイチップ７００は、メモリセルアレイ２３、及び、メモリセルアレイ２３と回路チップ８００とを接続するための各種配線が形成される。アレイチップ７００は、アレイ領域と周辺領域とを含み、メモリセルアレイ２３はアレイ領域に形成される。選択ゲート線ＳＧＳである配線層７３３と、ワード線ＷＬである配線層７３２とは、半導体基板７１の表面に平行な平板状に形成される。選択ゲート線ＳＧＤである複数の配線層７３１は、ビット線ＢＬである配線層７４３の延伸するＹ方向と直交する方向（Ｘ方向）に延伸し、Ｙ方向において所定間隔で配置される。それぞれの配線層７３１は、配線層７３２の上方において、メモリピラーＭＰを貫通するように形成される。配線層７４３は、コンタクトプラグや他の配線層を介して、いずれかの貼合電極ＭＢと電気的に接続される。貼合電極ＭＢは、回路チップ８００との接続に用いられる。
アレイチップ７００のＺ方向における上面には、複数の電極パッドＰＤが設けられている。電極パッドＰＤは、ＭＡ配線層に形成される。電極パッドＰＤは、半導体チップ１Ａと外部機器との接続に用いられる。電極パッドＰＤは、貫通電極ＴＳＶ及びコンタクトプラグＣＣを介して、配線層Ｍ０のいずれかの導電層と電気的に接続される。アレイチップ７００のＺ方向における上面には、絶縁膜１１Ａｘが形成され、パッシベーション膜１１Ａｙが絶縁膜１１Ａｘ上に形成されている。パッシベーション膜１１Ａｙには、電極パッドＰＤに対応する開口部が設けられている。
回路チップ８００は、ロジック制御回路２１、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８などが形成される。半導体基板１１上に形成された複数のトランジスタＴＲのゲート電極、ソース、及びドレインは、コンタクトプラグや複数の配線層を介して、いずれかの貼合電極ＤＢと電気的に接続されている。貼合電極ＤＢは、対向する貼合電極ＭＢと電気的に接続されている。
図１３は、２つの半導体チップを貼り合わせて構成されたＮＡＮＤ型フラッシュメモリの模式図である。図１３は、エッジシール３Ａの部分の一部の断面を示している。特に、図１３は、エッジシール３Ａの部分断面を示している。図１３は、エッジシール３Ａに含まれる２つの積層体を示す。
変形例５の半導体チップ１Ａは、回路チップ８００とアレイチップ７００とを貼り合わせて形成されている。
回路チップ８００は、周辺回路領域１２を有している。周辺回路領域１２に対応するエッジシール３Ａの領域１２Ａは、半導体基板１１上に形成された複数の配線層Ｄ０～Ｄ４を有している。配線層Ｄ０は、導電層Ｄ０１，Ｄ０２等を含む。配線層Ｄ１は、導電層Ｄ１１，Ｄ１２等を含む。配線層Ｄ２は、導電層Ｄ２１，Ｄ２２等を含む。配線層Ｄ３は、導電層Ｄ３１，Ｄ３２等を含む。配線層Ｄ４は、導電層Ｄ４１，Ｄ４２等を含む。さらに、回路チップ８００は、アレイチップ７００との貼り合わせのための複数の貼合電極ＤＢを有している。複数の貼合電極ＤＢは、回路チップ８００において、アレイチップ７００と貼り合わられる面に設けられている。
導電層Ｄ０１は、導電層Ｄ１１、導電層Ｄ２１、導電層Ｄ３１、導電層Ｄ４１及び貼合電極ＤＢと、これらを接続するコンタクトプラグＣ１，Ｃ２，Ｃ３，Ｃ４及びＣＢ１により電気的に接続されている。
導電層Ｄ０２は、導電層Ｄ１２、導電層Ｄ２２、導電層Ｄ３２、導電層Ｄ４２及び貼合電極ＤＢと、これらを接続するコンタクトプラグＣ１，Ｃ２，Ｃ３，Ｃ４及びＣＢ１により電気的に接続されている。
なお、図１３では、回路チップ８００は、５つの配線層Ｄ０～Ｄ４のみが示されているが、配線層の数は、５つより少なくとも５つ以上であってもよい。
アレイチップ７００は、メモリセルアレイ領域１３を有する。アレイチップ７００は、半導体基板１１Ａ上にメモリセルアレイ領域１３と、メモリアレイ領域１３に対応するエッジシール３Ａの領域１３Ａと、配線層Ｍ０、Ｍ１を有するように形成されている。半導体基板１１Ａの下面（図１３では上側の面）には、絶縁膜１１Ａｘが設けられている。さらに、パッシベーション膜１１Ａｙが、絶縁膜１１Ａｘ上に形成されている。配線層Ｍ０は、導電層Ｍ０１，Ｍ０２等を含む。配線層Ｍ１は、導電層Ｍ１１，Ｍ１２等を含む。さらに、アレイチップ７００は、回路チップ８００との貼り合わせのための複数の貼合電極ＭＢを有している。複数の貼合電極ＭＢは、アレイチップ７００において、回路チップ８００と貼り合わられる面に設けられている。
導電層Ｍ０１は、コンタクトプラグＶ１，ＶＢ１により導電層Ｍ１１及び貼合電極ＭＢと電気的に接続されている。さらに、導電層Ｍ０１は、コンタクトプラグＣＣにより半導体基板１１Ａと電気的に接続されている。導電層Ｍ０２は、コンタクトプラグＶ１，ＶＢ１により導電層Ｍ１２及び貼合電極ＭＢと電気的に接続されている。さらに、導電層Ｍ０２は、コンタクトプラグＣＣ及び貫通電極ＴＳＶにより導電層ＭＡ２と電気的に接続されている。
導電層ＭＡ２は、絶縁膜１１Ａｘ内に形成され、貫通電極ＴＳＶは、半導体基板１１Ａを貫通してコンタクトプラグＣＣと接続されている。
なお、図１３では、アレイチップ７００は、２つの配線層Ｍ０，Ｍ１のみが示されているが、１つの配線層を有していても、３つ以上の配線層を有していてもよい。
従って、導電層Ｍ０１，Ｍ１１，ＭＢ，ＤＢ，Ｄ４１，Ｄ３１，Ｄ２１，Ｄ１１，Ｄ０１及びコンタクトプラグＶ１，ＶＢ１，ＣＢ１，Ｃ４，Ｃ３，Ｃ２，Ｃ１，ＣＣは、互いに電気的に接続された積層体を構成する。同様に、導電層ＭＡ２，Ｍ０２，Ｍ１２，ＭＢ，ＤＢ，Ｄ４２，Ｄ３２，Ｄ２２，Ｄ１２，Ｄ０２及びコンタクトプラグＶ１，ＶＢ１，ＣＢ１，Ｃ４，Ｃ３，Ｃ２，Ｃ１，ＣＳ，ＣＣ，ＴＳＶは、互いに電気的に接続された積層体を構成する。
図１３に示すように、本半導体チップ１Ａにおいて、導電層Ｍ０１には、電源電圧ＶＣＣが与えられる。電源電圧ＶＣＣが与えられる導電層Ｄ０１は、半導体基板１１のアクティブ領域ＡＡとは電気的に接続されていない。
導電層Ｍ０１に隣接する導電層Ｍ０２には、導電層ＭＡ２、貫通電極ＴＳＶ及びコンタクトプラグＣＣを介して接地電圧ＶＳＳが与えられる。接地電圧ＶＳＳが与えられる導電層Ｄ０２は、コンタクトプラグＣＳにより、半導体基板１１のアクティブ領域ＡＡとは電気的に接続されている。
なお、図１３では、導電層Ｍ０１に接続するコンタクトプラグＣＣは、半導体基板１１Ａに接続しているが、ＴＳＶを介して導電層ＭＡ１（図示なし）に接続していてもかまわない。この場合、ＭＡ１とＭＡ２間でも隣接容量が形成される。
また、メモリセルアレイ領域１３を有するアレイチップ７００と、周辺回路領域１２を有する回路チップ８００とを貼り合わせた半導体チップ１Ａにおいて、メモリセルアレイ領域１３を有するアレイチップ７００の半導体基板１１Ａは、なくてもよい。
図１４は、２つの半導体チップを貼り合わせて構成されたＮＡＮＤ型フラッシュメモリの他の例の模式図である。図１４に示す半導体チップ１Ａは、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、図１３における半導体基板１１Ａが除去された半導体チップである。絶縁層１１Ａｘ内の導電層ＭＡ２は、コンタクトプラグＣＣを介して導電層Ｍ０２と電気的に接続されている。図１４の場合、導電層Ｍ０１には、電源電圧ＶＣＣ与えられ、導電層Ｍ０２には、接地電圧ＶＳＳが与えられる。
よって、半導体チップ１Ａにおいても、上述した実施の形態と同様に、隣り合う２つ導電層間に隣接容量が形成される。
なお、図１４では、導電層Ｍ０１に接続するコンタクトプラグＣＣが形成されていないが、導電層Ｍ０１は、コンタクトプラグＣＣを介して導電層ＭＡ１（図示なし）に接続していてもかまわない。この場合、ＭＡ１とＭＡ２間でも隣接容量が形成される。
また、半導体チップ１Ａにおいても、全ての配線層あるいは一部の配線層における導電層の形状及び配置を、変形例１～４で説明したような形状及び配置にしてもよい。
（変形例６）
上述した実施の形態及び各変形例は、半導体装置としてのＮＡＮＤ型フラッシュメモリの例であるが、実施形態及び上述した変形例１～５のエッジシールは、揮発性メモリであるＤＲＡＭなどの半導体チップにも、適用可能である。
図１５は、変形例６の半導体装置のブロック図である。図１５に示すように、変形例６の半導体チップ１Ｂは、メモリセルアレイ２０１、入出力回路２１０、ロウデコーダ２２２、リードライトアンプ２３３、コマンドデコーダ２４１、カラムデコーダ２５０、コマンドアドレス入力回路２６０、クロック入力回路２７１、内部クロック発生回路２７２、及び電圧発生回路２８０等の周辺回路、並びにクロック端子ＣＫ，ＣＫ／、コマンド／アドレス端子ＣＡＴ、データ端子ＤＱＴ、データマスク端子ＤＭＴ、及び電源端子ＶＰＰ，ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱ等の複数の外部端子を備える。
メモリセルアレイ２０１は、複数のバンクＢＮＫ０～７を含む。複数のバンクＢＮＫ０～１は、それぞれ複数のワード線ＷＬｖと複数のビット線ＢＬｖ，／ＢＬｖとを有し、ワード線ＷＬｖとビット線ＢＬｖとのそれぞれの交点にはメモリセルＭＣｖが配置されている。メモリセルＭＣｖは、例えばトランジスタとして構成され、揮発性データを保持する。したがって、メモリセルアレイ２０１に記憶されたデータを維持するため、定期的にリフレッシュが行われる。図１２においては、説明の便宜上、ＤＲＡＭに設けられるリフレッシュ回路等は省略している。
このようなメモリセルＭＣｖを備えることにより、本変形例の半導体装置は、ＤＲＡＭ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））として構成される。
センスアンプ回路ＳＡＭＰは、転送ゲートを含み、ビット線ＢＬｖ，／ＢＬｖに対応して配置される。また、センスアンプ回路ＳＡＭＰは、図示しないカラムスイッチを介してローカル入出力線ＬＩＯＴ，ＬＩＯＢに接続されるとともに、転送ゲートＴＧを介してメイン入出力線ＭＩＯＴ，ＭＩＯＢに接続されている。転送ゲートＴＧはスイッチとして機能する。センスアンプ回路ＳＡＭＰは、上述の実施形態のカラムデコーダ（図２）のセンスアンプ回路と同様、メモリセルＭＣｖから読み出したデータをセンスする。
メモリセルアレイ２０１内の複数のメモリセルＭＣｖには、それぞれメモリアドレスが対応付けられている。複数の外部端子のうち、コマンド／アドレス端子ＣＡＴは、例えばメモリコントローラ等の外部装置からメモリアドレスを受信する。コマンド／アドレス端子ＣＡＴが受信したメモリアドレスは、コマンドアドレス入力回路２６０に伝達される。コマンドアドレス入力回路２６０は、メモリアドレスを受信すると、デコードされたロウアドレスＸＡＤＤをロウデコーダ２２２に送信し、デコードされたカラムアドレスＹＡＤＤをカラムデコーダ２５０に送信する。
また、コマンド／アドレス端子ＣＡＴは、例えばメモリコントローラ等からコマンドを受信する。コマンド／アドレス端子ＣＡＴが受信したコマンドは、内部コマンド信号ＩＣＭＤとしてコマンドアドレス入力回路２６０を介してコマンドデコーダ２４１に送信される。
コマンドデコーダ２４１は、内部コマンドＩＣＭＤをデコードして、内部コマンドを実行するための信号を生成する回路を含む。コマンドデコーダ２４１は、例えば活性化されたコマンドＡＣＴ及びリフレッシュコマンドＡＲＥＦをロウデコーダ２２２に送信する。ロウデコーダ２２２は、ワード線ＷＬｖに接続されており、コマンドデコーダ２４１から受信したコマンドＡＣＴ及びリフレッシュコマンドＡＲＥＦにしたがってワード線ＷＬｖを選択する。
また、コマンドデコーダ２４１は、例えばリード／ライトコマンドＲ／Ｗをカラムデコーダ２５０に送信する。カラムデコーダ２５０は、ビット線ＢＬｖに接続されており、コマンドデコーダ２４１から受信したリード／ライトコマンドＲ／Ｗにしたがってビット線ＢＬｖを選択する。
データを読み出す際には、コマンド／アドレス端子ＣＡＴがリードコマンドとともにメモリアドレスを受信する。これにより、メモリアドレスによって指定されたメモリセルアレイ２０１内のメモリセルＭＣｖからデータが読み出される。読み出しデータはリードライトアンプ２３３及び入出力回路２１０を介してデータ端子ＤＱＴから外部に出力される。
データを書き込む際には、コマンド／アドレス端子ＣＡＴが書き込みコマンドとともにメモリアドレスを受信し、データ端子ＤＱＴが書き込みデータを受信する。また必要に応じて、データマスク端子ＤＭＴにデータマスクが送信される。書き込みデータは、入出力回路２１０及びリードライトアンプ２３３を介してメモリセルアレイ２０１に送信される。これにより、書き込みデータは、メモリアドレスによって指定されたメモリセルＭＣｖに書き込まれる。
リードライトアンプ２３３は、読み出しデータ及び書き込みデータを一時的に保持する各種ラッチ回路を備える。リードライトアンプ２３３とセンスアンプ回路ＳＡＭＰとで、上述の実施形態のカラムデコーダ１４０（図２）に相当する構成が形成される。
電源端子ＶＰＰ，ＶＤＤ，ＶＳＳにはそれぞれ電源電圧ＶＰＰ，ＶＤＤ，ＶＳＳが供給され、電源電圧ＶＰＰ，ＶＤＤ，ＶＳＳは更に電圧発生回路２８０に供給される。電圧発生回路２８０は、電源電圧ＶＰＰ，ＶＤＤに基づいて各種の内部電圧ＶＯＣ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩを生成する。内部電圧ＶＯＣは主にロウデコーダ２２２で使用され、内部電圧ＶＯＤ，ＶＡＲＹは主にメモリセルアレイ２０１のセンスアンプ回路ＳＡＭＰで使用され、内部電圧ＶＰＥＲＩはその他の周辺回路ブロックで使用される。
また、電源端子ＶＤＤＱ，ＶＳＳＱにも電源電圧ＶＤＤ，ＶＳＳが供給され、電源電圧ＶＤＤ，ＶＳＳは更に入出力回路２１０に供給される。電源端子ＶＤＤＱ，ＶＳＳＱには、入出力回路２１０で発生する電源ノイズが他の回路ブロックに伝搬しないように専用の電源電圧が与えられている。なお、電源端子ＶＤＤＱ，ＶＳＳＱに供給される電源電圧ＶＤＤ，ＶＳＳは、電源端子ＶＤＤ，ＶＳＳに供給される電源電圧ＶＤＤ，ＶＳＳと同じ電圧であってよい。
クロック端子ＣＫ，／ＣＫには相補的な外部クロック信号が入力される。外部クロック信号はクロック入力回路２７１に供給される。クロック入力回路２７１は、内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、内部クロック発生回路２７２及びコマンドデコーダ２４１に供給される。
内部クロック発生回路２７２は、コマンドアドレス入力回路２６０からのクロックイネーブルＣＫＥによってイネーブルされると、様々な内部クロック信号ＬＣＬＫを生成する。内部クロック信号ＬＣＬＫは、様々な内部動作のタイミングを計るために使用される。例えば、内部クロック信号ＬＣＬＫは入出力回路２１０に出力される。入出力回路２１０は、入力された内部クロック信号ＬＣＬＫに基づいて動作を行うことで、データ端子ＤＱＴ上でデータを送信し、また、受信する。
このようなＤＲＡＭの半導体チップにおいても、実施の形態及び変形例１～５に示したエッジシールは適用可能である。
上述した実施形態及び各変形例によれば、チップサイズを縮小化できる半導体装置を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、１Ａ、１Ｂ 半導体チップ、１ａ 表面、２ 外部パッド、３、３Ａ、３ｘ エッジシール、１１ 半導体基板、１２ 周辺回路領域、１３ メモリセルアレイ領域、２１、２２ 半導体チップ、１００ メモリシステム、１１０ メモリセルアレイ、１２０ ロウデコーダ、１３０ ドライバ、１４０ カラムデコーダ、１５０ アドレスレジスタ、１６０ コマンドレジスタ、１７０ シーケンサ、２００ コントローラ、２０１ メモリセルアレイ、２１０ 入出力回路、２２２ ロウデコーダ、２３３ リードライトアンプ、２４１ コマンドデコーダ、２５０ カラムデコーダ、２６０ コマンドアドレス入力回路、２７１ クロック入力回路、２７２ 内部クロック発生回路、２８０ 電圧発生回路、７００ アレイチップ、８００ 回路チップ。

Claims (9)

  1. 素子形成領域と、
    前記素子形成領域を囲む外縁部の少なくとも一部に設けられたエッジシールと、
    を有し、
    前記エッジシールは、
    第１の導電層を有する第１の積層体と、
    第２の導電層を有する第２の積層体と、
    を有し、
    前記第１の導電層は、第１の電位が供給され、前記第２の導電層は、前記第１の電位と異なる第２の電位が供給され、前記第１の導電層は前記第２の導電層と対向する、
    半導体装置。
  2. 前記第１の導電層は、前記第２の導電層に対して前記素子形成領域側に設けられ、
    前記第１の電位は、前記第２の電位より高い、
    請求項１に記載の半導体装置。
  3. 前記第１の電位は電源電圧ＶＣＣであり、前記第２の電圧は電源電圧ＶＳＳである、
    請求項１に記載の半導体装置。
  4. 前記第１の電位は電源電圧ＶＰＰであり、前記第２の電圧は電源電圧ＶＳＳである、
    請求項１に記載の半導体装置。
  5. 前記第１の積層体は、前記第１の導電層と電気的に接続された第３の導電層を有し、
    前記第２の積層体は、前記第２の導電層と電気的に接続された第４の導電層を有し、
    前記第３の導電層は前期第４の導電層と対向する、
    請求項１に記載の半導体装置。
  6. 前記第１の導電層及び前記第２の導電層は、前記半導体装置の前記素子形成領域に対して直交する方向からみたときに、第１の方向に延伸した延伸部と、前記延伸部に直交する方向に所定の長さだけ突出しかつ前記第１の方向に沿って所定の間隔で設けられた複数の突出部を有し、
    前記第１の導電層の前記複数の突出部が、前記複数の突出部の突出方向に直交する方向において、前記第２の導電層の前記複数の突出部と交互に配置されるように、前記第１の導電層及び前記第２の導電層の前記複数の突出部は、形成されている、請求項１に記載の半導体装置。
  7. 前記第１の導電層及び前記第２の導電層の一方は、前記半導体装置の前記素子形成領域に対して直交する方向からみたときに、Ｈ字形状を有し、
    前記第１の導電層及び前記第２の導電層の他方は、前記半導体装置の前記素子形成領域に対して直交する方向からみたときに、前記Ｈ字形状を囲む形状を有している、請求項１に記載の半導体装置。
  8. 前記第１の導電層は、第１の配線層に含まれ、
    前記第２の積層体は、第３の導電層を有し、
    前記第３の導電層は、前記第１の配線層に隣接する第２の配線層に含まれ、前記第２の導電層と電気的に接続され、
    前記第１の導電層は、前記第３の導電層と対向する、
    請求項１に記載の半導体装置。
  9. 前記半導体装置は、不揮発性メモリ又は揮発性メモリを有する半導体記憶装置である、請求項１に記載の半導体装置。
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