CN103928390B

CN103928390B - 互连结构的制作方法

Info

Publication number: CN103928390B
Application number: CN201310009281.2A
Authority: CN
Inventors: 张海洋; 张城龙
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2013-01-10
Filing date: 2013-01-10
Publication date: 2016-10-05
Anticipated expiration: 2033-01-10
Also published as: CN103928390A

Abstract

一种互连结构的制作方法，包括：提供半导体衬底，所述衬底上具有栅极，在栅极周围具有侧墙，栅极两侧的衬底内具有源极、漏极；在所述源极、漏极上形成第一垫高层，所述第一垫高层具有导电能力；形成介质层，覆盖所述侧墙、栅极、源极和漏极；刻蚀所述介质层形成开口，所述开口底部露出所述第一垫高层；在所述开口内填充导电材料，形成局部互连结构。采用本发明的方法能够提高后续器件的性能。

Description

互连结构的制作方法

技术领域

本发明涉及半导体制造领域，特别涉及一种互连结构的制作方法。

背景技术

在半导体集成电路中，半导体器件之间的信号传输需要高密度的金属互连线，然而这些金属互连线带来的大电阻和寄生电容已经成为限制RC(resistance capacitance)延迟继续减小的主要因素。

在传统的半导体工艺中，金属铝一般被用作半导体器件之间的金属互连线，随着半导体工艺的发展，金属铝互连线已经部分被金属铜互连线所替代，这是因为与铝相比，铜具有较小的电阻值，采用金属铜互连线可减小RC延迟；另一方面，低介电常数绝缘材料被用作金属层之间的介电层的主要成分，减少了金属层之间的寄生电容，在实际应用中，我们一般将低介电常数绝缘材料称为低k介电材料。基于这两种材料的半导体制造工艺被称作为大马士革工艺(dual damascene)。利用大马士革工艺形成的大马士革结构广泛应用于生产线后端(back end of line，BEOL)的半导体结构中。为了减小集成电路的RC延迟，提高集成电路的RC性能，随着半导体技术的发展，大马士革结构中的介电层材料从氧化硅替换为低k(一种介电常数)介电材料，又从低k介电材料替换为超低k介电材料。

请参考图1，现有的大马士革工艺的形成方法如下：

如图1所示，提供半导体衬底100，该半导体衬底100上形成有栅极101，在栅极101的周围形成有侧墙102。在栅极两侧的衬底内形成sigma形凹槽103，该sigma形凹槽内填充锗硅材料104。所述锗硅材料104高于所述衬底表面。第一介质层105覆盖侧墙102、栅极101和锗硅材料104，在第一介质层105上形成第二介质层106。

参考图2和图3，在第二介质层106上形成图形化的第一掩膜层107，定义沟槽的位置，在第一掩膜层107上形成第二掩膜层108，定义通孔的位置。以第二掩膜层108为掩膜，刻蚀第一介质层106形成开口109，开口109的底部至部分第一介质层105，去除第二掩膜层108，以第一掩膜层107为掩膜对第一介质层105继续刻蚀，当开口109的底部露出锗硅材料104，则通孔110和沟槽111形成。去除第一掩膜层107。在通孔110底部的锗硅材料104上形成金属硅化物112。

参考图4，在通孔110和沟槽111内部填充铜，形成互连结构113。

对利用上述方法形成的互连结构进行检测发现，其所在的器件的性能不好。

发明内容

本发明解决的问题是现有形成互连结构的方法会影响器件的性能。

为解决上述问题，本发明提供一种局部互连结构的形成方法，包括：

提供半导体衬底，所述衬底上具有栅极，在栅极周围具有侧墙，栅极两侧的衬底内具有源极、漏极；

在所述源极、漏极上形成第一垫高层，所述第一垫高层具有导电能力；

形成介质层，覆盖所述侧墙、栅极、第一垫高层；

刻蚀所述介质层形成开口，所述开口底部露出所述第一垫高层；

在所述开口内填充导电材料，形成局部互连结构。

可选的，栅极两侧的衬底内具有凹槽，所述凹槽内具有半导体材料；栅极两侧的半导体材料分别作为源极和漏极；

所述第一垫高层的形成方法为：外延生长。

可选的，所述半导体材料为锗硅材料或碳化硅材料，所述第一垫高层的材料为硅。

可选的，所述凹槽为sigma形凹槽。

可选的，形成第一垫高层后，形成介质层之前，还包括：去除部分高度的侧墙，剩余侧墙的顶面与所述第一垫高层顶面相平。

可选的，形成开口后，在所述第一垫高层的表面形成金属硅化物。

可选的，在所述开口内填充导电材料之前，还包括：在所述金属硅化物上形成第二垫高层，所述第二垫高层具有导电能力。

可选的，所述第二垫高层的材料为钴钨磷。

可选的，所述介质层为单层结构或叠层结构。

可选的，所述开口包括双镶嵌工艺中形成的通孔和沟槽。

可选的，所述栅极为前栅工艺的多晶硅栅极。

可选的，所述栅极为后栅工艺的金属栅极。

可选的，所述侧墙的材料为氮化硅。

可选的，去除部分高度侧墙的方法为回刻。

可选的，所述介质层为低k材料或超低k材料。

与现有技术相比，本发明的实施例具有以下优点：

本发明在所述源极、漏极上形成第一垫高层，所述第一垫高层具有导电能力，可以减小开口的深宽比，从而在开口内形成导电材料的过程中，减小空隙的形成，进而提高后续形成的半导体器件的性能。

更进一步的，在所述介质层内刻蚀形成开口的过程中，如果开口的位置发生偏移，形成的开口的底部除了暴露了第一垫高层的上表面，还有可能暴露剩余侧墙的表面，后续在凹槽内的半导体材料上形成金属硅化物时，金属硅化物只能形成在第一垫高层的上表面，不能形成在剩余侧墙的表面，从而，避免形成离栅极太近的金属硅化物，进而避免器件产生漏电流的现象。

附图说明

图1至图4是采用现有技术的方法形成的互连结构的剖面结构示意图；

图5是本发明的互连结构的形成方法的流程示意图；

图6至图12是本发明实施例的互连结构的剖面结构示意图；

图13是本发明另一实施例的互连结构的剖面结构示意图。

具体实施方式

发明人发现和分析，现有的形成互连结构的方法会影响器件性能的原因是：参考图2至图4，在第一介质层105和第二介质层106采用图案化的方法形成开口109的过程中，由于光刻工艺有一定的精度，在形成开口109的过程中，位置容易发生偏移。由于开口109的位置容易发生偏离，而且锗硅材料高于衬底表面，因此后续形成的通孔110的底部会出现不仅暴露了sigma形凹槽103的部分上表面，而且暴露离栅极101很近的侧面，后续在sigma形凹槽103内的锗硅材料上形成金属硅化物112时，金属硅化物112不仅形成在锗硅材料104的上表面上，而且还形成在锗硅材料104的侧面，使得金属硅化物112距离栅极101太近，后续形成的器件容易产生漏电流。

另外，参考图4，现有技术中，在第一介质层105和第二介质层106内形成的通孔110的深宽比较大，在通孔110内填充铜形成互连结构113的过程中，容易形成空隙114，影响后续器件的电迁移(electromigration，EM)性能、应力迁移(stress migration，SM)性能。

下面结合附图，通过具体实施例，对本发明的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。根据这些实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。

图5是本发明的互连结构的形成方法的流程示意图。图6至图12是本发明实施例的互连结构的剖面结构示意图。下面将图6至图12与图5结合起来对本发明的实施例的互连结构的形成方法进行详细说明。

首先参考图6，执行图5中的步骤S11，提供半导体衬底200，所述衬底200上具有栅极201，在栅极201周围具有侧墙202，栅极两侧的衬底内具有源极、漏极。

所述半导体衬底200可以是单晶硅(monocrystalline)衬底，也可以是绝缘体上硅(silicon on insulator)衬底。当然，它也可以是本领域技术人员所熟知的其它衬底材料。

栅极201为前栅工艺中的多晶硅栅极，也可以为后栅工艺中的金属栅极。本实施例为金属栅极。

侧墙202的材料为氮化硅。

栅极201两侧的衬底内具有凹槽203，所述凹槽203内具有半导体材料204；栅极两侧的半导体材料分别作为源极和漏极。本实施例中，源极或漏极的形成方法如下：在侧墙202的两侧衬底内形成凹槽，对凹槽的形状可以不作限制，例如可以为矩形或碗形等，本实施例中较佳为sigma形凹槽203。在有效尺寸范围内，sigma形凹槽203的开口更加靠近沟道区，有利于后续在沟道区形成较大的应力，以提高沟道区的载流子迁移率，改善后续晶体管的性能。当该晶体管为NMOS晶体管时，半导体材料为碳化硅材料；当该晶体管为PMOS晶体管时，半导体材料为锗硅材料。本实施例，在凹槽203内填充锗硅材料204形成源极、漏极。

接着，参考图7，执行图5中的步骤S12，在所述源极、漏极上形成第一垫高层205，所述第一垫高层205具有导电能力。

本实施例中，第一垫高层205的材料为硅，第一垫高层205的形成方法为在锗硅材料204的表面外延生长。第一垫高层205的作用为减小后续形成的通孔的深宽比，使得在该通孔中填充导电材料时，不会产生空隙。第一垫高层的厚度可以根据工艺需求进行选择。

继续参考图7，形成第一垫高层205之后，去除栅极201周围的部分高度侧墙202，使得剩余侧墙202的顶面与第一垫高层205的顶面相平。去除部分高度的侧墙202的方法为回刻。

接着，继续参考图7，执行图5中的步骤S13，形成介质层206，覆盖所述侧墙202、栅极201、源极和漏极。

介质层可以为单层结构或叠层结构，本实施例中，介质层206为叠层结构：包括第一介质层2061，第二介质层2062和第三介质层2063。其中，第一介质层2061覆盖剩余侧墙202顶面、栅极201表面和第一垫高层205顶面，第二介质层2062形成在第一介质层2061之上，第三介质层2063形成在第二介质层2062之上。第一介质层2061和第三介质层2063为低k材料或超低k材料。所述低k材料为SiO₂、SiOF、SiCOH、SiO、SiCO或者SiCON；所述超低k材料为黑钻石。第二介质层2062的材料为氮化硅，第二介质层2062的作用有两个方面：一方面是作为后续形成沟槽步骤中的刻蚀停止层，另一方面，在后续形成金属硅化物的工艺中，可以保护金属栅极不受损伤。在其它实施例中，介质层也可以为单层结构。

接着，参考图8至图11，执行图5中的步骤S14，刻蚀所述介质层206形成开口211，所述开口211底部露出所述第一垫高层205。

参考图11，本实施例中，开口211为双镶嵌结构中的沟槽2112和通孔2111。下面以形成双镶嵌结构中的沟槽和通孔为例说明开口211的形成方法。具体形成工艺为：

参考图8和图11，在第三介质层2063的表面形成图形化的第一掩膜层208，定义沟槽2112的位置。形成第一掩膜层208后，在所述图形化的第一掩膜层208表面形成图形化的第二掩膜层209，定义所述通孔2111的位置。第一掩膜层208的材料可以是常见的硬掩膜材料形成，如氧化硅、氮化硅、氮氧化硅、碳化硅。但随着半导体器件尺寸不断缩小，获得特征尺寸逐渐缩小的通孔、沟槽变得越来越困难，且仅使用上述掩膜材料会导致通孔、沟槽的形貌不佳，例如沟槽侧壁不够光滑等现象。因此，金属硬掩膜(metal hardmask)材料的应用可以提供较佳的形貌控制，而且可以减少刻蚀次数。故在本发明的优选实施例中，所述硬掩膜层为金属硬掩膜，在所述金属硬掩膜下方还可形成其它硬掩膜层如碳化硅、氮化硅等。所述金属硬掩膜的材质可为氮化钛、氮化硼等常见的金属硬掩膜材料。

参考图9，以图形化的第二掩膜层209为掩膜，刻蚀第一介质层2061，第二介质层2062和部分第三介质层2063，在介质层206内形成槽210，形成槽210后，去除图形化的第二掩膜层209。

参考图10，以所述图形化的第一掩膜层208为掩膜刻蚀第三介质层2063至第二介质层2062停止，形成沟槽2112，同时槽210被继续刻蚀形成通孔2111。通孔2111的底部露出第一垫高层205，之后，去除图形化的第一掩膜层208。开口211包括沟槽2112和通孔2111。

接着，参考图11，在所述开口211内的第一垫高层205表面形成金属硅化物212。

形成金属硅化物的方法为本领域技术人员熟知技术，在此不再赘述。

需要说明的是，步骤S 12中的剩余侧墙202的作用为：当形成的槽210的位置如果发生偏移，形成的通孔2111的底部除了暴露了第一垫高层205的上表面，还有可能暴露剩余侧墙202的表面，后续在sigma形凹槽103内的锗硅材料上形成金属硅化物212时，金属硅化物212只能形成在第一垫高层205的上表面，不能形成在剩余侧墙202的表面，从而，避免形成离栅极太近的金属硅化物212，进而避免产生器件产生漏电流的现象。

本实施例中，在开口211内的第一垫高层205表面形成金属硅化物212后，继续在金属硅化物212的上表面形成第二垫高层213。其中，第二垫高层具有导电能力，第二垫高层213的材料为钴钨磷(CoWP)，钴钨磷层的形成方法为沉积。然后采用离子刻蚀的方法将钴钨磷层进行刻蚀，使得钴钨磷层的高度为通孔总高度的5％～20％。其它实施例中，既能减小通孔的深宽比，又不影响金属硅化物和后续导电材料填充的材料也能实施本发明。

需要说明的是，本实施例中，栅极201为金属栅极，形成开口211后，不需要去除沟槽2112底部的第二介质层2062，防止在形成第二垫高层213的同时也在金属栅极的表面形成第二垫高层213，保护栅极不受损伤。继续参考图11，在形成第二垫高层213后去除第二介质层2062。在其它实施例中，栅极如果是多晶硅层时，形成开口211后，就需要去除沟槽2112底部的第二介质层2062。

接着，参考图12，执行图5中的步骤S15，在所述开口内填充导电材料214，形成局部互连结构。

本实施例中，导电材料214为金属，例如，可以为铝、铜、钨等。其中，优选铝金属，因为铝金属具有低阻率的特性(3.65μΩ-cm)。具体形成方法为将铝金属溅射沉积在所述开口211内，然后用快速热处理的方法进行高温回流。当然，其他实施例中，所述开口211内电镀金属铜，也能实施本发明，并且电镀金属铜的方法简单方便。

需要说明的是，本实施例中，在通孔2111内形成第一垫高层和第二垫高层，可以使得通孔2111的深宽比减小，从而减小填充导电材料时产生的空隙现象。

在其它实施例中，请参考图13，开口211也可以为通孔，也能实现本发明。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种互连结构的制作方法，其特征在于，包括：

形成介质层，覆盖所述侧墙、栅极、第一垫高层；

在所述开口内填充导电材料，形成局部互连结构；

形成第一垫高层后，形成介质层之前，还包括：去除部分高度的侧墙，剩余侧墙的顶面与所述第一垫高层顶面相平。

2.如权利要求1所述的制作方法，其特征在于，栅极两侧的衬底内具有凹槽，所述凹槽内具有半导体材料；栅极两侧的半导体材料分别作为源极和漏极；

所述第一垫高层的形成方法为：外延生长。

3.如权利要求2所述的制作方法，其特征在于，所述半导体材料为锗硅材料或碳化硅材料，所述第一垫高层的材料为硅。

4.如权利要求2所述的制作方法，其特征在于，所述凹槽为sigma形凹槽。

5.如权利要求1所述的制作方法，其特征在于，形成开口后，在所述第一垫高层的表面形成金属硅化物。

6.如权利要求5所述的制作方法，其特征在于，在所述开口内填充导电材料之前，还包括：在所述金属硅化物上形成第二垫高层，所述第二垫高层具有导电能力。

7.如权利要求6所述的制作方法，其特征在于，所述第二垫高层的材料为钴钨磷。

8.如权利要求1所述的制作方法，其特征在于，所述介质层为单层结构或叠层结构。

9.如权利要求1所述的制作方法，其特征在于，所述开口包括双镶嵌工艺中形成的通孔和沟槽。

10.如权利要求1所述的制作方法，其特征在于，所述栅极为前栅工艺的多晶硅栅极。

11.如权利要求1所述的制作方法，其特征在于，所述栅极为后栅工艺的金属栅极。

12.如权利要求1所述的制作方法，其特征在于，所述侧墙的材料为氮化硅。

13.如权利要求1所述的制作方法，其特征在于，去除部分高度侧墙的方法为回刻。

14.如权利要求1所述的制作方法，其特征在于，所述介质层为低k材料或超低k材料。