KR101008986B1 - 트랜지스터의 게이트 형성 방법 - Google Patents
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Abstract
반도체 기판에 활성 영역을 설정하는 트렌치들을 형성하고, 활성 영역에 리세스(recess)홈을 형성한다. 활성 영역 상에 산소 플라즈마를 제공하는 플라즈마 산화(plasma oxidation)를 수행하여 플라즈마 산화물층을 형성한 후 스트립(strip)하여, 소자분리층 형성 시 질화물층 라이너(liner)의 침식에 따른 질소 융해(nitrogen dissolution)에 의해 수반된 활성 영역의 질소 오염층을 제거한다. 활성 영역 상에 산소 가스의 산화 반응에 의한 건식 산화(dry oxidation)로 게이트 산화물층을 형성하고, 리세스홈을 채우는 게이트를 형성하는 트랜지스터의 게이트 형성 방법을 제시한다. 건식 산화 이후에 산소 라디칼의 산화 반응에 의한 라디칼 산화를 더 수행할 수 있다.
리세스 게이트, 건식 산화, 라디칼 산화, 질소 융해, GOI, GIDL
Description
본 발명은 반도체 소자에 관한 것으로, 특히, 동작 신뢰성을 개선하는 트랜지스터(transistor)의 게이트(gate) 형성 방법에 관한 것이다.
디램(DRAM) 소자와 같은 반도체 소자의 디자인 룰(desi후 rule)이 급격히 축소되며, 단채널 효과(short channel effect)를 억제하기 위해서 유효 채널(channel) 길이를 보다 길게 확장하기 위한 방법으로 리세스 게이트(recess gate) 구조가 도입되고 있다. 리세스 게이트 구조는, 게이트(gate) 아래의 반도체 기판의 채널 영역을 리세스(recess)시키고, 리세스된 홈을 채우게 게이트를 형성하여 구현되고 있다. 리세스 게이트 구조는 리세스홈에 의한 채널 길이의 확장을 구현할 수 있으며, 리세스홈의 바닥에 선폭이 보다 큰 벌브(bulb)를 형성하여 이러한 채널 길이 확장 효과를 더 증대시키고 있다. 채널 길이의 확장은 셀 트랜지스터들의 문턱 전압(Vt)의 마진(margin)을 보다 확보할 수 있는 효과를 유도할 수 있다.
이러한 리세스 게이트 구조는 채널 길이의 확장을 구현하는 이점이 있는 반면에, 리세스홈의 바닥 표면 및 측벽 표면 상을 덮게 게이트 산화물층이 도입되므로, 리세스홈의 바닥 아래 채널 부분뿐만 아니라, 게이트 측벽 아래 채널 부분에도 게이트에 의한 전계가 인가되게 된다. 이에 따라, 리세스홈 측벽 벽면 아래에 유기되는 전계에 의해, 게이트 유기 드레인 누설 전류(GIDL: Gate Induced Drain Leakage)가 증가되는 문제가 유발될 수 있다. 이러한 게이트의 측벽 방향에서의 누설 전류의 증가는 트랜지스터의 리프레시(refresh) 시간을 감소시키는 요인으로 작용할 수 있다. 이러한 게이트로부터 인가되는 전계에 의한 전류 누설은 게이트 산 화물층의 막질 특성이나 두께에 주로 의존하고 있으므로, 이러한 GIDL을 억제할 수 있는 게이트 산화물층의 형성 방법을 개발하는 것이 요구되고 있다.
한편, 디램(DRAM) 소자의 메모리 셀(memory cell)을 구성하는 셀 트랜지스터들은 셀 영역에서 배치되고 있지만, 메모리 셀을 구동하거나 제어하는 데 요구되는 주변 회로(peripheral circuit)를 구성하는 주변 트랜지스터들은 주변 영역에 배치되고 있다. 주변 트랜지스터들 중 일부는 셀 트랜지스터에 비해 빠른 동작 속도를 유지하도록 형성될 수 있으며, 이를 위해서 주변 트랜지스터의 제1게이트 산화물층은 셀 트랜지스터의 제2게이트 산화물층에 비해 얇은 두께로 형성될 수 있다.
주변 트랜지스터를 구성하는 제1게이트 산화물층이 보다 얇게 형성됨에 따라, 제1게이트 산화물층의 두께가 국부적으로 얇아지는 현상에 의한 동작 특성 열화 문제, 예컨대, 게이트 산화물 무결성(GOI: Gate Oxide Integrity)의 신뢰성이 저하되는 문제가 발생될 수 있다. 제1게이트 산화물층이 활성 영역(active region)과 소자분리 영역(isolation region)의 경계에서 국부적으로 얇아지는 현상에 의해 이러한 GOI 특성의 열화가 유발될 수 있다.
제1게이트 산화물층의 국부적 얇아짐은 경계 부분의 활성 영역 가장자리 부분에 질소(N)의 융해(dissolution)가 유발되는 데 주로 기인할 수 있다. 활성 영역은 얕은트렌치소자분리(STI: Shallow Trench Isolation)와 같은 소자분리 구조가 소자분리 영역에 형성되어 설정된다. 활성 영역을 설정하는 트렌치(trench)를 소자분리 영역에 형성하고, 트렌치 내벽 상에 질화물 라이너(nitride liner)를 포함하는 라이너층을 형성한 후, 트렌치를 채우는 절연층을 형성하여 소자분리 구조를 형 성한다. 트렌치를 채우는 절연층으로 고밀도 플라즈마 산화물(High Density Plasma oxide)이 주로 이용될 수 있는 데, HDP 산화물층의 증착시 질화물 라이너가 침식(attack)되는 현상이 수반될 수 있다. 질화물 라이너가 침식될 경우, 질화물 내의 질소 원자가 인근하는 활성 영역의 가장자리 부분에 융해되어, 활성 영역의 실리콘 표면 아래로 질소 원자가 확산될 수 있다.
이와 같이 융해된 질소 원자는 활성 영역 상에 제1게이트 산화물층으로 산화물층이 형성되는 것을 억제시키고 방해하게 되며, 이에 따라, 활성 영역의 가장자리 부분에는 제1게이트 산화물층의 형성 또는 성장이 억제되어 그 두께가 상대적으로 얇아지게 된다. 이러한 국부적으로 얇은 두께로 제1게이트 산화물층이 형성되면, 제1게이트 산화물층 상에 도입되는 주변 게이트에 상대적으로 높은 전압이 인가될 때, 인가되는 전계에 의해 주변 게이트와 하부의 활성 영역의 실리콘 기판이 전기적으로 연결되는 브리지(bridge) 현상이 유발될 수 있다. 이와 같은 GOI 특성의 열화 또한 게이트 산화물층의 형성 과정에 의존할 수 있으므로, GOI 특성 열화를 억제할 수 있는 게이트 산화물층의 형성 방법을 개발하는 것이 요구되고 있다.
본 발명은 게이트 산화물 무결성(GOI)을 개선하고 게이트 유기 드레인 누설 전류(GIDL)를 억제할 수 있는 트랜지스터의 게이트 형성 방법을 제시하고자 한다.
본 발명의 일 관점은, 반도체 기판에 활성 영역을 설정하는 트렌치들을 형성하는 단계; 상기 트렌치 벽면 상에 질화물층을 포함하는 라이너(liner)를 형성하는 단계; 상기 라이너 상에 상기 트렌치들을 채우는 소자분리층을 형성하는 단계; 상기 활성 영역의 일부를 선택적으로 식각하여 리세스(recess)홈을 형성하는 단계; 상기 활성 영역 상에 산소 플라즈마를 제공하는 플라즈마 산화(plasma oxidation)를 수행하여 플라즈마 산화물층을 형성하는 단계; 상기 플라즈마 산화물층을 스트립(strip)하여 상기 소자분리층 형성 시 상기 질화물층의 침식에 따른 질소 융해(nitrogen dissolution)에 의해 수반된 상기 활성 영역의 질소 오염층을 제거하는 단계; 상기 활성 영역 상에 게이트 산화물층을 형성하는 단계; 및 상기 게이트 산화물층 상에 상기 리세스홈을 채우는 게이트를 형성하는 단계를 포함하는 트랜지스터의 게이트 형성 방법을 제시한다.
상기 플라즈마 산화물층은 산소 가스(O2) 및 질소 가스(N2), 헬륨 가스(He)를 도입하고 전기장의 변화를 인가하여 플라즈마 여기되는 상기 산소 플라즈마에 의한 산화 반응에 의해서 20Å 내지 40Å 두께로 형성될 수 있다.
상기 플라즈마 산화물층을 스트립하는 단계는 상기 플라즈마 산화물층은 버퍼 산화물 식각액(BOE)로 식각하는 단계를 포함할 수 있다.
상기 게이트 산화물층을 형성하는 단계는 상기 활성 영역 상에 산소 가스를 제공하여 상기 산소 가스의 산화 반응에 의한 건식 산화(dry oxidation)를 수행하는 단계를 포함할 수 있다.
상기 건식 산화 이후에 상기 산소 라디칼(radical)을 제공하여 산소 라디칼의 산화 반응에 의한 라디칼 산화를 수행할 수 있다.
상기 건식 산화에 의해 상기 리세스홈의 측벽을 덮는 부분이 상기 리세스홈의 바닥을 덮는 부분의 두께 보다 두꺼운 산화물층이 형성될 수 있다.
본 발명의 다른 일 관점은, 반도체 기판의 주변 영역에 제1활성 영역을 설정하고 셀 영역에 제2활성 영역을 설정하는 트렌치들을 형성하는 단계; 상기 트렌치 벽면 상에 질화물층을 포함하는 라이너(liner)를 형성하는 단계; 상기 라이너 상에 상기 트렌치들을 채우는 소자분리층을 형성하는 단계; 상기 제2활성 영역의 일부를 선택적으로 식각하여 리세스(recess)홈을 형성하는 단계; 상기 제1 및 제2활성 영역 상에 산소 플라즈마를 제공하는 플라즈마 산화(plasma oxidation)를 수행하여 플라즈마 산화물층을 형성하는 단계; 상기 플라즈마 산화물층을 스트립(strip)하여 상기 소자분리층 형성 시 상기 질화물층의 침식에 따른 질소 융해(nitrogen dissolution)에 의해 수반된 상기 활성 영역의 질소 오염층을 제거하는 단계; 상기 제1 및 제2활성 영역 상에 산소 가스를 제공하여 건식 산화(dry oxidation)를 수행하여 제1게이트 산화물층을 형성하는 단계; 상기 제1활성 영역 상의 상기 제1게이 트 산화물층 부분을 선택적으로 제거하여 상기 제1활성 영역의 표면을 노출하는 단계; 상기 노출된 제1활성 영역의 표면 및 잔류된 상기 제1게이트 산화물층 상에 산소 라디칼(radical)을 제공하는 라디칼 산화를 수행하여 제2게이트 산화물층을 형성하는 단계; 및 상기 제2게이트 산화물층 상에 상기 제1활성 영역 상의 제1게이트 및 상기 제2활성 영역에서 상기 리세스홈을 채우는 제2게이트를 형성하는 단계를 포함하는 트랜지스터의 게이트 형성 방법을 제시한다.
상기 소자분리층을 형성하는 단계는 상기 트렌치를 채우는 고밀도플라즈마 산화물(HDP-oxide)층을 증착하는 단계를 포함하고, 상기 질소 오염층은 상기 고밀도플라즈마 산화물층의 증착시 상기 질화물층이 침식(attack)되어 유발될 수 있다.
상기 고밀도플라즈마 산화물(HDP-oxide)층 아래에 상기 트렌치의 내측을 채우는 스핀온유전물층(SOD)을 형성하는 단계를 더 포함할 수 있다.
상기 리세스홈은 바닥 부분에 선폭이 상대적으로 넓은 벌브(bulb) 부분을 가지게 형성될 수 있다.
상기 제2게이트 산화물층을 질소 가스 분위기에서 어닐링(annealing)하는 단계를 더 포함할 수 있다.
본 발명의 실시예는 게이트 산화물 무결성(GOI)을 개선하고 게이트 유기 드레인 누설 전류(GIDL)를 억제할 수 있는 트랜지스터 소자의 이중 게이트 형성 방법을 제시할 수 있다.
본 발명의 실시예에서는 리세스홈(recess groove)이 형성된 반도체 기판 표면 상에 플라즈마(plasma) 산화 및 스트립(strip)을 수행하여, 융해된 질소 원자에 오염된 기판 표면 부분을 유효하게 제거한다. 연후에, 반도체 기판에 건식 산화(dry oxidation)를 수행하여 제1게이트 산화물층을 형성하고, 주변 영역의 제1게이트 산화물층 부분을 식각한 후, 제2게이트 산화물층을 라디칼(radical)을 이용한 라디칼 산화로 형성한다.
본 발명의 실시예에서는 플라즈마 산화는 산소 가스(O2)와 같은 산화 가스를 플라즈마로 여기시켜, 플라즈마 내의 산소 이온(ion) 등을 포함하는 산소 플라즈마를 산화 소스로 이용하여 이러한 산소 플라즈마에 의한 산화 반응을 유도하는 과정을 의미하고, 건식 산화는 산소 가스와 같은 산화 가스를 산화 소스로 직접 이용하여 산소 가스와 실리콘의 산화 반응을 이용하는 과정을 의미하고, 라디칼 산화는 산소 가스를 라디칼로 여기시켜 산소 라디칼을 유도하고, 산소 라디칼과 실리콘의 산화 반응을 이용하는 과정을 의미한다. 산소 라디칼은 산소 가스에 전기장의 변화를 인가시킴으로써, 산소 가스로부터 생성될 수 있다.
산소 라디칼은 산소 플라즈마와 달리 이온 상태로 해리된 상태가 아니므로, 산소 플라즈마에 비해 낮은 에너지 준위를 가지는 것으로 이해될 수 있다. 따라서, 라디칼 산화는 플라즈마 산화에 비해 하부의 실리콘 결정 구조에 손상을 보다 유효하게 억제하며 수행될 수 있어, 게이트 산화물층 형성에 유효하게 적용될 수 있다. 이러한 산소 라디칼은 산소 가스를 직접 이용하는 경우에 비해 더 높은 산화 반응 성을 유도할 수 있어, 두께 균일성을 가지는 산화물층을 컨포멀(conformal)하게 형성하는 데 유용하다. 따라서, 리세스홈의 내부 바닥면이나 측벽 면상에 균일한 두께로 게이트 산화물층을 형성하는 데 라디칼 산화가 유용하게 적용될 수 있다.
건식 산화는 하부 구조의 형상에 의존하여 산화물층의 두께가 국부적으로 변화되는 양상을 보인다. 따라서, 건식 산화를 이용하여 리세스홈의 측벽 면상에 보다 두꺼운 두께를 가지고, 리세스홈의 바닥 면상에 보다 얇은 두께를 가지는 산화물층이 형성되도록 유도할 수 있다. 이러한 국부적 두께 다름은, 리세스홈의 바닥에 산소 가스가 도달하여 반응할 확률이 상대적으로 낮은 데 기인한다.
도 1 내지 도 12는 본 발명의 실시예에 따른 이중 게이트 형성 방법을 보여주는 도면들이다.
도 1을 참조하면, 반도체 기판(100)의 주변 영역(peripheral region: 101)에 제1활성 영역(102)을 설정하는 제1트렌치(trench: 201) 및 셀 영역(cell region; 103)에 제2활성 영역(104)을 설정하는 제2트렌치(203)들을 선택적 식각 과정으로 형성한다. 트렌치들(201, 203) 벽면 상에 질화물(nitride)층을 포함하는 라이너(liner: 310))를 형성하고, 라이너(310) 상에 트렌치들(201, 203)을 채우는 소자분리층(320)을 형성한다. 제2활성 영역(104)의 일부를 선택적으로 식각하여 리세스 게이트 구조를 위한 리세스홈(400)을 형성한다. 리세스홈(400)은 바닥 부분에 선폭이 상대적으로 넓은 벌브(bulb) 부분을 가지는 벌브형 리세스홈 구조로 형성될 수 있다.
한편, 소자분리층(320)은 스핀온유전물층(SOD: Spin On Dielectric: 321)과 같은 유동성 절연층을 트렌치(201, 203)의 일부를 채우게 형성하고, 스핀온유전물층(321) 상에 보다 치밀한 막질 특성을 가져 스핀온유전물층(321)의 변형에 저항하는 고밀도플라즈마 산화물층(HDP-oxide: 323)을 형성하여 구현될 수 있다. 스핀온유전물층(321)은 폴리실라잔(polysilazane)과 같은 실리콘을 함유하는 폴리머(polymer) 물질을 이용하여 형성될 수 있다.
HDP- 산화물층(323)을 형성하는 과정은 증착과 식각이 동시에 또는 교번적으로 이루어지는 과정이며, 이에 따라, 보다 치밀한 막질의 형성 및 오버행(overhang)의 억제를 도모하는 효과를 얻을 수 있다. 그런데, 이러한 HDP-산화물층(323)을 형성하는 과정에 트렌치(201, 203)의 입구 모서리 부분에서 라이너(310)의 침식(attack) 또는 손상이 유발될 수 있다. 이러한 라이너(301)에 손상에 의해서 후속되는 게이트 산화물층의 형성 시 국부적 두께 감소 현상(thinning phenomenon)이 유발될 수 있다.
도 2를 참조하면, 소자분리층(320)을 구성하는 HDP-산화물층(323)을 형성하는 과정 중에, 라이너(310)에 대한 손상 또는 침식이 유발될 경우, 라이너(310)를 이루는 측벽 산화물층(311), 질화물층(313) 및 라이너 산화물층(350)의 3중 구조 중 질화물층(313)에의 침식 손상이 게이트 산화물층(401)의 국부적 두께 감소 현상(402)을 유발할 수 있다. 질화물층(313)의 침식은 질화물 내의 질소(N) 원자의 이탈을 유발하고 이탈된 질소 원자는 인근하는 제1활성 영역(102)의 가장자리 부분에 융해되어, 제1활성 영역(102)의 실리콘(Si) 표면 아래로 질소(N) 원자가 확산되게 된다. 이에 따라, 표면 아래에 질소 원자의 융해에 따른 질소 오염층(314)이 유 발되게 된다. 이러한 질소 오염층(314)에 포함된 질소 원자는, 게이트 산화물층(401)의 성장을 저해하는 작용을 유도하고, 이에 따라, 게이트 산화물층(401)에 국부적 두께 감소를 유발하게 된다.
이러한 국부적 두께 감소를 억제하기 위해서, 게이트 산화물층(401)을 형성하는 과정을 건식 산화 보다 더 산화 반응성이 높은 산소 라디칼을 이용하는 라디칼 산화 방식을 이용할 수 있다. 라디칼 산화 방식은 산소 라디칼의 높은 산화 반응성에 의존하여, 형성되는 산화물층의 두께가 전체적으로 균일해지는 효과를 유도할 수 있다. 따라서, 형성되는 산화물층은 리세스홈(도 1의 400)의 측벽 상에 연장된 부분과 바닥 상에 형성된 부분이 실질적으로 대등하게 된다. 이러한 경우, 리세스홈(400)의 측벽에 걸리는 GIDL 전계가 상당히 높게 유발될 수 있어, GIDL 누설이 상당히 우세해질 수 있다. 본 발명의 실시예에서는 라디칼 산화를 도입하는 것을 배제하고, 건식 산화를 수행하여 게이트 산화물층(401)을 형성하되, 국부적 두께 감소 현상(402)을 억제하는 방법을 제시한다.
도 3 및 도 4를 참조하면, 질소 오염층(314)을 제거하기 위해서, 게이트 산화물층 형성 이전에 사전 세정(precleaning)으로 수행되던 습식(wet) 세정을 배제하고, 제1 및 제2활성 영역(102, 104) 상에 산소 플라즈마를 제공하는 플라즈마 산화(plasma oxidation)를 수행한다. 이러한 플라즈마 산화에 의해서 플라즈마 산화물층(410)을 형성된다.
플라즈마 산화는 트랜스폼커플플라즈마 장비(TCP: Transformed Coupled Plasma)와 같이 전기장의 변화에 의해 가스를 플라즈마 상태로 여기시키는 장비에 서 수행될 수 있다. 예컨대, 80mTorr 정도의 고진공으로 챔버(chamber)를 유지하고, 600W 정도의 파워(power)를 플라즈마 여기를 위해 인가하고, 100V 정도의 백 바이어스(back bias)를 기판(100) 후면에 인가한다. 이때, 산소 가스(O2)를 대략 190sccm으로 제공하고, 질소 가스를 대략 50sccm으로 제공한다. 또한, 100sccm의 헬륨 가스(He)를 제공한다. 이때, 대략 400℃ 이하의 상당히 낮은 온도로 산화 과정이 수행되므로, 열적 부담(thermal budget)에 의한 트랜지스터 특성 열화를 억제할 수 있다. 여기된 플라즈마는 이온 상태로 해리된 산소 이온과 같은 반응성 이온을 포함하고 있으며, 이러한 반응성 이온과 활성 영역(102, 104)의 실리콘(Si)이 산화 반응하여 플라즈마 산화물층(410)이 생성된다.
플라즈마 산화는 반응성 이온에 의한 산화 반응이 주된 메커니즘(mechanism)으로 작용하므로, 질소 오염층(314)의 질소에 의한 산화 억제 작용을 극복하여 이러한 질소 오염층(314)이 포함된 제1활성 영역(102) 표면층을 산화시키게 된다. 이때, 질소 오염층(314)을 포함하여 플라즈마 산화물층(410)이 형성되게, 플라즈마 산화물층(410)은 대략 20Å 내지 40Å 두께로 형성된다.
도 5 및 도 6을 참조하면, 플라즈마 산화물층(410)을 스트립(strip)하여 질소 오염층(314)이 제거된 깨끗한 가장자리 표면(105)이 노출되게 한다. 스트립 과정은 버퍼 산화물 식각액(BOE: Buffer Oxide Etchant)과 같은 산화물 식각액을 이용한 습식 과정으로 수행될 수 있다. 이때, BOE는 대략 300 : 1 정도로 희석된 상태로 사용될 수 있다. 이러한 플라즈마 산화물층(410)의 제거에 의해서, 질화물 층(313)의 침식에 따른 질소 융해(nitrogen dissolution)에 의해 수반된 제1활성 영역(102)의 질소 오염층(314)은 제거될 수 있다.
도 7 및 도 8을 참조하면, 제1 및 제2활성 영역(102, 104) 상에 산소 가스를 제공하여 건식 산화(dry oxidation)를 유도하여 제1게이트 산화물층(430)을 형성한다. 건식 산화는 산소 가스만을 제공하거나 질소 가스에 의해 희석된 산소 가스를 이용하여, 대략 750℃ 내지 900℃ 정도의 온도로 수행된다. 산화 반응은 산소 가스와 실리콘의 직접적인 반응에 의해 이루어진다. 제1게이트 산화물층(430)은 대략 70Å 내지 100Å 정도 두께로 형성될 수 있다.
질소 오염층(314)이 잔존할 경우 이러한 건식 산화에 의해서 국부적 두께 감소 현상(도 2의 402)이 유발될 수 있으나, 플라즈마 산화물층(410)의 스트립에 의해 질소 오염층(314)이 제거된 상태이므로, 가장자리 표면(105) 상에도 제1게이트 산화물층(430)이 정상적인 두께를 유지하며 형성될 수 있다.
제1게이트 산화물층(430)이 제1활성 영역(102)의 가장자리 표면(105) 부위에서 두께 감소 현상이 배제되며 형성될 수 있으므로, 국부적 두께 감소 현상(402)에 의해 유발되는 GOI 특성의 열화를 억제할 수 있다. 이에 따라, 제1게이트 산화물층(430) 상에 도입되는 주변 게이트에 상대적으로 높은 전압이 인가될 때, 인가되는 전계에 의해 주변 게이트와 하부의 활성 영역의 실리콘 기판이 전기적으로 연결되는 브리지(bridge) 현상이 유발되는 것을 유효하게 방지할 수 있다.
도 9를 참조하면, 제1활성 영역(102) 상을 노출하는 마스크(mask: 500)를 형성한 후, 노출된 제1활성 영역(102) 상의 제1게이트 산화물층(430) 부분을 선택적 으로 제거하여 제1활성 영역(102)의 표면을 노출한다. 마스크(500)는 포토레지스트(photoresist) 패턴으로 형성될 수 있다. 이후에, 마스크(500)를 제거한다.
도 10을 참조하면, 노출된 제1활성 영역(102)의 표면 및 제2활성 영역(104)을 덮게 잔류된 제1게이트 산화물층(403) 상에 산소 라디칼(radical)을 제공하는 라디칼 산화를 수행하여 제2게이트 산화물층(440)을 형성한다. 라디칼 산화는 대략 750℃ 정도 온도에서 수행될 수 있다. 공정 챔버는 대략 0.5 Torr 정도의 진공으로 유지되고, 산소 가스 및 수소 가스(H2)를 각각 0.89slm 및 4.85slm 의 흐름양으로 제공하여 라디칼이 생성되도록 한다. 라디칼 생성은 전기장의 변화에 의해 유도될 수 있으며, 생성되는 산소 라디칼과 같은 반응성 라디칼이 실리콘과 반응하여 제2게이트 산화물층(400)을 형성하게 된다.
이러한 라디칼 산화는 플라즈마 이온에 비해 낮은 에너지 준위의 라디칼을 이용하므로, 플라즈마 이온에 의한 손상 등을 억제하고, 또한, 라디칼이 산소 가스의 반응성에 비해 높은 반응성을 가지므로, 보다 균일한 두께로 제2게이트 산화물층(440)이 컨포멀하게 형성되도록 유도할 수 있다. 이러한 제2게이트 산화물층(440)은 대략 30Å 내지 50Å 두께로 형성될 수 있다. 제2게이트 산화물층(440)의 형성 후, 제2게이트 산화물층(440)을 대략 900℃ 온도에서10slm의 흐름양으로 제공되는 질소 가스 분위기에서 어닐링(annealing)하는 과정을 도입할 수 있다.
도 11을 참조하면, 제2게이트 산화물층(440) 상에 게이트를 위한 도전층, 예컨대, 폴리실리콘층 또는 텅스텐층과 같은 금속층 등을 형성하고 패터닝하여, 주변 영역(101) 상에 주변 트랜지스터의 제1게이트(610) 및 셀 영역(103) 상의 셀 트랜지스터의 제2게이트(630)를 형성한다. 제2게이트(630)는 리세스홈(400)을 채워 리세스 게이트 구조를 구현하게 형성된다. 제1게이트(610) 아래에는 제2게이트 산화물층(440)이 중첩되고, 제2게이트(630) 아래에는 제1 및 제2게이트 산화물층(430, 440)이 모두 중첩되어, 서로 다른 두께의 게이트 산화물층이 구비된다. 이에 따라, 주변 트랜지스터에서 요구되는 보다 빠른 동작 속도를 구현하기 위한 얇은 게이트 산화물층이 제1게이트(610)에 구비되고, GIDL 누설을 억제하는 보다 얇은 두께의 게이트 산화물층이 제2게이트(630) 아래에 구비하는 이중 게이트(dual gate) 구조가 구현된다.
본 발명의 실시예에서는, 제2게이트(630) 아래의 리세스홈(400)의 내측벽 및 바닥 벽면 상에 형성되는 제1게이트 산화물층(430) 부분의 두께가 상이하게 형성되도록, 건식 산화 과정으로 제1게이트 산화물층(430)을 형성한다. 도 12에 제시된 바와 같이, 건식 산화 과정으로 형성된 제1게이트 산화물층(430)은 리세스홈(400)의 측벽 및 바닥 프로파일(profile)을 따라 각각 부분의 두께가 상이하게 형성된다. 리세스홈(400) 바닥 부분 상에의 제1게이트 산화물층(430)의 두께는 37.6Å 정도에 불과한 데 비해, 측벽 상에서는 121.7Å의 두꺼운 두께로 제1게이트 산화물층(430)이 형성된다. 이러한 두께 불균일은 건식 산화 시 제공되는 산소 반응 가스가 리세스홈(400) 내에 분포되는 정도가 구조적 영향에 의해 달라짐에 기인한다.
이와 같이, 제1게이트 산화물층(430)이 리세스홈(400)의 측벽 부분 상에서 상대적으로 두꺼운 두께를 가질 수 있으므로, 셀 트랜지스터 동작 시 측벽 부분에 인가되는 GIDL 전계는 상대적으로 작아지게 된다. GIDL 전계가 작아짐에 따라 측벽 방향으로 발생될 수 있는 GIDL 누설 또한 억제될 수 있다. 따라서, 셀 트랜지스터의 리프레시(refresh) 시간의 증가를 구현할 수 있다.
이와 같이 건식 산화에 의한 제1게이트 산화물층(430)이 리세스홈(400)의 프로파일에 따라 다른 두께를 부분적으로 가지는 반면에, 상대적으로 높은 반응성을 가지는 라디칼 산화에 의한 제2게이트 산화물층(440)은 측벽 프로파일을 따라 상대적으로 균일한 두께 분포를 가지게 형성된다.
도 13에 제시된 바와 같이, 비교예로서 리세스홈(40) 표면 상에 제1게이트 산화물층(43) 및 제2게이트 산화물층(44)이 라디칼 산화에 의해서 형성될 경우, 제1게이트 산화물층(43)은 바닥 부분에서 43.4Å의 두께를 가지고, 측벽 부분 상에서도 유사한 60.8Å 두께를 가지게 형성된다. 이러한 두께 차이는 본 발명의 실시예에 따른 두께 차이에 비해 상당히 작은 수치이므로, 본 발명의 실시예에서와 달리 게이트(63)에 의해 인가되는 전계를 저하시키는 효과를 구현하기 어려워, 측벽 방향으로의 GIDL 누설 억제 효과를 구현하기 어렵다.
이와 같이, 본 발명의 실시예에서는 건식 산화 및 라디칼 산화 과정을 이용하여 이중 게이트 구조를 리세스 게이트 구조에서 구현함으로써, 셀 트랜지스터의 GILD 누설 억제에 따른 리프레시 증가 효과를 유도하고, 또한, GOI 특성 확보를 구현할 수 있다.
도 1 내지 도 11은 본 발명의 실시예에 따른 트랜지스터의 게이트 형성 방법을 보여주는 도면들이다.
도 12 및 도 13은 본 발명의 실시예에 따른 트랜지스터의 게이트 형성 방법에 의한 게이트 유기 드레인 누설(GIDL) 억제 효과를 설명하기 위해서 제시한 측정결과 도면들이다.
Claims (14)
- 반도체 기판에 활성 영역을 설정하는 트렌치들을 형성하는 단계;상기 트렌치 벽면 상에 질화물층을 포함하는 라이너(liner)를 형성하는 단계;상기 라이너 상에 상기 트렌치들을 채우는 소자분리층을 형성하는 단계;상기 활성 영역의 일부를 선택적으로 식각하여 리세스(recess)홈을 형성하는 단계;상기 활성 영역 상에 산소 플라즈마를 제공하는 플라즈마 산화(plasma oxidation)를 수행하여 플라즈마 산화물층을 형성하는 단계;상기 플라즈마 산화물층을 스트립(strip)하여 상기 소자분리층 형성 시 상기 질화물층의 침식에 따른 질소 융해(nitrogen dissolution)에 의해 수반된 상기 활성 영역의 질소 오염층을 제거하는 단계;상기 활성 영역 상에 게이트 산화물층을 형성하는 단계; 및상기 게이트 산화물층 상에 상기 리세스홈을 채우는 게이트를 형성하는 단계를 포함하는 트랜지스터의 게이트 형성 방법.
- 제1항에 있어서,상기 플라즈마 산화물층은산소 가스(O2) 및 질소 가스(N2), 헬륨 가스(He)를 도입하고 전기장의 변화를 인가하여 플라즈마 여기되는 상기 산소 플라즈마에 의한 산화 반응에 의해서 20Å 내지 40Å 두께로 형성되는 트랜지스터의 게이트 형성 방법.
- 제1항에 있어서,상기 플라즈마 산화물층을 스트립하는 단계는상기 플라즈마 산화물층은 버퍼 산화물 식각액(BOE)로 식각하는 단계를 포함하는 트랜지스터의 게이트 형성 방법.
- 제1항에 있어서,상기 게이트 산화물층을 형성하는 단계는상기 활성 영역 상에 산소 가스를 제공하여 상기 산소 가스의 산화 반응에 의한 건식 산화(dry oxidation)를 수행하는 단계를 포함하는 트랜지스터의 게이트 형성 방법.
- 제4항에 있어서,상기 건식 산화 이후에상기 산소 라디칼(radical)을 제공하여 산소 라디칼의 산화 반응에 의한 라디칼 산화를 수행하는 단계를 더 포함하는 트랜지스터의 게이트 형성 방법.
- 제4항에 있어서,상기 건식 산화에 의해상기 리세스홈의 측벽을 덮는 부분이 상기 리세스홈의 바닥을 덮는 부분의 두께 보다 두꺼운 산화물층이 형성되는 트랜지스터의 게이트 형성 방법.
- 반도체 기판의 주변 영역에 제1활성 영역을 설정하고 셀 영역에 제2활성 영역을 설정하는 트렌치들을 형성하는 단계;상기 트렌치 벽면 상에 질화물층을 포함하는 라이너(liner)를 형성하는 단계;상기 라이너 상에 상기 트렌치들을 채우는 소자분리층을 형성하는 단계;상기 제2활성 영역의 일부를 선택적으로 식각하여 리세스(recess)홈을 형성하는 단계;상기 제1 및 제2활성 영역 상에 산소 플라즈마를 제공하는 플라즈마 산화(plasma oxidation)를 수행하여 플라즈마 산화물층을 형성하는 단계;상기 플라즈마 산화물층을 스트립(strip)하여 상기 소자분리층 형성 시 상기 질화물층의 침식에 따른 질소 융해(nitrogen dissolution)에 의해 수반된 상기 활성 영역의 질소 오염층을 제거하는 단계;상기 제1 및 제2활성 영역 상에 산소 가스를 제공하여 건식 산화(dry oxidation)를 수행하여 제1게이트 산화물층을 형성하는 단계;상기 제1활성 영역 상의 상기 제1게이트 산화물층 부분을 선택적으로 제거하여 상기 제1활성 영역의 표면을 노출하는 단계;상기 노출된 제1활성 영역의 표면 및 잔류된 상기 제1게이트 산화물층 상에 산소 라디칼(radical)을 제공하는 라디칼 산화를 수행하여 제2게이트 산화물층을 형성하는 단계; 및상기 제2게이트 산화물층 상에 상기 제1활성 영역 상의 제1게이트 및 상기 제2활성 영역에서 상기 리세스홈을 채우는 제2게이트를 형성하는 단계를 포함하는 트랜지스터의 게이트 형성 방법.
- 제7항에 있어서,상기 소자분리층을 형성하는 단계는상기 트렌치를 채우는 고밀도플라즈마 산화물(HDP-oxide)층을 증착하는 단계를 포함하고,상기 질소 오염층은 상기 고밀도플라즈마 산화물층의 증착시 상기 질화물층이 침식(attack)되어 유발되는 트랜지스터의 게이트 형성 방법.
- 제8항에 있어서,상기 고밀도플라즈마 산화물(HDP-oxide)층 아래에 상기 트렌치의 내측을 채우는 스핀온유전물층(SOD)을 형성하는 단계를 더 포함하는 트랜지스터의 게이트 형성 방법.
- 제7항에 있어서,상기 리세스홈은 바닥 부분에 선폭이 상대적으로 넓은 벌브(bulb) 부분을 가지게 형성되는 트랜지스터의 게이트 형성 방법.
- 제7항에 있어서,상기 플라즈마 산화물층은산소 가스(O2) 및 질소 가스(N2), 헬륨 가스(He)를 도입하고 전기장의 변화를 인가하여 플라즈마 여기되는 상기 산소 플라즈마에 의한 산화 반응에 의해서 20Å 내지 40Å 두께로 형성되는 트랜지스터의 게이트 형성 방법.
- 제7항에 있어서,상기 플라즈마 산화물층을 스트립하는 단계는상기 플라즈마 산화물층은 버퍼 산화물 식각액(BOE)로 식각하는 단계를 포함하는 트랜지스터의 게이트 형성 방법.
- 제7항에 있어서,상기 제1게이트 산화물층은상기 리세스홈의 측벽을 덮는 부분이 상기 리세스홈의 바닥을 덮는 부분에 비해 두꺼운 두께를 가지게 형성되는 트랜지스터의 게이트 형성 방법.
- 제7항에 있어서,상기 제2게이트 산화물층을 질소 가스 분위기에서 어닐링(annealing)하는 단계를 더 포함하는 트랜지스터의 게이트 형성 방법.
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2008
- 2008-09-24 KR KR1020080093847A patent/KR101008986B1/ko not_active IP Right Cessation
Patent Citations (2)
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| KR20060059677A (ko) * | 2004-11-29 | 2006-06-02 | 주식회사 하이닉스반도체 | 리세스 게이트를 가지는 트랜지스터 제조방법 |
| KR20070066364A (ko) * | 2005-12-22 | 2007-06-27 | 삼성전자주식회사 | 반도체 장치의 게이트 전극 형성 방법 |
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