KR20070066364A - 반도체 장치의 게이트 전극 형성 방법 - Google Patents

반도체 장치의 게이트 전극 형성 방법 Download PDF

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Abstract

기울어짐 현상이 억제되는 게이트 전극 형성 방법에 있어서, 반도체 기판의 표면 부위에 게이트 트렌치를 형성하고, 반도체 기판의 표면과 게이트 트렌치의 측벽 및 저면 상에 게이트 산화막을 연속적으로 형성한다. 게이트 산화막 상에 게이트 트렌치의 내부로부터 반도체 기판 위로 돌출된 폴리실리콘막 패턴 및 금속 실리사이드막 패턴을 포함하는 게이트 전극을 형성한다. 게이트 전극의 표면을 플라즈마 질화 처리함으로써 상기 게이트 전극의 측벽에 질화막 패턴을 형성한다. 게이트 전극 형성시 손상된 게이트 산화막을 치유하기 위하여, 질화막 패턴에 의해 노출된 게이트 산화막 상에 치유 산화막을 형성한다. 상기 질화막 패턴에 의해 게이트 전극 내부에 가해지는 열적 부담이 감소되고, 금속 실리사이드막 패턴의 표면 산화가 방지되어 게이트 전극이 기울어짐으로써 발생하는 불량을 억제할 수 있다.

Description

반도체 장치의 게이트 전극 형성 방법{Method of forming a gate electrode of semiconductor device}
도 1은 종래 기술에 따른 게이트 전극의 문제점을 설명하기 위한 단면도이다.
도 2 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치의 게이트 전극 형성 방법을 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200 : 반도체 기판 102 : 패드 산화막
104 : 하드 마스크막 패턴 106 : 제1 포토레지스트 패턴
108, 208 : 게이트 트렌치 110, 210 : 게이트 산화막
112, 212 : 폴리실리콘막 패턴 114, 214 : 금속 실리사이드막 패턴
116, 216 : 하드 마스크막 패턴 118, 218 : 질화막
120 : 질화막 패턴 122, 222 : 치유 산화막
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 폴리실리콘 및 금속 실리사이드를 포함하고 높은 어스펙트 비(aspect ratio)를 갖는 반도체 장치의 게이트 전극 형성 방법에 관한 것이다.
최근, 반도체 장치가 초고집화되면서 칩(chip) 상에 형성되는 패턴의 크기 및 상기 패턴 사이의 거리가 크게 줄어들고 있다. 이에 따라, 게이트 전극, 비트 라인 등과 같은 도전성 패턴의 저항이 상대적으로 증가하는 문제가 발생하고 있다.
종래에는 게이트 전극과 같은 도전성 패턴을 형성하기 위해 주로 도핑된 폴리실리콘이 사용되었다. 그러나, 반도체 장치의 고집적화되면서 패턴의 크기가 극도로 감소됨에 따라, 금속에 비해 배교적 높은 저항을 갖는 폴리실리콘을 사용하는 경우 원하는 동작 속도를 만족하기가 어려워지고 있다.
따라서, 폴리실리콘의 대안으로 상기 폴리실리콘보다 낮은 저항 특성을 가지면서도 폴리실리콘과 유사한 특징으로 갖는 폴리실리콘/금속 실리사이드의 적층 구조의 도전성 패턴이 사용되고 있다. 구체적으로, 상기 폴리실리콘/금속 실리사이드 의 적층 구조는 일명 폴리사이드(polycide)라 불리며, 불순물이 도핑된 폴리실리콘막 상에 티타늄 실리사이드 또는 텅스텐 실리사이드와 같이 내열성의 금속 실리사이드가 적층되는 구조를 말한다.
상기와 같이 금속 실리사이드를 포함하는 게이트 구조물은 게이트 선폭이 크게, 예컨대 110nm이하로 감소함에 따라 여러 가지 공정적인 문제점이 발생하고 있다.
도 1은 종래 기술에 따른 게이트 전극의 문제점을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 게이트 트렌치(11)를 형성하고, 상기 게이트 트렌치(11)의 표면 및 반도체 기판(10)의 표면 상에 게이트 산화막(12)을 증착한다. 이어서, 상기 게이트 트렌치(11)를 채우면서 반도체 기판(10) 상으로 돌출되는 폴리실리콘막(도시되지 않음)과 텅스텐 실리사이드막(도시되지 않음) 및 상기 텅스텐 실리사이드막을 부분적으로 노출시키는 하드 마스크 패턴(20)을 형성한다. 다음에, 상기 하드 마스크 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행하여 폴리실리콘막 패턴(14) 및 텅스텐 실리사이드막 패턴(16)이 적층된 라인 형상의 게이트 전극(18)을 패터닝한다.
상기 패터닝 직후 상기 게이트 전극(18)은 반도체 기판(10)과 실질적으로 수직하는 중심축(Z)을 가진다. 그러나, 이후 상기 패터닝시 손상된 게이트 산화막을 치유하기 위한 고온 산화 공정을 수행하는 과정에서 상기 게이트 전극(18)이 기울어져 원래의 중심축(Z)으로부터 벗어난 제2 중심축(Z')을 갖는 문제가 발생할 수 있다. 이는 여러 가지 원인에 기인할 수 있는데, 첫째로는 상기 고온 산화 공정에 의해 상기 폴리실리콘막(14) 내부에 존재하는 실리콘 원자가 텅스텐 실리사이드막(16) 내부의 텅스텐 원자와 실리시데이션 반응하는데 소비되는 현상이 있다. 둘째로, 상기 폴리실리콘막(14) 내부의 실리콘 원자가 입계 확산을 통해 상기 텅스텐 실리사이드막 패턴(16)의 표면으로 상승하여 산화막(도시되지 않음)이 형성되는 현상 때문이다.
이와 같이, 상기 폴리실리콘막 패턴(14)의 실리콘 원자가 텅스텐 실리사이드막(16)으로 확산되고 소비됨으로써 이들의 계면(I)이 굴곡진 형상으로 전환되고, 게이트 전극(18)에 구조적인 변형이 발생하게 되어 기울어질 수 있다.
이러한 현상들은 상기 고온 산화 공정이 진행되는 과정에서 열적 부담(heat budget)이 증가할수록 더욱 심하게 발생되고 있다. 특히, 높은 어스펙트 비를 갖는 폴리사이드 게이트 전극의 구조적인 안정성을 저하시키고 기울어짐 현상을 야기하는 직접적인 원인으로 작용할 수 있다. 이와 같이, 상기 게이트 전극(18)이 기울어지거나 또는 쓰러질 경우에는 후속되는 자기 정렬된 콘택(self aligned contact; SAC) 형성 공정시 상기 콘택의 형성을 방해하여 반도체 장치의 신뢰성이 크게 저하될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 기울어짐 현상을 억제함으로써 구조적인 안정성을 향상시킬 수 있는 반도체 장치의 게이트 전극의 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치의 게이트 전극 형성 방법은, 먼저 반도체 기판의 표면 부위에 게이트 트렌치를 형성한다. 다음에, 상기 반도체 기판의 표면, 상기 게이트 트렌치의 측벽 및 저면 상에 게이트 산화막을 연속적으로 형성한다. 상기 게이트 산화막 상에 상기 게이트 트렌치의 내부로부터 상기 반도체 기판 위로 돌출된 폴리실리콘막 패턴 및 금속 실리사이드막 패을 포함하는 게이트 전극을 형성한다. 이어서, 상기 게이트 전극의 측벽에 질화막 패턴을 형성한다. 여기서, 상기 질화막 패턴은 상기 게이트 전극 내부에 가해지는 열적 부담(heat budget)을 감소시키는 동시에 상기 폴리실리콘막 패턴에 내부에 존재하는 실리콘 원자가 표면 확산하여 상기 금속 실리사이드막 패턴의 표면 부위가 산화되는 것을 방지하기 위한 막으로서 제공된다. 또한, 상기 질화막은 상기 게이트 전극의 표면을 플라즈마 질화 처리(plasma nitridation)함으로써 형성되는 것이 바람직하다. 마지막으로, 상기 게이트 전극 형성시 손상된 상기 게이트 산화막을 치유하기 위하여, 상기 질화막 패턴에 의해 노출된 상기 게이트 산화막 상에 치유 산화막을 형성한다.
본 발명의 일 실시예에 따르면, 상기 금속 실리사이드막 패턴은 디클로로실란(SiH2Cl2) 가스를 이용하여 형성되는 텅스텐 실리사이드로 이루어진다. 또한, 상기 질화막 패턴을 형성하는 단계는, 상기 반도체 기판의 표면에 존재하는 게이트 산화막 및 상기 게이트 전극의 표면 상에 플라즈마 질화 처리를 통한 질화막을 연속적으로 형성하는 단계와, 상기 질화막에 대하여 이방성 식각 공정을 수행하여 상기 반도체 기판의 표면에 존재하는 게이트 산화막을 노출시키면서 상기 게이트 전극의 측벽에 잔류하는 질화막 패턴을 수득하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 질화막 및 치유 산화막은 인-시튜 방법으로 형성될 수 있다.
상술한 바에 의하면, 폴리실리콘/금속 실리사이드 구조를 갖는 게이트 전극 에서 게이트 산화막을 치유하기 위한 고온 산화 공정시 상기 게이트 전극의 표면에 형성된 질화막에 의해 상기 게이트 전극에 가해지는 열적 부담이 용이하게 감소될 수 있다. 또한, 게이트 전극의 표면이 플라즈마 질화 처리됨으로써 상기 폴리실리콘의 실리콘 원자의 표면 확산이 억제될 수 있다. 즉, 상기 폴리실리콘의 실리콘 원자의 확산 정도가 전반적으로 억제되기 때문에, 이로 인한 상기 게이트 전극의 기울어짐 현상이 억제될 수 있다. 따라서, 반도체 장치의 신뢰성을 크게 향상시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조 물들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1" 및/또는 "제2"는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
실시예 1
도 2 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 장치의 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
도 2는 실리콘 기판의 표면 부위에 형성된 게이트 트렌치를 설명하는 단면도이다.
도 2를 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100)의 표면 부위에 소자 분리막(도시되지 않음)을 형성한다. 반도체 기판(100)은 상기 소자 분리막에 의해 액티브 영역과 필드 영역으로 나뉘어진다. 상기 반도체 기판(100)의 액티브 영역 상에 하드 마스크막(도시되지 않음)을 형성한다. 상기 하드 마스크막은 실리콘 질화물과 같은 질화물으로 형성된다. 이때, 상기 하드 마스크막에 의해 반도체 기판(100)이 손상되는 것을 방지하기 위한 패드 산화막(도시되지 않음)을 반도체 기판(100)과 하드 마스크막 사이에 개재한다.
상기 하드 마스크막 상에 상기 하드 마스크막의 표면을 부분적으로 노출시키는 제1 포토레지스트 패턴(106)을 형성한다. 상기 하드 마스크막 및 패드 산화막은 상기 제1 포토레지스트 패턴(106)을 식각 마스크로 이용하는 이방성 식각 공정을 통해 하드 마스크막 패턴(104) 및 패드 산화막 패턴(102)으로 전환된다. 상기 제1 포토레지스트 패턴(106) 또는 하드 마스크막 패턴(104)은 반도체 기판(100)의 표면 부위에 게이트 트렌치(108)를 형성하기 위한 식각 마스크로서 제공된다. 상기 게이트 트렌치(108)는 반응성 이온 식각 공정 또는 화학 건식 식각 공정에 의해 형성될 수 있다.
도 3은 도 2에 도시된 게이트 트렌치의 내측 표면과 반도체 기판 표면 상에 형성된 게이트 산화막을 설명하는 단면도이다.
도 3을 참조하면, 상기 제1 포토레지스트 패턴(106), 하드 마스크막 패턴(104) 및 패드 산화막 패턴(102)을 제거한다. 예를 들면, 상기 제1 포토레지스트 패턴(106)은 애싱 공정을 통해 제거되고, 상기 하드 마스크막 패턴(104) 및 패드 산화막 패턴(102)은 습식 식각 공정을 통해 제거될 수 있다.
이어서, 반도체 기판(100)의 표면 및 게이트 트렌치(108)의 내측 표면에 게이트 산화막(110)을 형성한다. 상기 게이트 산화막(110)은 열산화 공정 등에 의해 형성되는 실리콘 산화막으로 이루어질 수 있다. 상기 게이트 산화막(110)을 형성하기 전에, 상기 게이트 트렌치(108) 형성시 상기 게이트 트렌치(108) 내측 표면에 식각 손상된 실리콘을 치유하기 위한 트렌치 산화막(도시되지 않음)을 형성할 수 있다.
도 4는 도 3에 도시된 게이트 산화막 상에 형성된 게이트 전극을 설명하는 단면도이다.
도 4를 참조하면, 상기 게이트 산화막(110) 상에 상기 게이트 트렌치(108)를 충분히 채우는 도핑된 폴리실리콘막(도시되지 않음)을 형성한다. 상기 도핑된 폴리 실리콘막은 도핑되지 않은 폴리실리콘막을 형성한 후 상기 폴리실리콘막에 불순물을 주입함으로써 형성될 수 있다. 이와는 다르게, 실리콘 소스 가스와 도핑 가스가 동시에 제공되는 화학 기상 증착 챔버 내에서 인-시튜(in-situ) 방법으로 형성될 수도 있다.
상기 폴리실리콘막 상에 금속 실리사이드막(도시되지 않음)을 형성한다. 상기 금속 실리사이드막으로는 텅스텐 실리사이드(WSiX), 코발트 실리사이드(CoSiX), 티타늄 실리사이드(TiSiX) 등이 있으나, 본 실시예에서는 텅스텐 실리사이드(WSiX)를 사용하여 설명한다. 상기 텅스텐 실리사이드막은 텅스텐 소스 가스와 모노실란(SiH4) 가스 또는 디클로로실란(SiH2Cl2) 가스를 제공하여 형성될 수 있으나, 모노실란(SiH4) 가스보다 디클로로실란(SiH2Cl2) 가스를 이용하는 것이 게이트 저항면에서 더 바람직하다.
상기 금속 실리사이드막 상에 하드 마스크막(도시되지 않음)과 상기 하드 마스크마을 부분적으로 노출시키는 제2 포토레지스트 패턴(도시되지 않음)을 순차적으로 형성한다. 다음에, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하드 마스크막, 금속 실리사이드막 및 폴리실리콘막을 순차적으로 이방성 식각함으로써, 상기 게이트 트렌치(108) 내부로부터 반도체 기판(100) 상으로 돌출된 폴리실리콘막 패턴(112)과 금속 실리사이드막 패턴(114)이 적층된 구조의 게이트 전극(115)을 형성한다. 도시된 바와 같이, 상기 게이트 전극(115) 상에는 하드 마스크막 패턴(116)이 잔류하게 된다.
도 5는 도 4에 도시된 게이트 전극의 표면 상에 형성된 질화막을 설명하기 위한 단면도이다.
도 5를 참조하면, 상기 게이트 전극(115)의 외측 표면과 반도체 기판(100)의 표면 상에 질화막(118)을 연속적으로 형성한다. 상기 질화막(118)은 후속되는 고온의 치유 산화막 공정이 고온에서 진행되기 때문에 게이트 전극(115)이 받는 열적 부담(heat budget)을 감소시키기 위하여 제공된다. 또한, 상기 질화막(118)은 상기 폴리실리콘막 패턴(112)의 실리콘 원자(Si)가 그 표면을 통해 상기 금속 실리사이드막 패턴(114)으로 입계 확산함으로써, 상기 금속 실리사이드막 패턴(114)의 표면이 산화되는 것을 방지하기 위하여 제공된다. 따라서, 상기 질화막(118)은 상기 폴리실리콘막 패턴(112) 및 금속 실리사이드막 패턴(114)의 표면을 플라즈마 질화(plasma nitridation) 처리함으로써 형성되는 질화막이 바람직하다.
한편, 상기 플라즈마 질화 처리 공정을 이용하면, 상기 질화막(118)을 100nm 이하의 얇고 실질적으로 일정한 두께를 갖도록 형성할 수 있다. 상기 질화막(118)의 균일하지 않는 두께로 형성하거나 또는 100nm 이상으로 두껍게 형성하는 것은 인접하는 게이트 전극(115) 사이가 지나치게 좁아질 수 있으므로 바람직하지 않다. 왜냐하면, 이같은 경우에는 이 후 상기 게이트 전극(115)들 사이에 형성되는 콘택(SAC)이 소스/드레인 영역(도시되지 않음)과 전기적으로 연결되지 못하는 문제점이 발생할 수 있기 때문이다.
도 6은 도 5에 도시된 게이트 전극의 측벽 상에 형성된 질화막 패턴과 치유 산화막을 설명하기 위한 단면도이다.
도 6을 참조하면, 반도체 기판(100)의 표면 상에 존재하는 게이트 산화막(110)을 노출시키기 위하여 상기 질화막(118)에 대하여 이방성 식각 공정을 수행한다. 이에 따라, 상기 질화막(118)으로부터 상기 게이트 전극(115)의 측벽 상에 잔류하는 스페이서 형태의 질화막 패턴(120)을 수득한다. 이는 상기 게이트 전극(115)을 패터닝하는 과정에서 손상된 게이트 산화막(110)을 큐어링하기 위한 산화 공정의 수행을 용이하도록 위함이다. 다시 말하면, 상기 치유 산화막 공정을 효과적으로 수행하기 위해서는 상기 이방성 식각 공정을 이용하여 상기 게이트 전극의 하부 모서리 부근의 질화막(118)을 제거함으로써, 게이트 산화막(110) 손상 부위(A, B)를 오픈시켜 주는 것이 바람직하다.
이제, 상기 노출된 게이트 산화막(110)을 포함하는 결과물 상에 상기 게이트 산화막(110)의 손상 부위(A, B)를 보상하기 위한 치유 산화막(122)을 형성한다. 상기 치유 산화막(122)은 저압 화학 기상 증착 공정(low pressure chemical vapor deposition process), 라디칼 산화 공정(radical oxidation process) 또는 열산화 공정(thermal oxidation process)을 통해 형성될 수 있으며, 바람직하게는 열산화 공정을 통해 형성된다. 여기서, 상기 치유 산화막(122) 형성 공정은 통상적으로 500℃ 내지 1000℃ 정도에서 수행된다. 그러나, 상기 질화막 패턴(120)에 의해 상기 게이트 전극(115)에 가해지는 열적 부담(heat budget)이 감소되기 때문에, 상술한 바와 같이 상기 폴리실리콘막 패턴(112)의 실리콘 원자가 상기 금속 실리사이드막 패턴(114)으로 확산하면서 게이트 전극(115)이 기우는 현상이 용이하게 억제된다.
결과적으로, 상기 폴리실리콘막 패턴(112)과 금속 실리사이드막 패턴(114)의 계면(C)은 도시된 바와 같이 변형이 발생되지 않으며, 반도체 기판(100)과 실질적으로 수직하는 상기 게이트 전극(115)의 중심축(D)이 유지될 수 있다.
실시예 2
도 7은 본 발명의 제2 실시예에 따른 반도체 장치의 게이트 전극 형성 방법을 설명하기 위한 단면도이다.
도 7을 참조하면, 반도체 기판(200)의 표면 부위에 게이트 트렌치(208)를 형성하고, 상기 게이트 트렌치(208)의 내측 표면 및 반도체 기판(200)의 표면 상에 게이트 산화막(210)을 연속적으로 형성한다. 상기 게이트 산화막(210) 상에 상기 게이트 트렌치(208)를 충분히 채우면서 반도체 기판(200) 상으로 돌출되는 폴리실리콘막 패턴(212)과 금속 실리사이드 패턴(214)이 적층된 게이트 전극(215), 그리고 하드 마스크막 패턴(216)을 형성한다.
이어서, 상기 게이트 전극(215)의 표면에 대한 플라즈마 질화 처리 공정을 수행하여 질화막(218)을 연속적으로 형성한다. 상기 질화막(218)은 상기 게이트 전극(215)에 가해지는 열적 부담(heat budget)을 감소시키고, 폴리실리콘막 패턴(212) 내부의 실리콘 원자(Si)가 표면 확산을 통해 금속 실리사이드막 패턴(214)의 표면으로 이동하여 산화막을 형성하는 현상을 억제하기 위하여 제공되는 막이다.
이와 같은 구성 요소들은 도 1 내지 도 5을 참조하여 기 설명된 반도체 장치의 게이트 전극 형성 방법과 유사하므로 이들에 대한 상세한 설명은 생략하기로 한 다.
상기 질화막(218)을 포함하는 결과물 상에 상기 게이트 산화막(210)을 치유하기 위한 치유 산화막(222)을 형성한다. 여기서, 상기 질화막(218) 형성 공정과 상기 치유 산화막(222) 형성 공정은 인-시튜 방법에 의해 연속적으로 수행할 수 있다. 예를 들면, 상기 질화막(218) 및 치유 산화막(222)은 MMT(modified-magnetron typed) 공정 이용하여 형성된다. 즉, 플라즈마 질화 처리 공정을 통해 상기 질화막(218)이 형성되고, 플라즈마 산화 처리 공정(plasma oxidation process)을 통해 상기 치유 산화막(222)이 형성된다. 이때, 상기 플라즈마 질화 공정은 약 800℃ 내지 900℃에서 수행될 수 있다.
이와는 다르게, 상기 질화막(218) 및 치유 산화막(222)은 DPN(decoupled plasma nitridation) 공정을 통해 형성될 수 있다. 구체적으로, 상기 플라즈마 처리 공정에 의해 상기 질화막(218)을 형성한 후, 산소 가스(O2)를 이용하는 어닐링 공정(plamsa nitrization annealing; PNA) 공정을 통해 상기 치유 산화막(222)을 인-시튜로 형성한다. 상기 플라즈마 질화 처리 공정은 상온 정도의 저온에서 수행될 수 있다.
본 실시예에서는 상기 치유 산화막(222)이 플라즈마 산화 공정 또는 어닐링 공정을 통해 형성되기 때문에, 상기 제1 실시예에서 설명한 바와 같이 상기 게이트 산화막(210)의 손상된 부위를 오픈시키기 위한 질화막 패터닝 공정을 생략할 수 있다.
상기와 같은 본 발명의 실시예들에 따르면, 게이트 전극의 표면에 형성된 질화막에 의해 상기 게이트 전극에 가해지는 게이트 산화막을 치유하기 위한 고온의 산화 공정에 의한 열적 부담(heat budget)이 감소될 수 있다. 또한, 게이트 전극의 표면을 질화처리함으로써, 폴리실리콘막의 실리콘 원자가 입계 확산을 통해 금속 실리사이드막으로 이동하는 것이 억제될 수 있다. 따라서, 게이트 전극의 하부를 이루는 폴리실리콘막의 실리콘 원자가 소모됨으로써 게이트 전극이 기울어지는 문제점을 미연에 방지할 수 있다.
따라서, 반도체 장치의 신뢰성이 향상되고 불량이 감소되어 수율이 증가하는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (3)

  1. 반도체 기판의 표면 부위에 게이트 트렌치를 형성하는 단계;
    상기 반도체 기판의 표면, 상기 게이트 트렌치의 측벽 및 저면 상에 게이트 산화막을 연속적으로 형성하는 단계;
    상기 게이트 산화막 상에 상기 게이트 트렌치의 내부로부터 상기 반도체 기판 위로 돌출된 폴리실리콘막 패턴 및 금속 실리사이드막 패을 포함하는 게이트 전극을 형성하는 단계;
    상기 게이트 전극 내부에 가해지는 열적 부담(heat budget)을 감소시키는 동시에 상기 폴리실리콘막 패턴에 내부에 존재하는 실리콘 원자가 표면 확산하여 상기 금속 실리사이드막 패턴의 표면 부위가 산화되는 것을 방지하기 위하여, 상기 게이트 전극의 표면을 플라즈마 질화 처리(plasma nitridation)함으로써 상기 게이트 전극의 측벽에 질화막 패턴을 형성하는 단계; 및
    상기 게이트 전극 형성시 손상된 상기 게이트 산화막을 치유하기 위하여, 상기 질화막 패턴에 의해 노출된 상기 게이트 산화막 상에 치유 산화막을 형성하는 단계를 포함하는 반도체 장치의 게이트 전극 형성 방법.
  2. 제1항에 있어서, 상기 금속 실리사이드막 패턴은 디클로로실란(SiH2Cl2) 가스를 이용하여 형성되는 텅스텐 실리사이드로 이루어지는 것을 특징으로 하는 반도 체 장치의 게이트 전극 형성 방법.
  3. 제1항에 있어서, 상기 질화막 패턴을 형성하는 단계는,
    상기 반도체 기판의 표면에 존재하는 게이트 산화막 및 상기 게이트 전극의 표면 상에 플라즈마 질화 처리를 통한 질화막을 연속적으로 형성하는 단계; 및
    상기 질화막에 대하여 이방성 식각 공정을 수행하여 상기 반도체 기판의 표면에 존재하는 게이트 산화막을 노출시키면서, 상기 게이트 전극의 측벽에 잔류하는 질화막 패턴을 수득하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
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KR101008986B1 (ko) * 2008-09-24 2011-01-17 주식회사 하이닉스반도체 트랜지스터의 게이트 형성 방법

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