KR100528165B1 - Ｈｄｐ ｃｖｄ 공정을 이용한 디램 소자의 소자분리막형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자, 특히 디램 소자의 소자분리막 형성방법에 관한 것으로, 라이너 질화막을 적용하는 디램소자에서 HDP CVD 공정의 증착특성을 이용하여, PMOS 소자의 특성열화를 방지한 발명이다. 이를 위한 본 발명은, 반도체 기판 상에 트렌치를 형성하고 상기 트렌치의 내벽에 측벽산화막을 형성하는 단계와, 상기 트렌치의 측벽에서보다 상기 트렌치의 저면에서 더 두텁게 증착되도록 제 1 HDP CVD 막을 이용하여 상기 트렌치를 부분 매립하는 단계와, 상기 제 1 HDP CVD 막 상에 라이너 질화막을 증착하는 단계와, 제 2 HDP CVD 막을 상기 라이너 질화막 상에 형성하여 상기 트렌치를 전부 매립하는 단계를 포함하여 이루어지는 디램 소자의 소자분리막 형성방법을 제공한다.

Description

ＨＤＰ ＣＶＤ 공정을 이용한 디램 소자의 소자분리막 형성방법{FABRICATING METHOD OF FORMING ISOLATION LAYER IN DRAM DEVICE USING HDP CVD PROCESS}
본 발명은 반도체 메모리 소자의 소자분리막 형성방법에 관한 것으로 특히, 라이너 질화막을 적용하는 디램(Dynamic Random Access Memory : DRAM) 소자에서, HDP CVD 공정의 증착특성을 이용하여 측벽산화막의 두께를 최소화하면서 동시에 PMOS 소자의 특성열화를 방지한 발명이다.
반도체 소자를 제조하는 경우, 소자를 전기적으로 분리시키기 위하여 소자분리막을 형성한다. 이러한 소자분리막을 형성하는 방법으로는 통상적으로 열산화막을 이용한 국부적 산화방법(Local Oxidation of Silicon : LOCOS)과 집적도에 유리한 트렌치(trench) 구조를 이용한 얕은 트렌치 소자분리막 형성방법(Shallow Trench Isolation : STI)이 많이 적용되고 있다.
그 중에서 열산화막 등을 이용한 로코스(LOCOS) 기법은, 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 갖고 있기 때문에 이를 해결할 수 있는 소자분리 기술에 요구되었다.
이에 따라 대두된 기술이 얕은 트렌치 소자분리 기법(Shallow Trench Isolation : 이하, STI)이다. STI 기법은 반도체 기판에 트렌치를 형성하고, 트렌치 내부를 절연막으로 매립(gap-fill)함으로써 활성영역과 필드영역을 정의하는 소자분리 기법으로, 이러한 STI 기법은 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
반도체 소자의 집적도가 증가하면 할 수록, 같은 비율로 STI 공정에서 절연막으로 매립하여야 할 트렌치 폭 역시 더욱 감소하게 되며 또한, 액티브(active) 영역의 폭 역시 더욱 감소하게 된다.
이와같이 액티브 면적의 감소에 따라, 채널 영역의 on/off 특성을 얻어내기가 점점 어려워진다. 그리고, DRAM 소자의 경우에는, 접합 누설전류(junction leakage) 및 GIDL (Gate Induced Drain Leakage)을 감소시키기 위해 즉, 리프레쉬(refresh) 특성을 향상시키기 위해 라이너 질화막(liner nitride)을 채택하는 업체가 많다.
이와같이 라이너 질화막의 채용하게 되면, 셀 영역에서는 누설전류 성분을 감소시킬 수 있어 리프레쉬 타임을 증가시키는 장점이 있지만, 주변회로 영역에서는 라이너 질화막으로 인해 역기능이 나타나고 있다. 즉, 라이너 질화막을 적용함으로 인해 주변회로 영역에 형성된 PMOS 소자의 특성은 오히려 열화되고 있다.
또한, 최근에는 라이너 질화막 적용시에 핫 캐리어 스트레스(hot carrier stress) 환경 하에서 PMOS 소자의 오프 전류(off current)가 열화되는 현상이 발견되었다.
그리고, PMOS 소자의 경우 전술한 오프전류(off current) 뿐만 아니라, 절연 누설전류(isolation leakage current)의 경우도 핫 캐리어 스트레스에 의해 열화되는 현상이 나타난다. 이 경우, 트렌치 바닥에 형성된 측벽산화막의 두께에 많은 영향을 받는 것으로 알려져 있다.
상술한 바와같은 라이너 질화막으로 인한 열화를 방지하기 위해서는, 라이너 질화막과 트렌치의 측벽사이에 일정두께 이상의 측벽산화막을 형성시키는 것이 일반적 방법이다.
하지만, 일정두께 이상의 측벽산화막의 존재는, 셀 영역에서 활성영역 폭을 더욱 감소시키는 문제를 야기하고 있으며 또한, 트렌치 갭필(gap fill) 측면에서는 매우 불리해 진다.
즉, 소자의 고집적화로 인해 좁아진 트렌치 환경 하에서, 라이너 질화막을 적용하게 되면 트렌치 매립에 어려움이 발생하며, 더구나 라이너 질화막과 측벽산화막 사이에 일정두께의 측벽산화막을 구비하는 경우에는 트렌치 매립이 더욱 어려워질 수 밖에 없다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, HDP CVD 공정의 증착특성을 이용하여 측벽산화막의 두께를 감소시켜 PMOS 소자의 열화를 방지하며 갭필공정을 용이하게 한 반도체 소자의 소자분리막 형성방법을 제공함을 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 트렌치를 형성하고 상기 트렌치의 내벽에 측벽산화막을 형성하는 단계와, 상기 트렌치의 측벽에서보다 상기 트렌치의 저면에서 더 두텁게 증착되도록 제 1 HDP CVD 막을 이용하여 상기 트렌치를 부분 매립하는 단계와, 상기 제 1 HDP CVD 막 상에 라이너 질화막을 증착하는 단계와, 제 2 HDP CVD 막을 상기 라이너 질화막 상에 형성하여 상기 트렌치를 전부 매립하는 단계를 포함하여 이루어지는 디램 소자의 소자분리막 형성방법을 제공한다.
본 발명에서는 트렌치의 측벽에 종래보다 얇은 측벽산화막을 형성한 후, HDP CVD 증착기술을 이용하여 측벽산화막 상에 제 1 HDP CVD 막을 증착하였다. 여기서 HDP CVD 증착공정의 특성상, 제 1 HDP CVD 막은 트렌치의 측벽보다 트렌치의 바닥에서 상대적으로 두텁게 증착되며, 결과적으로 제 1 HDP CVD 산화막에 의해 트렌치가 일정깊이 매립되어 종횡비가 감소된다.
이후, 증착된 제 1 HDP CVD 산화막 위에 라이너 질화막을 증착하였다. 이렇게 하면 측벽산화막의 두께를 감소시켜도, 제 1 HDP CVD 산화막의 존재때문에 라이너 질화막과 트렌치 측벽과의 거리를 멀게 유지할 수 있어 PMOS 소자의 특성열화를 방지할 수 있었다. 또한, 제 1 HDP CVD 산화막으로 인해 종횡비가 감소하였으므로, 후속 트렌치 갭필을 용이하게 진행할 수 있다.
본 발명에 따르면 최소 스페이스가 필요한 영역 특히, 셀 어레이 영역에서 측벽산화막의 두께를 감소시킬 수 있으며, 종횡비를 감소시킬 수 있기 때문에, 갭필(gap-fill)할 스페이스를 최소한으로 가져갈 수 있는 장점이 있다.
또한, 본 발명에 따르면, 트렌치의 저면과 라이너 질화막 사이의 거리가 수백 Å에 이르게 되어, PMOS 소자의 열화현상도 큰 폭으로 개선시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도1a 내지 도1d는 본 발명의 일실시에에 따른 반도체 소자의 트렌치 소자분리막 형성공정을 도시한 도면이다. 이하에서는 도1a 내지 도1d를 참조하여 본 발명의 일실시예를 설명한다.
먼저, 도1a에 도시된 바와같이 반도체 기판(101) 상에 패드산화막(11)과 패드질화막(12)을 적층하여 형성하고 감광막(12)을 이용하여 상기 패드질화막과 패드산화막의 일정부분을 제거하여 상기 기판 표면을 노출시킨다.
다음으로 노출된 기판을 일정깊이 식각하여 트렌치(13)를 형성한다. 이어서, 트렌치(13)의 측벽에 측벽산화막(14)을 형성하는데, 본 발명의 일실시예에서는 열산화(thermal oxidation) 공정을 이용하여 측벽산화막(14)을 형성하였으며, 이때 측벽산화막(14)은 종래보다 얇은 두께를 갖도록 하였으며, 바람직하게는 50 ∼ 80Å 의 두께를 갖도록 하였다.
다음으로, 도1b에 도시된 바와같이 HDP(High Density Plasma) CVD(Chemical Vapor Deposition) 공정을 이용하여 제 1 HDP CVD 막(15)을 전체 구조 상에 증착한다. 이때, HDP CVD 공정의 증착특성 상 트렌치의 측벽보다는 트렌치 바닥(bottom)에서 상대적으로 두텁게 제 1 HDP CVD 막(15)이 증착된다. 이러한, 제 1 HDP CVD 막(15)의 증착 두께는 트렌치의 저면에서 200 ∼ 2000Å 정도로 함이 바람직하다.
이때, 제 1 HDP CVD 막(15)이 트렌치의 측벽에서 원하는 프로파일(profile)을 갖으며 증착될 수 있도록, NH3 또는 CxFy 계열의 플라즈마를 이용하여 제 1 HDP CVD 막(15)을 일정두께 식각할 수도 있다.
본 발명의 일실시예에서는 측벽산화막(14)의 두께를 종래보다 얇게 형성하였으며, 또한 이러한 측벽산화막(14) 상에 제 1 HDP CVD 막(15)을 형성하여 주었다. 결과적으로 제 1 HDP CVD 막(15)의 존재로 인해 트렌치 내부가 일정두께 매립되어 종횡비가 감소하였으며 또한, 측벽산화막의 두께가 감소한 대신에 제 1 HDP CVD 막(15)이 형성되어 있기 때문에, 후속으로 증착될 라이너 질화막과 트렌치 측벽사이의 거리를 일정거리 이상 유지할 수 있어 PMOS 소자의 특성열화도 방지할 수 있다.
이와같이 제 1 HDP CVD 막(15)을 형성한 이후에, 도1c에 도시된 바와같이 라이너 질화막(16)을 증착한다.
라이너 질화막(16)은 500 ∼ 800℃ 의 온도, 1 ∼ 200 torr의 압력하에서 NH3, N2 등 질소를 포함하는 소스와 SiH4, SiH2Cl2 등의 실리콘 소스를 이용하여 화학기상증착법을 이용하여 증착되었으며, 30 ∼ 150Å 정도의 얇은 두께를 갖는다.
도1c를 참조하면, 트렌치 측벽쪽에서는 라이너 질화막(16)이 트렌치 측벽에 다소 가깝게 형성되어 있기 때문에, 스트레스 완화 및 도판트들의 확산을 막는 본연의 기능은 충분히 수행할 수 있도록 하였다.
또한, 트렌치 바닥과 라이너 질화막(16) 사이의 거리는 제 1 HDP CVD 막(15)의 존재때문에 수백 Å 에 이르고 있어, PMOS 소자의 절연 누설전류(isolation leakage current)를 매우 큰 폭으로 개선할 수 있었다. 이외에도 본 발명에서는 라이너 질화막과 트렌치 사이의 거리가 멀어졌기 때문에 버블이나 리프팅 등의 이슈에서 자유로울 수 있어 HDP CVD 공정의 플라즈마 히팅타임의 감소가 가능하였다.
다음으로 도1d에 도시된 바와같이 제 2 HDP CVD 막(17)을 이용하여 트렌치를 전부 매립하는 공정을 수행한다. 제 2 HDP CVD 막(17)은 500 ∼ 2000Å의 두께를 갖게 증착된다.
제 2 HDP CVD 막을 형성하는 공정은, 챔버내에서 0.001 ∼ 100 mm torr 의 압력, 10 KHz ∼ 10 GHz 의 RF 주파수를 이용하여 발생한 플라즈마를 이용하여 스퍼터링하는 공정을 포함하여 수행되며, 상기 스퍼터링 공정은 10 KHz ∼ 10 GHz 의 바이어스 파워를 공급하여 sheath 전압을 조절함으로서 제어된다. 또한, SiH4, TEOS 등의 실리콘 및 O2, O3, N2O, NO2 등의 산소를 포함하는 가스를 주입하여 실리콘 산화막을 증착하는 공정을 포함하여 이루어진다.
도1d에 도시된 바와같이 제 2 HDP CVD 막(17)을 이용하여 트렌치를 매립한 후에, 매립된 막에 대한 치밀화를 목적으로 열처리가 진행된다. 이러한 열처리는 O2, N2, N2O, H2 + O2 의 혼합가스 분위기에서 300 ∼ 1200℃ 의 온도에서 5분 이상 실시될 수 도 있으며, 또는 600℃ 이상의 온도에서 1초 이상 급속열처리(Rapid Thermal Process)할 수 도 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 반도체 소자의 제조에 적용하면, 소자분리막에 적용되는 HDP CVD 막의 갭필능력이 증대되며, 측벽산화막의 두께감소로 인해 활성영역 손실이 감소되므로 동일한 디자인 룰에서 활성영역의 길이확보가 용이하여 패터닝 마진이 증가되는 장점이 있다. 또한 본 발명에 따르면, PMOS 소자의 특성열화를 억제할 수 있으며, 트렌치 바닥의 산화막 두께 증가로 인해 절연 누설전류가 열화되는 현상을 제거할 수 있다. 그리고 본 발명에 따르면, 라이너 질화막과 트렌치 측벽까지의 거리가 증가하였으므로, 버블(bubble)이나 리프팅(lifting) 등의 이슈로부터 자유로울 수 있기 때문에 HDP 공정 진행시 플라즈마 가열시간(heating time)의 감소가 가능하다. 그 외에도 생산성이 증가하므로 장비투자가 감소되는 효과가 있다.
도1a 내지 도1d는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성방법을 도시한 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 기판
11 : 패드산화막
12 : 패드질화막
13 : 트렌치
14 : 측벽산화막
15 : 제 1 HDP CVD 막
16 : 라이너 질화막
17 : 제 2 HDP CVD 막

Claims (5)

  1. 반도체 기판 상에 트렌치를 형성하고 상기 트렌치의 내벽에 측벽산화막을 형성하는 단계;
    상기 트렌치의 측벽에서보다 상기 트렌치의 저면에서 더 두텁게 증착되도록 제 1 HDP CVD 막을 이용하여 상기 트렌치를 부분 매립하는 단계;
    상기 제 1 HDP CVD 막 상에 라이너 질화막을 증착하는 단계; 및
    제 2 HDP CVD 막을 상기 라이너 질화막 상에 형성하여 상기 트렌치를 전부 매립하는 단계
    를 포함하여 이루어지는 디램 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 HDP CVD 막은 트렌치의 바닥으로부터 200 ∼ 2000Å 의 두께를 갖는 것을 특징으로 하는 디램 소자의 소자분리막 형성방법.
  3. 제 2 항에 있어서,
    상기 측벽산화막은 50 ∼ 80Å 의 두께를 갖는 것을 특징으로 하는 디램 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 라이너 질화막을 증착하는 단계는,
    500 ∼ 800℃ 의 온도, 1 ∼ 200 torr의 압력하에서 NH3, N2 소스와 SiH4 , SiH2Cl2 소스를 이용하여 화학기상증착법을 이용하여 증착되는 것을 특징으로 하는 디램 소자의 소자분리막 형성방법.
  5. 제 4 항에 있어서,
    상기 라이너 질화막은 30 ∼ 150Å 두께를 갖는 것을 특징으로 하는 디램 소자의 소자분리막 형성방법.
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